CN115200770A - 半导体压力传感器及半导体压力传感器的制造方法 - Google Patents

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Abstract

本发明涉及半导体压力传感器及半导体压力传感器的制造方法。目的在于提供一种能够对半导体压力传感器的特性的变动进行抑制的技术。半导体压力传感器具有：第1硅基板，其具有第1凹部；以及第2硅基板，其具有将第1凹部内的第1空间覆盖的隔膜，第2硅基板将第1空间密封，在剖面观察时，多个第2空间以与第1空间分离的状态密封于第1硅基板和第2硅基板之间，设置于第1空间的第1端侧及第2端侧中的任一者或每一者。

Description

半导体压力传感器及半导体压力传感器的制造方法
技术领域
本发明涉及半导体压力传感器及半导体压力传感器的制造方法。
背景技术
例如，如专利文献1那样，提出了由金属构成的压力传感器。另外，例如，如专利文献2那样，提出了由半导体构成的半导体压力传感器。
专利文献1：日本特开2010-266425号公报
专利文献2：日本特开2015-184046号公报
在通过半导体压力传感器对氢气等渗透性高的透过气体的压力进行检测的情况下，有时透过气体渗透至半导体压力传感器的内部，半导体压力传感器的特性产生变动。
发明内容
因此，本发明就是鉴于上述那样的问题而提出的，其目的在于，提供能够对半导体压力传感器的特性的变动进行抑制的技术。
本发明涉及的半导体压力传感器具有：第1硅基板，其具有第1凹部；第2硅基板，其具有将所述第1凹部内的第1空间覆盖的隔膜，该第2硅基板将所述第1空间密封；以及计量电阻，其以电气特性输出所述隔膜的变形量，在剖面观察时，多个第2空间以与所述第1空间分离的状态密封于所述第1硅基板和所述第2硅基板之间，设置于所述第1空间的第1端侧及第2端侧中的任一者或每一者。
发明的效果
根据本发明，在剖面观察时，多个第2空间以与第1空间分离的状态密封于第1硅基板和第2硅基板之间，设置于第1空间的第1端侧及第2端侧中的任一者或每一者。根据这样的结构，能够对半导体压力传感器的特性的变动进行抑制。
附图说明
图1是表示实施方式1涉及的半导体压力传感器的结构的俯视图。
图2是表示实施方式1涉及的半导体压力传感器的结构的剖面图。
图3是表示实施方式1涉及的半导体压力传感器的结构的一部分的剖面图。
图4是示意性地表示实施方式1涉及的半导体压力传感器的结构的一部分的剖面图。
图5是表示实施方式1涉及的半导体压力传感器的结构的另一个例子的俯视图。
图6是表示实施方式1涉及的半导体压力传感器的结构的另一个例子的一部分的剖面图。
图7是示意性地表示实施方式1涉及的半导体压力传感器的结构的另一个例子的一部分的剖面图。
图8是表示实施方式1涉及的半导体压力传感器的结构的另一个例子的一部分的剖面图。
图9是示意性地表示实施方式1涉及的半导体压力传感器的结构的另一个例子的一部分的剖面图。
图10是表示实施方式1涉及的半导体压力传感器的结构的另一个例子的一部分的剖面图。
图11是示意性地表示实施方式1涉及的半导体压力传感器的结构的另一个例子的一部分的剖面图。
图12是表示实施方式1涉及的半导体压力传感器的制造方法的流程图。
图13是表示实施方式1涉及的半导体压力传感器的制造阶段的俯视图。
图14是表示实施方式1涉及的半导体压力传感器的制造阶段的剖面图。
图15是示意性地表示实施方式1涉及的半导体压力传感器的制造阶段的一部分的剖面图。
图16是表示实施方式1涉及的半导体压力传感器的制造阶段的剖面图。
图17是表示实施方式1涉及的半导体压力传感器的制造阶段的剖面图。
图18是表示实施方式1涉及的半导体压力传感器的制造阶段的俯视图。
图19是表示实施方式1涉及的半导体压力传感器的制造阶段的剖面图。
图20是表示实施方式1涉及的半导体压力传感器的制造阶段的俯视图。
图21是表示实施方式1涉及的半导体压力传感器的制造阶段的剖面图。
图22是表示实施方式1涉及的半导体压力传感器的制造阶段的剖面图。
图23是表示实施方式1涉及的半导体压力传感器的制造阶段的俯视图。
图24是表示实施方式1涉及的半导体压力传感器的制造阶段的剖面图。
具体实施方式
下面，一边参照附图一边对实施方式进行说明。下面各实施方式中说明的特征只是例示，并非全部特征都是必需的。另外，在下面所示的说明中，在多个实施方式中对相同结构要素标注相同或类似的标号，主要对不同的结构要素进行说明。另外，在下面所记载的说明中，“上”、“下”、“左”、“右”、“表”或“背”等特定位置及方向并非必须与实际实施时的位置及方向一致。另外，某个部分比另一部分浓度高是指例如，某个部分的浓度的平均值比另一部分的浓度的平均值高。相反，某个部分比另一部分浓度低是指例如，某个部分的浓度的平均值比另一部分的浓度的平均值低。
<实施方式1>
图1是表示本实施方式1涉及的半导体压力传感器的结构的俯视图，图2是沿图1的A-A线的剖面图。如图2所示，半导体压力传感器具有隔膜18a，该隔膜18a由于施加于第2硅基板18的上表面的外部压力P1与真空室即压力基准室15内的真空压力PS之间的压力差而产生变形。而且，半导体压力传感器具有计量(gauge)电阻10，该计量电阻10输出与隔膜18a的变形量对应的电信号，即以电气特性输出隔膜18a的变形量。
本实施方式1涉及的半导体压力传感器主要具有计量电阻10、作为硅氧化膜的第1硅氧化膜16、第1硅基板17、第2硅基板18。下面，对这些结构要素及其附带的结构要素进行说明。
第1硅基板17具有第1导电型(n型)或第2导电型(p型)中的任一导电型。由于第1硅基板17是需要某种程度的强度的基底的硅基板，因此例如具有200～900μm左右的厚度。
第2硅基板18具有第1导电型(n型)的导电型。由于第2硅基板18的一部分为能够变形的隔膜18a，因此第2硅基板18具有例如5～30μm左右的厚度。
如图2所示，第1硅氧化膜16与第1硅基板17、第2硅基板18连接，将第1硅基板17和第2硅基板18接合。第1硅氧化膜16例如具有0.1～5μm左右的厚度。
第1硅基板17具有第1凹部，通过利用第2硅基板18将该第1凹部内的第1空间密封，从而设置有与第1空间对应的压力基准室15。
图3是将图2的左端部放大后的剖面图，图4是示意性地表示图3的剖面结构的剖面图。如图3及图4所示，第1硅基板17具有将多个第2空间包围的多个第2凹部。在剖面观察时，该多个第2空间以与压力基准室15分离的状态密封于第1硅基板17和第2硅基板18之间，由此设置有与多个第2空间对应的多个透过气体滞留室14。
此外，在图3的例子中，多个透过气体滞留室14既设置于压力基准室15的右端侧，也设置于左端侧，但并不限于此，也可以设置于压力基准室15的右端侧及左端侧中的任一者。另外，在图3及图4的例子中，第1硅氧化膜16不仅设置于第1硅基板17和第2硅基板18之间，也设置于多个透过气体滞留室14的侧面及底面。
在图1中，为了附图的方便，用粗线图示出多个透过气体滞留室14。在图1的俯视观察的例子中，多个透过气体滞留室14配置为以压力基准室15为中心的同心圆状，多个透过气体滞留室14的每一者沿同心圆状的周向不间断地延伸设置。
第2硅基板18中的将压力基准室15覆盖的部分为隔膜18a。具体而言，第1硅基板17的第1凹部为空腔，第2硅基板18中的空腔之上的部分为隔膜18a。对应于施加于隔膜18a的上表面的外部压力P1与真空室即压力基准室15内的真空压力PS之差即压力差(P1-PS)，隔膜18a产生变形。由于施加于隔膜18a的上表面的压力比压力基准室15内的压力高，因此隔膜18a以向第1硅基板17侧凸出的方式变形。
在第1导电型(n型)的第2硅基板18的隔膜18a的上表面，例如，通过离子注入等而配置有第2导电型(p型)的计量电阻10。在图1的例子中，4个计量电阻10各自配置于隔膜18a的4个边。计量电阻10与扩散配线11接线，该扩散配线11具有与计量电阻10相同的导电型。在图1的例子中，通过使4个计量电阻10的一端及另一端与4个扩散配线11中的两个组合不重复地进行接线，从而构成惠斯通电桥。
向配置于隔膜18a的计量电阻10，从由于上述压力差(P1-PS)变形的隔膜18a，施加与隔膜18a的变形量对应的应力。由于与所施加的应力的大小对应地，计量电阻10的电阻值产生变化，因此通过将计量电阻10以惠斯通电桥的形式进行接线，从而半导体压力传感器生成计量电阻10的电阻值变化，进而生成表示压力差(P1-PS)的输出电压。输出电压从配置于各扩散配线11的电极12传输至外部。
此外，在以上的说明中，对第2硅基板18具有第1导电型(n型)，计量电阻10具有第2导电型(p型)的例子进行了说明，但也可以是第2硅基板18具有第2导电型(p型)，计量电阻10具有第1导电型(n型)。但是，在该情况下，需要从图1的配置位置对隔膜18a内的计量电阻10的配置位置进行变更。
优选由隔膜18a所产生的应力导致的扩散配线11的电阻值的变化小，另外，由于扩散配线11被用作对计量电阻10进行惠斯通电桥接线的配线，因此扩散配线11需要设为低电阻。因此，扩散配线11的杂质的扩散表面浓度例如设定为1e19～1e20ions/cm3左右，其扩散深度例如设定为2～5μm左右。
另一方面，优选由隔膜18a所产生的应力导致的计量电阻10的电阻值的变化大。从上述情况和各自的温度特性的兼顾出发，计量电阻10的杂质的扩散表面浓度例如设定为5e17～5e18ions/cm3左右，其扩散深度例如设定为0.5～1.5μm左右。
在隔膜18a之上依次设置有第2硅氧化膜19及保护膜20。
接着，对隔膜18a的压力差(P1-PS)的检测进行说明。通过将第1硅基板17和第2硅基板18贴合，从而从在第1硅基板17的中央即压力传感器芯片的中央设置的第1凹部，形成真空室即压力基准室15。该压力基准室15内的压力为真空压力PS，是与施加于隔膜18a的上表面的外部压力P1相对的基准压力。由此，该半导体压力传感器作为绝对压力传感器起作用。
通过使具有第1凹部的第1硅基板17隔着第1硅氧化膜16与第2硅基板18贴合而接合，从而形成空腔SOI基板。第1凹部即空腔形成压力基准室15，第2硅基板18中的压力基准室15之上的部分为隔膜18a，由此半导体压力传感器能够对外部压力P1与真空压力PS的压力差(P1-PS)进行检测。
此外，针对压力变化的检测灵敏度能够根据可通过第2硅基板18的厚度进行设定的隔膜18a的厚度、第1硅基板17的第1凹部的俯视观察时的面积即空腔之上的隔膜18a的面积来控制。
接着，对在压力传感器芯片外周部配置的透过气体滞留室14进行说明。外部压力P1不仅施加于隔膜18a，也施加于半导体压力传感器的芯片整体。因此，特别在氢气那样的渗透性高的透过气体的压力检测中，有时透过的氢气通过第1硅基板17和第2硅基板18之间而渗透至压力基准室15，使基准压力产生变动。在该情况下，有时半导体压力传感器的特性产生变动。
详细地对氢气向该压力基准室15的透过进行说明。首先，如图3及图4所示，(i)氢从气相起向第1硅氧化膜16的露出部16a吸附。接着，(ii)吸附状态的氢被吸收到第1硅氧化膜16中，能够进行固溶状态下的移动，(iii)如果到达压力基准室15则成为固溶状态的原子向吸附状态恢复，(iv)从吸附状态向气相恢复。由此，氢气侵入至压力基准室15，半导体压力传感器的特性产生变动。此外，第1硅基板17及第2硅基板18处的透过气体的透过与第1硅氧化膜16处的透过气体的透过相比足够慢，因此不会产生问题。
鉴于以上情况，在本实施方式1中，在剖面观察时，多个透过气体滞留室14以与压力基准室15分离的状态设置于第1硅基板17和第2硅基板18之间。根据这样的结构，会以在半导体压力传感器配置的透过气体滞留室14的量，重复上述(i)～(iv)的过程。因此，能够实质上减慢氢的透过速度。
另外，氢的透过速度与上述压力差(P1-PS)成正比。最外侧的透过气体滞留室14a原本的压力及次外侧的透过气体滞留室14b原本的压力与压力基准室15的压力相同地为真空压力PS。最外侧的透过气体滞留室14a的压力由于来自露出部16a的渗透而上升，但至变为与外部压力P1相同为止需要时间。因此，从该观点出发，从最外侧的透过气体滞留室14a向次外侧的透过气体滞留室14b的氢的透过速度变慢。
由此，能够对氢气等透过气体渗透至压力基准室15进行抑制，因此能够提高相对于透过气体的半导体压力传感器的可靠性。此外，为了对由氢气渗透导致的特性变动进行抑制，想到单纯地将从压力基准室15至露出部16a为止的距离延长的结构，但该结构会扩大芯片尺寸。相对于此，根据本实施方式1的结构，能够对芯片尺寸的扩大进行抑制，能够对其导致的成本上升进行抑制。
最外侧的透过气体滞留室14a例如配置于与露出部16a分离大于或等于30μm的位置。另外，透过气体滞留室14的宽度可以彼此相同，也可以彼此不同，例如设定为小于或等于几十μm的宽度。如果增大透过气体滞留室14的宽度，则能够对由于氢气渗透而使透过气体滞留室14的压力从真空压力PS变为外部压力P1为止的速度进行抑制，但芯片尺寸变大。因此，在抑制芯片尺寸的扩大的情况下，优选将透过气体滞留室14的宽度设为几μm，将其深度设为例如50～400μm左右等，使透过气体滞留室14的下端位于压力基准室15的下端的下方。
此外，在图1的例子中，多个透过气体滞留室14各自沿同心圆状的周向不间断地延伸设置，但并不限于此。例如，如图5所示，也可以是多个透过气体滞留室14各自沿同心圆状的周向间断地配置。而且，也可以是同心圆中的第1圆处的多个透过气体滞留室14的间断部分和与第1圆相邻的第2圆处的多个透过气体滞留室14的间断部分沿周向交替地配置。即，多个透过气体滞留室14的间断部分也可以配置为错位格子状。此外，沿图5的A-A线的剖面图与图2及图3相同。
根据图5那样的结构，在从第1硅氧化膜16的露出部16a至压力基准室15之间，存在成为气体透过路径的第1硅氧化膜16连续地连接的部分。但是，通过透过气体滞留室14，从露出部16a至压力基准室15为止的沿第1硅氧化膜16的路径变长，因此，能够对氢气等透过气体渗透至压力基准室15进行抑制。另外，由于能够增大由第1硅氧化膜16形成的第1硅基板17与第2硅基板18的接合面积，因此能够维持接合强度。
接着，在剖面观察时，对多个透过气体滞留室14的结构的另一个例子进行说明。
图6为与图2相同的剖面图，图7是示意性地表示图6的剖面结构的与图4相同的剖面图。在图6及图7的例子中，与图2及图4的例子不同，第1硅氧化膜16没有设置于多个透过气体滞留室14的侧面及底面，仅设置于第1硅基板17与第2硅基板18的接合部。根据这样的结构，成为气体透过路径的第1硅氧化膜16被截断，因此能够对氢气等透过气体渗透至压力基准室15进行抑制。
图8为与图2相同的剖面图，图9是示意性地表示图8的剖面结构的与图4相同的剖面图。在图8及图9的例子中，与图2及图4的例子不同，第1硅基板17不具有多个第2凹部，第1硅氧化膜16具有将多个第2空间包围的孔，由此设置有多个透过气体滞留室14。根据这样的结构，成为气体透过路径的第1硅氧化膜16被截断，因此能够对氢气等透过气体渗透至压力基准室15进行抑制。
图10为与图2相同的剖面图，图11是示意性地表示图10的剖面结构的与图4相同的剖面图。在图10及图11的例子中，与图2及图4的例子不同，没有设置第1硅氧化膜16，第1硅基板17与第2硅基板18彼此直接接合。根据这样的结构，虽然如后述那样制造方法稍微变困难，但不存在成为气体透过路径的第1硅氧化膜16，因此能够对氢气等透过气体渗透至压力基准室15进行抑制。
<制造方法>
图12是表示本实施方式1涉及的半导体压力传感器的制造方法的流程图。图13、图18、图20及图23是表示半导体压力传感器的制造阶段的俯视图。图14、图16、图17、图19、图21、图22及图24是表示半导体压力传感器的制造阶段的剖面图，图15是示意性地表示半导体压力传感器的制造阶段的一部分的剖面图。下面，主要对图1～图4的半导体压力传感器的制造方法进行说明，适当对图6～图12的半导体压力传感器的制造方法进行说明。
首先，如图13～图15所示，在第1硅基板17之上形成成为蚀刻掩模42的硅氧化膜。例如，通过在氧环境中以700～1100℃左右对第1硅基板17进行加热，使第1硅基板17的表面改质为硅氧化膜，由此形成成为蚀刻掩模42的硅氧化膜。
接着，通过实施照相制版处理及蚀刻处理，在第1硅基板17形成第1凹部即空腔40、多个第2凹部即多个凹槽41(参照图12的步骤S1)。在后续工序中通过将第2硅基板18贴合，从而第1凹部即空腔40形成压力基准室15，第2凹部即凹槽41形成透过气体滞留室14。
此外，在以上的说明中，蚀刻掩模42为硅氧化膜，但也可以是例如金属膜等其它膜。或者，也可以不进行成膜而是直接将进行了照相制版处理的光致抗蚀剂膜用作蚀刻掩模42。
在以上的说明中，由于空腔40及凹槽41同时实施照相制版处理及蚀刻处理，因此具有与各自的开口面积对应的蚀刻深度。如果对空腔40的深度进行指定而进行蚀刻，则由于凹槽41的开口面积比空腔40的开口面积小，因此凹槽41的深度比空腔40的深度浅。此外，空腔40的深度例如为10～300μm左右。
在将凹槽41设为所期望的深度的情况下，也可以针对空腔40和凹槽41使空腔40及凹槽41的照相制版处理及蚀刻处理分开来形成。例如，也可以在如图16所示形成了开口宽度小的凹槽41后，如图17所示形成空腔40。下面，对该制造方法进行说明。
如图16所示，在第1硅基板17形成成为蚀刻掩模42的硅氧化膜等膜。接着，通过实施照相制版处理及蚀刻处理，从而形成第2凹部即凹槽41。在后续工序中，将第2硅基板18贴合于第1硅基板17，由此，凹槽41形成透过气体滞留室14。这里，凹槽41的蚀刻深度是基于透过气体滞留室14所要求的气体透过抑制能力来设定的。凹槽41的蚀刻深度例如为50～300μm左右。
然后，如图17所示，在第1硅基板17形成成为蚀刻掩模43的硅氧化膜等膜。接着，通过实施照相制版处理及蚀刻处理，从而形成第1凹部即空腔40。在后续工序中，将第2硅基板18贴合于第1硅基板17，由此，空腔40形成压力基准室15。蚀刻掩模43可以在除去蚀刻掩模42后形成，也可以在蚀刻掩模42之上重叠地形成。空腔40的蚀刻深度例如为50～300μm左右。
如上所述，如果通过不同工序形成空腔40及凹槽41，则能够将蚀刻掩模42及蚀刻深度各自优化。因此，通过使凹槽41形成得深，从而能够对芯片尺寸的扩大进行抑制，并且使透过气体滞留室14中的透过气体的透过速度降低。
接着，如图18及图19所示，除去蚀刻掩模42等，以将空腔40的表面及凹槽41的表面覆盖的方式实施氧化，由此形成第1硅氧化膜16(参照图12的步骤S2)。第1硅氧化膜16的厚度例如为0.1～5μm左右。优选第1硅氧化膜16厚到后续工序的第1硅基板17和第2硅基板18能够稳定地接合的程度，并且考虑到第1硅氧化膜16处的透过气体的透过速度比较快这一点而使第1硅氧化膜16尽可能薄。
此外，在以上的说明中，在除去蚀刻掩模42后形成了第1硅氧化膜16，但并不限于此。例如，在用于形成空腔40及凹槽41的蚀刻掩模42为硅氧化膜的情况下，也可以以原状态残留蚀刻掩模42，用作第1硅氧化膜16。在该情况下，能够形成图6及图7的结构。
另外，也可以是在除去了蚀刻掩模42后，不形成第1硅氧化膜16，而是在后续工序即接合工序中，将第1硅基板17和第2硅基板18彼此直接接合。在该情况下，能够对图10及图11的结构进行创建。但是，硅直接接合存在如下缺点，即，需要专用的设备、及由于接合面状态的影响大因此难以进行控制等。
接着，如图20及图21所示，通过隔着第1硅氧化膜16将第2硅基板18和第1硅基板17贴合，进行热处理而使它们接合(参照图12的步骤S3)。由此，第1凹部即空腔40形成压力基准室15，第2凹部即凹槽41形成透过气体滞留室14。上述接合在真空环境下进行，由此压力基准室15为真空室。真空室即压力基准室15内的真空压力PS为与施加于隔膜18a的外部压力P1相对的基准压力。相同地，透过气体滞留室14也为真空室，在彼此相邻的透过气体滞留室14之间没有压力差。因此，至由于氢等透过气体而使透过气体滞留室14的压力上升某种程度为止，透过气体滞留室14能够使透过气体滞留。
接着，如图22所示，将第2硅基板18的厚度研磨为所期望的隔膜18a的厚度(参照图12的步骤S4)。由此，第2硅基板18中的压力基准室15之上的部分作为隔膜18a起作用。通过对隔膜18a的厚度进行调整，能够对相对于压力的检测灵敏度进行控制。
接着，如图23及图24所示，在实施了氧化处理及照相制版处理后，进行杂质注入、退火处理及氧化处理，由此在第2硅基板18形成扩散配线11(参照图12的步骤S5)。扩散配线11是用于形成包含计量电阻10的惠斯通电桥的低电阻配线。例如，将注入的杂质浓度设定为5e14～5e15ions/cm2左右，将退火温度设定为1000～1100℃左右，实施100～500nm左右的氧化处理，由此形成扩散深度2～5μm左右的低电阻的扩散层作为扩散配线11。
接着，相同地，在实施了氧化处理及照相制版处理后，进行杂质注入及退火处理，由此在隔膜18a的4边形成与扩散配线11连接的计量电阻10(参照图12的步骤S5)。由此，形成包含计量电阻10的惠斯通电桥。例如，在形成计量电阻10时注入的杂质浓度为1e13～1e14ions/cm2左右。如果将计量电阻10的杂质浓度设得低，则相对于压力变化的灵敏度高，但温度特性变差，因此根据灵敏度与温度特性的权衡而设定为最佳的浓度。
在本实施方式1中，将在形成扩散配线11及计量电阻10时沉积的氧化膜全部除去，之后，在第2硅基板18的上表面形成第2硅氧化膜19(参照图12的步骤S6)。由此，隔膜18a的上表面的第2硅氧化膜19变得平坦，隔膜18a相对于压力变化的变形特性提高。也可以在第2硅氧化膜19之上作为未图示的钝化膜而沉积PSG(Phosphorus Silicon Glass)膜或BPSG(Boro-phospho silicate glass)膜。
接着，为了从扩散配线11向外部取出电信号，实施照相制版处理及蚀刻处理而在第2硅氧化膜19形成露出扩散配线11的接触孔。而且，在向表面沉积了AlSi、AlCu、Al及AlSiCu等金属膜后，实施照相制版处理及蚀刻处理而在上述接触孔形成电极12(参照图12的步骤S6)。接着，作为保护膜20，例如通过等离子体CVD(Chemical Vapor Deposition)在整面沉积了氮化膜后，实施照相制版处理及蚀刻处理(参照图12的步骤S6)。由此，通过保护膜20对除了电极12等所期望的部分之外的第2硅基板18等进行保护。
由此制造出的半导体压力传感器为绝对压力传感器，该绝对压力传感器的压力基准室15的真空压力PS成为与向隔膜18a的上表面施加的外部压力P1相对的基准压力。
<实施方式1的总结>
根据以上那样的本实施方式1涉及的半导体压力传感器，在剖面观察时，多个透过气体滞留室14以与压力基准室15分离的状态密封于第1硅基板17和第2硅基板18之间，该透过气体滞留室14设置于压力基准室15的第1端侧及第2端侧中的任一者或每一者。根据这样的结构，不会增大芯片尺寸，能够对氢等透过气体渗透至压力基准室15进行抑制，因此能够对半导体压力传感器的特性的变动进行抑制。另外，根据本实施方式1涉及的半导体压力传感器的制造方法，能够以简单的制造工艺且低成本地对相对于氢等透过气体来说可靠性高的半导体压力传感器进行制造。
此外，可以对实施方式适当地进行变形、省略。
标号的说明
10计量电阻，14透过气体滞留室，15压力基准室，16第1硅氧化膜，17第1硅基板，18第2硅基板，18a隔膜，40空腔，41凹槽。

Claims (8)

1.一种半导体压力传感器，其具有：
第1硅基板，其具有第1凹部；
第2硅基板，其具有将所述第1凹部内的第1空间覆盖的隔膜，该第2硅基板将所述第1空间密封；以及
计量电阻，其以电气特性输出所述隔膜的变形量，
在剖面观察时，多个第2空间以与所述第1空间分离的状态密封于所述第1硅基板和所述第2硅基板之间，设置于所述第1空间的第1端侧及第2端侧中的任一者或每一者。
2.根据权利要求1所述的半导体压力传感器，其中，
在俯视观察时，所述多个第2空间配置为以所述第1空间为中心的同心圆状。
3.根据权利要求2所述的半导体压力传感器，其中，
所述多个第2空间各自沿所述同心圆状的周向间断地配置，
第1圆处的所述多个第2空间的间断部分和与所述第1圆相邻的第2圆处的所述多个第2空间的间断部分沿所述周向交替地配置。
4.根据权利要求1至3中任一项所述的半导体压力传感器，其中，
所述第1硅基板具有将所述多个第2空间包围的多个第2凹部，
还具有硅氧化膜，该硅氧化膜设置于所述多个第2凹部的侧面及底面，与所述第1硅基板、所述第2硅基板连接。
5.根据权利要求1至3中任一项所述的半导体压力传感器，其中，
所述第1硅基板具有将所述多个第2空间包围的多个第2凹部，
还具有硅氧化膜，该硅氧化膜没有设置于所述多个第2凹部的侧面及底面，该硅氧化膜与所述第1硅基板、所述第2硅基板连接。
6.根据权利要求1至3中任一项所述的半导体压力传感器，其中，
还具有硅氧化膜，该硅氧化膜具有将所述多个第2空间包围的孔，该硅氧化膜与所述第1硅基板、所述第2硅基板连接。
7.根据权利要求1至3中任一项所述的半导体压力传感器，其中，
所述第1硅基板具有将所述多个第2空间包围的多个第2凹部，
所述第1硅基板和所述第2硅基板彼此直接接合。
8.一种半导体压力传感器的制造方法，其具有如下工序：
在第1硅基板形成第1凹部；
以第2硅基板具有将所述第1凹部内的第1空间覆盖的隔膜的方式通过所述第2硅基板将所述第1空间密封，并且在剖面观察时，将多个第2空间以与所述第1空间分离的状态密封于所述第1硅基板和所述第2硅基板之间，该多个第2空间设置于所述第1空间的第1端侧及第2端侧中的任一者或每一者；以及
形成以电气特性输出所述隔膜的变形量的计量电阻。
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