CN115172164A - 肖特基二极管及其制备方法 - Google Patents

肖特基二极管及其制备方法 Download PDF

Info

Publication number
CN115172164A
CN115172164A CN202210900661.4A CN202210900661A CN115172164A CN 115172164 A CN115172164 A CN 115172164A CN 202210900661 A CN202210900661 A CN 202210900661A CN 115172164 A CN115172164 A CN 115172164A
Authority
CN
China
Prior art keywords
layer
metal layer
schottky diode
metal
diode chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210900661.4A
Other languages
English (en)
Inventor
王国峰
李京兵
呼彩霞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beihai Huike Semiconductor Technology Co Ltd
Original Assignee
Beihai Huike Semiconductor Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beihai Huike Semiconductor Technology Co Ltd filed Critical Beihai Huike Semiconductor Technology Co Ltd
Priority to CN202210900661.4A priority Critical patent/CN115172164A/zh
Publication of CN115172164A publication Critical patent/CN115172164A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本申请公开了一种肖特基二极管及其制备方法，涉及半导体芯片制造技术领域。该肖特基二极管制备方法在制备肖特基二极管时，首先提供肖特基二极管芯片，肖特基二极管芯片具有势垒层。之后，根据势垒层的位置形成剥离层，使剥离层的第一通孔的位置正对势垒层。如此，当在剥离层的第一通孔内形成第一金属层时，即可使第一金属层正对势垒层，从而使第一金属层作为肖特基二极管的阳极。其中，沿远离肖特基二极管芯片的方向第一通孔的直径线性减小。如此，可以减小剥离层与第一金属层之间的结合力，便于剥离层的剥离，从而提高肖特基二极管的制备速率。

Description

肖特基二极管及其制备方法
技术领域
本申请涉及半导体芯片制造技术领域，特别涉及一种肖特基二极管及其制备方法。
背景技术
区别于由P型半导体(也称空穴型半导体)和N型半导体(也称电子型半导体)构成的PN结(p-n junction)二极管，肖特基二极管(schottky barrier diode，SBD)是指利用金属和半导体接触形成金属-半导体结原理制作形成的二极管。在制备肖特基二极管时，需要在肖特基二极管芯片的正面形成正面电极(即阳极)，在肖特基二极管芯片的背面形成背面电极(即阴极)。
相关技术中，在形成肖特基二极管的正面电极时，通常通过剥离(liff off)胶限定出正面电极的范围，并在形成正面电极之后再将剥离胶剥离。然而，相关技术中，剥离胶的剥离效率较低，影响肖特基二极管的制备速率。
发明内容
本申请提供了一种肖特基二极管及其制备方法，可以解决相关技术中剥离胶的剥离效率较低的问题。所述技术方案如下：
第一方面，提供了一种肖特基二极管的制备方法，包括：
提供肖特基二极管芯片，所述肖特基二极管芯片包括衬底层、外延层和势垒层，所述外延层和所述衬底层沿预设方向层叠设置；沿垂直于所述预设方向的方向，所述外延层具有第一区域和环绕所述第一区域的第二区域，所述势垒层位于所述外延层远离所述衬底层的一侧且嵌入所述外延层的第一区域；
在所述肖特基二极管芯片具有所述势垒层的一侧形成剥离层，所述剥离层具有第一通孔，所述第一通孔在所述势垒层所在平面的正投影位于所述势垒层内；沿预设方向，所述第一通孔的直径线性减小；
在所述剥离层远离所述肖特基二极管芯片的一侧蒸发第一金属，以在所述第一通孔内形成第一金属层；
剥离所述剥离层；
在所述肖特基二极管芯片不具有所述第一金属层的一侧形成第二金属层。
在本申请中，制备肖特基二极管时，首先提供肖特基二极管芯片，肖特基二极管芯片具有势垒层。之后，根据势垒层的位置形成剥离层，使剥离层的第一通孔的位置正对势垒层。如此，当在剥离层的第一通孔内形成第一金属层时，即可使第一金属层正对势垒层，从而使第一金属层作为肖特基二极管的阳极。其中，沿远离肖特基二极管芯片的方向，即沿预设方向，第一通孔的直径线性减小。这种情况下，沿预设方向，第一金属层的宽度线性减小。如此，可以减小剥离层与第一金属层之间的结合力，便于剥离层的剥离，从而提高肖特基二极管的制备速率。
可选地，所述在所述肖特基二极管芯片具有所述势垒层的一侧形成剥离层之前，还包括：
在所述肖特基二极管芯片具有所述势垒层的一侧形成接触金属层和覆盖所述接触金属层的媒介金属层，所述接触金属层和所述媒介金属层在所述势垒层所在平面的正投影的覆盖范围均大于所述势垒层，所述媒介金属层用于连接所述接触金属层和所述第一金属层；
对所述接触金属层和所述媒介金属层进行真空结合，以增加所述接触金属层和所述媒介金属层之间的结合力。
可选地，所述肖特基二极管芯片还包括保护环，所述保护环位于所述外延层远离所述衬底层的一侧且覆盖所述外延层的第二区域；沿所述预设方向，所述势垒层的高度低于所述保护环的高度；沿垂直于所述预设方向的方向，所述保护环包括第三区域和环绕所述第三区域的第四区域；
在所述肖特基二极管芯片具有所述势垒层的一侧形成接触金属层和覆盖所述接触金属层的媒介金属层，包括：
在所述势垒层和所述保护环远离所述肖特基二极管芯片的一侧蒸发第三金属，形成第三金属层，所述第三金属层覆盖所述势垒层远离所述衬底层的表面、所述保护环远离所述外延层的表面以及所述保护环的内表面；
在所述第三金属层远离所述肖特基二极管芯片的一侧蒸发第四金属，形成第四金属层，所述第四金属层覆盖所述第三金属层；
形成覆盖所述第四金属层的光刻胶，并对所述光刻胶进行光刻，以形成图案化结构，沿所述预设方向，所述图案化结构的投影与所述第四区域的投影重叠；
通过所述图案化结构对所述第四金属层进行腐蚀，以得到所述媒介金属层；
通过所述图案化结构对所述第三金属层进行腐蚀，以得到所述接触金属层。
可选地，所述第一金属层包括多个子金属层；
所述多个子金属层中靠近所述媒介金属层的子金属层的材料与所述接触金属层的材料相同。
可选地，所述对所述接触金属层和所述媒介金属层进行真空结合之后，还包括：
在所述肖特基二极管芯片具有所述势垒层的一侧形成钝化层，所述钝化层具有第二通孔，所述第二通孔用于暴露所述媒介金属层的部分表面，所述第二通孔在所述势垒层所在平面的正投影位于所述势垒层内。
可选地，所述在所述肖特基二极管芯片具有所述势垒层的一侧形成剥离层，包括：
在所述肖特基二极管芯片具有所述势垒层的一侧形成剥离胶；
对所述剥离胶进行曝光、烘烤、显影，以形成具有所述第一通孔的所述剥离层。
可选地，对所述剥离胶进行曝光时，曝光的能量为180兆焦耳至190兆焦耳；
对所述剥离胶进行烘烤时，烘烤的温度为90摄氏度至110摄氏度。
可选地，所述第一金属包括金属钛、金属镍和金属金，所述第一金属层包括第一子金属层、第二子金属层和第三子金属层；
所述在所述剥离层远离所述肖特基二极管芯片的一侧蒸发第一金属，以在所述第一通孔内形成第一金属层，包括：
在所述剥离层远离所述肖特基二极管芯片的一侧蒸发金属钛，以形成第一子金属层；
在所述剥离层远离所述肖特基二极管芯片的一侧蒸发金属镍，以形成第二子金属层；
在所述剥离层远离所述肖特基二极管芯片的一侧蒸发金属金，以形成第三子金属层。
第二方面，提供了一种肖特基二极管，由第一方面任意一项所述的制备方法制备得到，所述肖特基二极管包括：肖特基二极管芯片、第一金属层和第二金属层；
所述肖特基二极管芯片包括衬底层、外延层和势垒层，所述外延层和所述衬底层沿预设方向层叠设置；沿垂直于所述预设方向的方向，所述外延层具有第一区域和环绕所述第一区域的第二区域，所述势垒层位于所述外延层远离所述衬底层的一侧且嵌入所述外延层的第一区域；
所述第一金属层位于所述势垒层远离所述肖特基二极管芯片的一侧，且所述第一金属层在势垒层所在平面的正投影位于所述势垒层内，沿预设方向，所述第一金属层的宽度线性减小；
所述第二金属层位于所述肖特基二极管芯片不具有所述第一金属层的一侧。
可选地，所述肖特基二极管芯片还包括保护环，所述保护环位于所述外延层远离所述衬底层的一侧且覆盖所述外延层的第二区域；沿垂直于所述预设方向的方向，所述保护环包括第三区域和环绕所述第三区域的第四区域；
所述肖特基二极管还包括：接触金属层、媒介金属层和钝化层；
所述接触金属层覆盖所述势垒层远离所述衬底层的表面、所述第三区域以及所述保护环的内表面；
所述媒介金属层覆盖所述接触金属层；
所述第一金属层位于所述媒介金属层远离所述肖特基二极管芯片的表面。
上述第二方面所获得的技术效果与上述第一方面中对应的技术手段获得的技术效果近似，在这里不再赘述。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1至图5是本申请实施例一提供的一种肖特基二极管的制备流程图；
图6是本申请实施例一提供的一种剥离层的剖面结构示意图；
图7是本申请实施例二提供的一种肖特基二极管芯片的结构示意图；
图8至图18是本申请实施例二提供的一种肖特基二极管芯片的制备流程图；
图19是本申请实施例二提供的一种接触金属层和媒介金属层的剖面结构示意图；
图20至图25是本申请实施例二提供的一种接触金属层和媒介金属层的制备流程图；
图26是本申请实施例二提供的钝化层的结构示意图；
图27至图28是本申请实施例二提供的一种剥离层的制备流程图；
图29是本申请实施例二提供的一种肖特基二极管的结构示意图；
图30至图32是本申请实施例二提供的一种第一金属层的制备流程图；
图33是本申请实施例二提供的一种剥离剥离层的示意图；
图34是本申请实施例四提供的第一种肖特基二极管的结构示意图；
图35是本申请实施例四提供的第二种肖特基二极管的结构示意图。
其中，各附图标号所代表的含义分别为：
10、肖特基二极管芯片；101、光刻胶；102、第一区域；104、第二区域；110、衬底层；120、外延层；1202、外延预制层；1204、硼环；130、势垒层；1302、接触区图形；1304、势垒金属；140、保护环；1402、二氧化硅膜；1404、窗口图形；142、第三区域；144、第四区域；20、肖特基二极管；210、剥离层；212、第一通孔；214、剥离胶；220、第一金属；222、第一金属层；2222、第一子金属层；2224、第二子金属层；2226、第三子金属层；230、第二金属层；240、接触金属层；242、第三金属层；245、图案化结构；250、媒介金属层；252、第四金属层；260、钝化层；262、第二通孔；272、胶带。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
应当理解的是，本申请提及的“多个”是指两个或两个以上。在本申请的描述中，除非另有说明，“/”表示或的意思，比如，A/B可以表示A或B；本文中的“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，比如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，为了便于清楚描述本申请的技术方案，采用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分。本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。
下面结合附图，对本申请实施例提供的肖特基二极管的制备方法进行详细地解释说明。
实施例一：
图1至图5是本申请实施例一提供的一种肖特基二极管20的制备流程图。如图1至图5所示，该制备方法包括如下步骤S110至S150。
S110，提供肖特基二极管芯片10。
肖特基二极管20包括肖特基二极管芯片10、位于肖特基二极管芯片10正面的正面电极以及位于肖特基二极管芯片10背面的背面电极。因此，在制备肖特基二极管20时，首先需要提供肖特基二极管芯片10。如图1所示，肖特基二极管芯片10包括衬底层110、外延层120和势垒层130。其中，衬底层110可以是重掺杂的硅衬底。外延层120可以是轻掺杂的硅外延层120。也就是说，外延层120的掺杂浓度小于衬底层110的掺杂浓度。外延层120和衬底层110沿预设方向叠层设置，预设方向即为图示中沿纸面向上的方向。为便于描述，在本申请实施例中，定义出第一方向X、第二方向(图中未示出，为直角空间坐标系的Y方向)和第三方向Z。其中，第一方向X、第二方向和第三方向Z两两垂直。其中，第三方向Z即为预设方向。第一方向X和第二方向所组成的平面与第三方向Z垂直。
沿垂直于第三方向Z的方向，即沿第一方向X和第二方向所组成的平面方向，外延层120具有第一区域102和第二区域104。第二区域104环绕第一区域102。势垒层130位于外延层120远离衬底层110的一侧且嵌入外延层120的第一区域102中。其中，势垒层130可以是由金属和外延层120结合形成的。
S120，在肖特基二极管芯片10具有势垒层130的一侧形成剥离层210。
以图示方向来说，即在肖特基二极管芯片10的上方形成剥离层210。如图2所示，剥离层210具有第一通孔212，第一通孔212用于形成第一金属层222。也就是说，通过剥离层210限定出用于形成第一金属层222的范围。第一通孔212在势垒层130所在平面的正投影位于势垒层130内。势垒层130所在平面即为第一方向X和第二方向所组成的平面。第一通孔212在势垒层130所在平面的正投影即指第一通孔212沿第三方向Z(的反方向)在第一方向X和第二方向所组成的平面的投影。该投影位于势垒层130内，也就是说，第一通孔212的位置正对势垒层130，从而可以使后续工艺中形成于第一通孔212内的第一金属层222位于势垒层130的正上方，且第一金属层222的覆盖范围不超过势垒层130的覆盖范围。
在本申请实施例中，沿第三方向Z，第一通孔212的直径线性减小。也就是说，在沿第三方向Z的剖面中，第一通孔212的形状为下宽上窄的梯形，且该梯形的两条腰可以呈向梯形内部弯曲的弧线。在一些具体的实施例中，如图2所示，第一通孔212的形状为下宽上窄的等腰梯形，这种情况下，第一通孔212的形状可以呈圆台状，也可以呈棱台状。
S130，在剥离层210远离肖特基二极管芯片10的一侧蒸发第一金属220，以在第一通孔212内形成第一金属层222。
形成剥离层210后，在剥离层210远离肖特基二极管芯片10的一侧蒸发第一金属220。这种情况下，如图3所示，部分第一金属220会沉积在第一通孔212内，剩余的第一金属220则会沉积在剥离层210远离肖特基二极管芯片10的表面上。其中，沉积在第一通孔212内的第一金属220形成第一金属层222，第一金属层222与势垒层130之间可以进行载流子的传输。也就是说，第一金属层222即为形成在肖特基二极管芯片10正面的正面电极。沉积在剥离层210的表面上的第一金属220没有作用，需要去除掉。在这一步骤中，第一金属220并不仅仅局限于一种金属，其可以包括多种金属。第一金属层222也不仅局限于一个金属膜层，其可以包括多个子金属层。
S140，剥离剥离层210。
形成第一金属层222后，即可将剥离层210剥离掉。在此过程中，可以将具有高粘度的胶带粘贴于沉积在剥离层210的表面的第一金属220上，从而利用胶带的粘接性将剥离层210剥离掉。剥离层210被剥离后，步骤S130中沉积在剥离层210的表面的没有作用的第一金属220也会被去除掉。此时，肖特基二极管20的正面电极制备完成，所得的结构如图4所示。
S150，在肖特基二极管芯片10不具有第一金属层222的一侧形成第二金属层230。
肖特基二极管芯片10具有第一金属层222的一侧为肖特基二极管芯片10的正面，肖特基二极管芯片10不具有第一金属层222的一侧为肖特基二极管芯片10的背面。在肖特基二极管芯片10的背面形成第二金属层230，第二金属层230与肖特基二极管芯片10之间可以进行载流子的传输。也就是说，第二金属层230即为形成在肖特基二极管芯片10背面的背面电极。制备第二金属层230后，即可得到肖特基二极管20，所得到的肖特基二极管20的结构可以如图5所示。
在本申请实施例中，制备肖特基二极管20时，首先提供肖特基二极管芯片10，肖特基二极管芯片10具有势垒层130。之后，根据势垒层130的位置形成剥离层210，使剥离层210的第一通孔212的位置正对势垒层130。如此，当在剥离层210的第一通孔212内形成第一金属层222时，即可使第一金属层222正对势垒层130，从而使第一金属层222作为肖特基二极管20的阳极。其中，沿远离肖特基二极管芯片10的方向，即沿预设方向(第三方向Z)，第一通孔212的直径线性减小。这种情况下，沿预设方向，第一金属层222的宽度线性减小。如此，可以减小剥离层210与第一金属层222之间的结合力，便于剥离层210的剥离，从而提高肖特基二极管20的制备速率。
可以理解的是，在图2至图5所示的实施例中，仅示出了第一通孔212的形状为下宽上窄的等腰梯形的情况。图6是本申请实施例一提供的一种剥离层210的剖面结构示意图，如图6所示，在另一些具体的实施例中，第一通孔212的形状为下宽上窄的等腰梯形，且梯形的两条腰呈向梯形内部弯曲的弧线。
在下述实施例中，仍然以“第一通孔212的形状为下宽上窄的等腰梯形”为例，对本申请的肖特基二极管20的制备方法进行继续说明。
实施例二：
图7是本申请实施例二提供的一种肖特基二极管芯片10的结构示意图。如图7所示，肖特基二极管芯片10还包括保护环140。保护环140呈环形，保护环140位于外延层120远离衬底层110的一侧且覆盖外延层120的第二区域104。一般的，如图7所示，沿第三方向Z，势垒层130的高度低于保护环140的高度。
图8至图18是本申请实施例二提供的一种肖特基二极管芯片10的制备流程图。下面结合图8至图18，对图7所示的肖特基二极管芯片10的制备流程进行详细地解释说明，其具体包括如下步骤S1101至S1111。
S1101，在衬底层110上淀积一定厚度的外延预制层1202。
如图8所示，步骤S1101为外延，即在重掺杂的硅衬底层110上淀积一定厚度的轻掺杂的硅层。为区别于上述的外延层120，将所淀积的轻掺杂的硅层称为外延预制层1202。
S1102，对外延预制层1202进行氧化，以在外延预制层1202远离衬底层110的表面形成二氧化硅膜1402。
如图9所示，步骤S1102为氧化，以形成二氧化硅膜1402。二氧化硅膜1402具有掩蔽和钝化保护的作用。
S1103，在二氧化硅膜1402远离衬底层110的表面形成光刻胶101，并对光刻胶101进行光刻，以形成窗口图形1404。
步骤S1103为一次光刻。如图10所示，可以先在二氧化硅膜1402远离衬底层110的表面形成光刻胶101。之后，再对光刻胶101进行光刻(包括曝光、显影、固化)，使光刻胶101形成窗口图形1404，如图11所示。在图11所示的结构中，光刻后不具有光刻胶101的部分为窗口图形1404。其中，窗口图形1404在水平面(即第一方向X和第二方向所组成的平面)的范围可以略大于外延预制层1202的第一区域(即外延层120的第一区域102)在水平面的范围，从而使第一区域102在水平面的范围位于窗口图形1404在水平面的范围之内。在一些具体的实施例中，第一区域102在水平面的范围和窗口图形1404在水平面的范围为同心圆。
S1104，从窗口图形1404对二氧化硅膜1402进行腐蚀，形成保护环140。
步骤S1104为二氧化硅腐蚀。腐蚀之后，即可形成保护环140，所得的结构如图12所示。一般的，步骤S1104之后，对应于窗口图形1404所在位置的二氧化硅的厚度小于100埃(1埃为0.1纳米)。
S1105，对外延预制层1202进行硼注入。
如图13所示，步骤S1105为硼注入，即对外延预制层1202进行硼注入以形成硼环1204。一般的，沿水平面的方向，硼环1204的部分位于第一区域102，另一部分位于第二区域104内。其中，硼环1204位于第一区域102的部分需要在后续工艺中与势垒层130接触。
S1106，对硼注入后所形成的结构进行退火处理。
对步骤S1105所得的结构进行高温退火处理。这里的高温指1000℃(摄氏度)以上。如此，可以扩散、激活外延预制层1202中掺杂的杂质。
S1107，在二氧化硅膜1402远离衬底层110的表面形成光刻胶101，并对光刻胶101进行光刻，以形成接触区图形1302。
步骤S1107为二次光刻。如图14所示，可以先在二氧化硅膜1402远离衬底层110的表面形成光刻胶101。之后，再对光刻胶101进行光刻(包括曝光、显影、固化)，使光刻胶101形成接触区图形1302，如图15所示。在图15所示的结构中，光刻后不具有光刻胶101的部分为接触区图形1302。接触区图形1302在水平面的范围即为外延预制层1202的第一区域102(即外延层120的第一区域102)在水平面的范围。
S1108，从接触区图形1302对二氧化硅进行腐蚀。
如图16所示，步骤S1108为二氧化硅腐蚀。腐蚀之后，即可去除接触区图形1302所在位置的二氧化硅，从而裸露出外延预制层1202的第一区域102(即外延层120的第一区域102)远离衬底层110的表面。
S1109，在外延预制层1202的第一区域102沉淀势垒金属1304。
如图17所示，步骤S1109为势垒淀积，即采用真空蒸发或溅射的方法在外延预制层1202的第一区域102远离衬底层110的表面沉淀一层势垒金属1304。势垒金属1304可以是镍、铂、铬的一种或多种。例如，势垒金属1304可以包括5％的铂和95％的镍，或10％的铂和90％的镍，或15％的铂和85％的镍，或30％的铂和70％的镍，或60％的铂和40％的镍。
S1110，对沉淀势垒金属1304后所形成的结构进行低温处理，使势垒金属1304和外延预制层1202结合形成势垒层130。
步骤S1110为势垒合金，即使势垒金属1304和外延预制层1202结合形成势垒层130。这里的低温例如可以是450℃到550℃。
S1111，对形成势垒层130后所形成的结构进行腐蚀，以去除没有形成合金的势垒金属1304。
步骤S1111为势垒腐蚀，其目的在于去除未与外延预制层1202结合的势垒金属1304。一般的，可以用势垒金属1304对应的腐蚀液对步骤S1110所形成的结构进行腐蚀。之后，即可得到如图18所示的肖特基二极管芯片10。其中，在形成势垒层130后，外延预制层1202已成为前述的外延层120。
在一些实施例中，步骤S110之前还可以包括：对肖特基二极管芯片10进行清洗。即采用标准3#液或氢氟酸(HF)对肖特基二极管芯片10进行清洗，以确保肖特基二极管芯片10表面的清洁。
在一些实施例中，基于图7所示的肖特基二极管芯片10的结构，本申请实施例提供的肖特基二极管20的制备方法，在步骤S120之前，还包括如下步骤S160和S170。
S160，在肖特基二极管芯片10具有势垒层130的一侧形成接触金属层240和覆盖接触金属层240的媒介金属层250。
在提供肖特基二极管芯片10之后、形成剥离层210之前，可以先在肖特基二极管芯片10具有势垒层130的一侧(即用于形成剥离层210的一侧)形成接触金属层240和覆盖接触金属层240的媒介金属层250。其中，接触金属层240的厚度可以为1000埃到3000埃，媒介金属层250的厚度可以为20000埃到45000埃。图19是本申请实施例二提供的一种接触金属层240和媒介金属层250的剖面结构示意图。如图19所示，接触金属层240和媒介金属层250在势垒层130所在平面的正投影的覆盖范围均大于势垒层130。也就是说，接触金属层240和媒介金属层250不仅覆盖势垒层130，还覆盖保护环140的部分。接触金属层240和媒介金属层250仅覆盖保护环140的部分的目的在于：避免相邻两个肖特基二极管20的接触金属层240和媒介金属层250连接在一起。在本申请实施例中，沿第一方向X和第二方向所组成的平面方向，可以将保护环140划分为第三区域142和环绕第三区域142的第四区域144。接触金属层240和媒介金属层250不仅覆盖势垒层130，还覆盖保护环140的第三区域142。如此，即可避免相邻两个肖特基二极管20的接触金属层240和媒介金属层250连接在一起。
其中，接触金属层240用于与肖特基二极管芯片10接触。在此，接触金属层240可以选用与保护环140的结合力较大的金属材料。媒介金属层250用于连接接触金属层240和第一金属层222，因此，媒介金属层250可以选用与接触金属层240的结合力较大的金属材料。例如，在一些具体的实施例中，接触金属层240为金属钛层，媒介金属层250为金属铝层。在这一实施例中，步骤S120中在形成剥离层210时，可以将剥离层210形成在媒介金属层250远离肖特基二极管芯片10的一侧。
图20至图25是本申请实施例二提供的一种接触金属层240和媒介金属层250的制备流程图。下面结合图20至图25，对图19所示的结构的制备流程进行详细地解释说明，其具体包括如下步骤S161至S165。
S161，在势垒层130和保护环140远离肖特基二极管芯片10的一侧蒸发第三金属，形成第三金属层242。
如图20所示，在势垒层130和保护环140远离肖特基二极管芯片10的一侧蒸发第三金属，形成第三金属层242。第三金属层242完全覆盖势垒层130和保护环140。也就是说，第三金属层242覆盖势垒层130远离衬底层110的表面、保护环140远离外延层120的表面以及保护环140的内表面。第三金属层242用于形成接触金属层240。
S162，在第三金属层242远离肖特基二极管芯片10的一侧蒸发第四金属，形成第四金属层252，第四金属层252覆盖第三金属层242。
如图21所示，在第三金属层242远离肖特基二极管芯片10的一侧蒸发第四金属，形成第四金属层252，第四金属层252覆盖第三金属层242。第四金属层252用于形成媒介金属层250。
S163，形成覆盖第四金属层252的光刻胶101，并对光刻胶101进行光刻，以形成图案化结构245。
步骤S163为三次光刻。如图22所示，可以先形成覆盖第四金属层252的光刻胶101。之后，再对光刻胶101进行光刻(包括曝光、显影、固化)，使光刻胶101形成图案化结构245。沿第三方向Z，图案化结构245的投影与第四区域144的投影重叠，如图23所示。在图23所示的结构中，光刻后不具有光刻胶101的部分为图案化结构245。
S164，通过图案化结构245对第四金属层252进行腐蚀，以得到媒介金属层250。
S165，通过图案化结构245对第三金属层242进行腐蚀，以得到接触金属层240。
通过图案化结构245依次对第四金属层252和第三金属层242进行腐蚀，即可腐蚀掉第四金属层252和第三金属层242覆盖在保护环140的第四区域144的部分。因此，对第四金属层252进行腐蚀后，即可得到媒介金属层250；对第三金属层242进行腐蚀后，即可得到接触金属层240，如图24所示。
得到媒介金属层250和接触金属层240后，去掉固化的光刻胶101，即可得到如图25所示的结构。其中，接触金属层240和媒介金属层250覆盖保护环140的第三区域142的部分可以起到分压作用，从而提升肖特基二极管20的耐压性能。
S170，对接触金属层240和媒介金属层250进行真空结合，以增加接触金属层240和媒介金属层250之间的结合力。
如前所述，媒介金属层250用于连接接触金属层240和第一金属层222。因此，可以对接触金属层240和媒介金属层250进行真空结合，从而达到增加接触金属层240和媒介金属层250之间的结合力的目的。一般的，可以将步骤S160之后所得的结构置于真空环境中，并施加400℃的温度，持续三十分钟，从而对接触金属层240和媒介金属层250进行真空结合。
在一些实施例中，步骤S170之后，步骤S120之前，还可以包括如下步骤S180。
S180，在肖特基二极管芯片10具有势垒层130的一侧形成钝化层260，钝化层260具有第二通孔262，第二通孔262用于暴露媒介金属层250的部分表面，第二通孔262在势垒层130所在平面的正投影位于势垒层130内。钝化层260的材料可以是聚酰亚胺。
图26是本申请实施例二提供的钝化层260的结构示意图。如图26所示，在形成剥离层210之间，可以先形成用于包覆接触金属层240和媒介金属层250的钝化层260。钝化层260具有第二通孔262，以用于暴露媒介金属层250的部分表面。第二通孔262在势垒层130所在平面的正投影位于势垒层130内。也就是说，沿第三方向Z(的反方向)，第二通孔262在势垒层130所在平面的投影位于势垒层130内。
图27至图28是本申请实施例二提供的一种剥离层210的制备流程图。如图27至图28所示，在一些实施例中，步骤S120具体包括如下步骤S122和S124。
S122，在肖特基二极管芯片10具有势垒层130的一侧形成剥离胶214。
如图27所示，在肖特基二极管芯片10的正面形成接触金属层240、媒介金属层250和钝化层260后，要形成剥离层210，需要先形成一层剥离胶214(用于形成剥离层210的材料)。剥离胶214包覆钝化层260，并填充钝化层260的第二通孔262。在一些具体的实施例中，剥离胶214为负性光刻胶101。
S124，对剥离胶214进行曝光、烘烤、显影，以形成具有第一通孔212的剥离层210。
形成剥离胶214后，可以对剥离胶214进行曝光、烘烤、显影，从而使保留下来的剥离胶214具有预定的形状，即得到如图28所示的剥离层210。期间，可以通过调整曝光能量和烘烤温度，从而控制第一通孔212的形状。在本申请实施例中，为使第一通孔212的形状为下宽上窄的梯形，对剥离胶214进行曝光时，曝光的能量可以在180兆焦耳至190兆焦耳之间。例如，曝光的能量可以是180兆焦耳，也可以是185兆焦耳，还可以是190兆焦耳。对剥离胶214进行烘烤时，烘烤的温度可以在90℃至110℃之间。例如，烘烤的温度可以是90℃，也可以是100℃，还可以是110℃。
图29是本申请实施例二提供的一种肖特基二极管20的结构示意图。如图29所示，在一些实施例中，第一金属层222包括多个子金属层，多个子金属层中靠近媒介金属层250的子金属层的材料与接触金属层240的材料相同。
如上所述，媒介金属层250用于连接接触金属层240和第一金属层222，且媒介金属层250选用与接触金属层240的结合力较大的金属材料。因此，第一金属层222中靠近媒介金属层250的子金属层的材料与接触金属层240的材料相同时，可以使第一金属层222与媒介金属层250的结合力较大。在图29所示的实施例中，第一金属层222包括沿第三方向Z层叠设置的第一子金属层2222、第二子金属层2224和第三子金属层2226。也就是说，第一子金属层2222是第一金属层222中靠近媒介金属层250的子金属层。这种情况下，第一金属220可以包括金属钛、金属镍和金属金，其中，金属钛用于形成第一子金属层2222，金属镍用于形成第二子金属层2224，金属金用于形成第三子金属层2226。
图30至图32是本申请实施例二提供的一种第一金属层222的制备流程图。如图30至图32所示，步骤S130具体可以包括如下步骤S132至S136。
S132，在剥离层210远离肖特基二极管芯片10的一侧蒸发金属钛，以形成第一子金属层2222。
如图30所示，在剥离层210远离肖特基二极管芯片10的一侧蒸发金属钛，沉积在第一通孔212内的金属钛形成第一子金属层2222。第一子金属的厚度可以为1000埃到3000埃。
S134，在剥离层210远离肖特基二极管芯片10的一侧蒸发金属镍，以形成第二子金属层2224。
如图31所示，在剥离层210远离肖特基二极管芯片10的一侧蒸发金属镍，沉积在第一通孔212内的金属镍形成第二子金属层2224。第二子金属层2224的厚度可以为3000埃到8000埃。
S136，在剥离层210远离肖特基二极管芯片10的一侧蒸发金属金，以形成第三子金属层2226。
如图32所示，在剥离层210远离肖特基二极管芯片10的一侧蒸发金属金，沉积在第一通孔212内的金属金形成第三子金属层2226。第三子金属层2226的厚度可以为300埃到1000埃。
图33是本申请实施例二提供的一种剥离剥离层210的示意图。如图33所示，步骤S140具体可以是：将具有高粘度的胶带272粘贴于沉积在剥离层210的表面的第一金属220上，在撕离胶带272的同时，利用胶带272的粘接性将剥离层210剥离掉。之后，若还有参与的剥离层210，则可以利用去胶液将残余的去胶层溶解掉。完全去除剥离层210后，再执行上述步骤S150，即可得到图29所示的肖特基二极管20。
在执行步骤S150之前，还可以对衬底层110进行打磨减薄，使打磨减薄后的衬底层110的厚度在240微米到290微米之间。
在本申请实施例中，在形成第一金属层222时，无需对金属金进行腐蚀，因此可以降低金离子造成的污染风险。另外，第一金属层222由金属钛层、金属镍层和金属金层构成，不引入金属银，可以避免金属银与其他膜层的结合力较弱而造成的膜层脱落问题，进而提高肖特基二极管20的产品可靠性。
下面结合附图，从一个具体的实施例，对肖特基二极管20的制备方法进行详细完整的说明。
实施例三：
肖特基二极管20的制备方法包括如下步骤：
S1，在衬底层110上淀积一定厚度的外延预制层1202，如图8所示。
S2，对外延预制层1202进行氧化，以在外延预制层1202远离衬底层110的表面形成二氧化硅膜1402，如图9所示。
S3，在二氧化硅膜1402远离衬底层110的表面形成光刻胶101，并对光刻胶101进行光刻，以形成窗口图形1404，如图10和图11所示。
S4，从窗口图形1404对二氧化硅膜1402进行腐蚀，形成保护环140，如图12所示。
S5，对外延预制层1202进行硼注入，如图13所示。
S6，退火。
S7，在二氧化硅膜1402远离衬底层110的表面形成光刻胶101，并对光刻胶101进行光刻，以形成接触区图形1302，如图14和图15所示。
S8，从接触区图形1302对二氧化硅进行腐蚀，如图16所示。
S9，在外延预制层1202的第一区域102沉淀势垒金属1304，如图17所示。
S10，对沉淀势垒金属1304后所形成的结构进行低温处理，使势垒金属1304和外延预制层1202结合形成势垒层130。
S11，对形成势垒层130后所形成的结构进行腐蚀，以去除没有形成合金的势垒金属1304，得到如图18所示的结构。
S12，采用标准3#液或氢氟酸对肖特基二极管芯片10进行清洗，以确保肖特基二极管芯片10表面的清洁。
S13，在势垒层130和保护环140远离肖特基二极管芯片10的一侧蒸发第三金属，形成第三金属层242，如图20所示。在第三金属层242远离肖特基二极管芯片10的一侧蒸发第四金属，形成第四金属层252，第四金属层252覆盖第三金属层242，如图21所示。
S14，形成覆盖第四金属层252的光刻胶101，并对光刻胶101进行光刻，以形成图案化结构245，如图22和图23所示。
S15，通过图案化结构245对第四金属层252和第三金属层242进行腐蚀，得到媒介金属层250和接触金属层240，如图24所示。去掉光刻胶101，如图25所示。
S16，对接触金属层240和媒介金属层250进行真空结合，以增加接触金属层240和媒介金属层250之间的结合力。
S17，在肖特基二极管芯片10具有势垒层130的一侧形成钝化层260，钝化层260具有第二通孔262，第二通孔262用于暴露媒介金属层250的部分表面，第二通孔262在势垒层130所在平面的正投影位于势垒层130内，如图26所示。
S18，在肖特基二极管芯片10具有势垒层130的一侧形成剥离胶214，如图27所示。对剥离胶214进行曝光、烘烤、显影，以形成具有第一通孔212的剥离层210，如图28所示。
S19，在剥离层210远离肖特基二极管芯片10的一侧蒸发金属钛，以形成第一子金属层2222，如图30所示。在剥离层210远离肖特基二极管芯片10的一侧蒸发金属镍，以形成第二子金属层2224，如图31所示。在剥离层210远离肖特基二极管芯片10的一侧蒸发金属金，以形成第三子金属层2226，如图32所示。
S20，剥离剥离层210，并剥离沉积在剥离层210的表面的没有作用的第一金属220，如图33所示。
S21，对衬底层110进行减薄。
S22，在肖特基二极管芯片10不具有第一金属层222的一侧形成第二金属层230作为背面电极，得到如图29所示的肖特基二极管20。
实施例四：
本申请实施例还提供一种肖特基二极管20，由上述任意一个实施例中的制备方法制备得到。
具体来说，图34是本申请实施例四提供的一种肖特基二极管20的结构示意图。如图34所示，肖特基二极管20包括：肖特基二极管芯片10、第一金属层222和第二金属层230。肖特基二极管芯片10包括衬底层110、外延层120和势垒层130，外延层120和衬底层110沿预设方向层叠设置。沿垂直于预设方向的方向，外延层120具有第一区域102和环绕第一区域102的第二区域104，势垒层130位于外延层120远离衬底层110的一侧且嵌入外延层120的第一区域102。第一金属层222位于势垒层130远离肖特基二极管芯片10的一侧，且第一金属层222在势垒层130所在平面的正投影位于势垒层130内，沿预设方向，第一金属层222的宽度线性减小。第二金属层230位于肖特基二极管芯片10不具有第一金属层222的一侧。
图35是本申请实施例四提供的另一种肖特基二极管20的结构示意图。如图35所示，在一些实施例中，肖特基二极管芯片10还包括保护环140，保护环140位于外延层120远离衬底层110的一侧且覆盖外延层120的第二区域104。沿垂直于第三方向Z的方向，保护环140包括第三区域142和环绕第三区域142的第四区域144。
肖特基二极管20还包括：接触金属层240、媒介金属层250和钝化层260。接触金属层240覆盖势垒层130远离衬底层110的表面、第三区域142以及保护环140的内表面。媒介金属层250覆盖接触金属层240。第一金属层222位于媒介金属层250远离肖特基二极管芯片10的表面。
在一些实施例中，如图35所示，第一金属层222包括沿第三方向Z层层叠的第一子金属层2222、第二子金属层2224和第三子金属层2226。其中，第一子金属层2222和接触金属层240为金属钛层，接触金属层240的厚度可以为1000埃到3000埃，第一子金属层2222的厚度可以为1000埃到3000埃。媒介金属层250为金属铝层，厚度可以为20000埃到45000埃。第二子金属层2224为金属镍层，厚度为3000埃到8000埃。第三子金属层2226为金属金层，厚度为300埃到1000埃。
以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (10)

1.一种肖特基二极管的制备方法，其特征在于，包括：
提供肖特基二极管芯片，所述肖特基二极管芯片包括衬底层、外延层和势垒层，所述外延层和所述衬底层沿预设方向层叠设置；沿垂直于所述预设方向的方向，所述外延层具有第一区域和环绕所述第一区域的第二区域，所述势垒层位于所述外延层远离所述衬底层的一侧且嵌入所述外延层的第一区域；
在所述肖特基二极管芯片具有所述势垒层的一侧形成剥离层，所述剥离层具有第一通孔，所述第一通孔在所述势垒层所在平面的正投影位于所述势垒层内；沿预设方向，所述第一通孔的直径线性减小；
在所述剥离层远离所述肖特基二极管芯片的一侧蒸发第一金属，以在所述第一通孔内形成第一金属层；
剥离所述剥离层；
在所述肖特基二极管芯片不具有所述第一金属层的一侧形成第二金属层。
2.如权利要求1所述的肖特基二极管的制备方法，其特征在于，所述在所述肖特基二极管芯片具有所述势垒层的一侧形成剥离层之前，还包括：
在所述肖特基二极管芯片具有所述势垒层的一侧形成接触金属层和覆盖所述接触金属层的媒介金属层，所述接触金属层和所述媒介金属层在所述势垒层所在平面的正投影的覆盖范围均大于所述势垒层，所述媒介金属层用于连接所述接触金属层和所述第一金属层；
对所述接触金属层和所述媒介金属层进行真空结合，以增加所述接触金属层和所述媒介金属层之间的结合力。
3.如权利要求2所述的肖特基二极管的制备方法，其特征在于，所述肖特基二极管芯片还包括保护环，所述保护环位于所述外延层远离所述衬底层的一侧且覆盖所述外延层的第二区域；沿所述预设方向，所述势垒层的高度低于所述保护环的高度；沿垂直于所述预设方向的方向，所述保护环包括第三区域和环绕所述第三区域的第四区域；
在所述肖特基二极管芯片具有所述势垒层的一侧形成接触金属层和覆盖所述接触金属层的媒介金属层，包括：
在所述势垒层和所述保护环远离所述肖特基二极管芯片的一侧蒸发第三金属，形成第三金属层，所述第三金属层覆盖所述势垒层远离所述衬底层的表面、所述保护环远离所述外延层的表面以及所述保护环的内表面；
在所述第三金属层远离所述肖特基二极管芯片的一侧蒸发第四金属，形成第四金属层，所述第四金属层覆盖所述第三金属层；
形成覆盖所述第四金属层的光刻胶，并对所述光刻胶进行光刻，以形成图案化结构，沿所述预设方向，所述图案化结构的投影与所述第四区域的投影重叠；
通过所述图案化结构对所述第四金属层进行腐蚀，以得到所述媒介金属层；
通过所述图案化结构对所述第三金属层进行腐蚀，以得到所述接触金属层。
4.如权利要求2所述的肖特基二极管的制备方法，其特征在于，所述第一金属层包括多个子金属层；
所述多个子金属层中靠近所述媒介金属层的子金属层的材料与所述接触金属层的材料相同。
5.如权利要求2所述的肖特基二极管的制备方法，其特征在于，所述对所述接触金属层和所述媒介金属层进行真空结合之后，还包括：
在所述肖特基二极管芯片具有所述势垒层的一侧形成钝化层，所述钝化层具有第二通孔，所述第二通孔用于暴露所述媒介金属层的部分表面，所述第二通孔在所述势垒层所在平面的正投影位于所述势垒层内。
6.如权利要求1所述的肖特基二极管的制备方法，其特征在于，所述在所述肖特基二极管芯片具有所述势垒层的一侧形成剥离层，包括：
在所述肖特基二极管芯片具有所述势垒层的一侧形成剥离胶；
对所述剥离胶进行曝光、烘烤、显影，以形成具有所述第一通孔的所述剥离层。
7.如权利要求6所述的肖特基二极管的制备方法，其特征在于，对所述剥离胶进行曝光时，曝光的能量为180兆焦耳至190兆焦耳；
对所述剥离胶进行烘烤时，烘烤的温度为90摄氏度至110摄氏度。
8.如权利要求1至7任意一项所述的肖特基二极管的制备方法，其特征在于，所述第一金属包括金属钛、金属镍和金属金，所述第一金属层包括第一子金属层、第二子金属层和第三子金属层；
所述在所述剥离层远离所述肖特基二极管芯片的一侧蒸发第一金属，以在所述第一通孔内形成第一金属层，包括：
在所述剥离层远离所述肖特基二极管芯片的一侧蒸发金属钛，以形成第一子金属层；
在所述剥离层远离所述肖特基二极管芯片的一侧蒸发金属镍，以形成第二子金属层；
在所述剥离层远离所述肖特基二极管芯片的一侧蒸发金属金，以形成第三子金属层。
9.一种肖特基二极管，由权利要求1至8任意一项所述的制备方法制备得到，其特征在于，所述肖特基二极管包括：肖特基二极管芯片、第一金属层和第二金属层；
所述肖特基二极管芯片包括衬底层、外延层和势垒层，所述外延层和所述衬底层沿预设方向层叠设置；沿垂直于所述预设方向的方向，所述外延层具有第一区域和环绕所述第一区域的第二区域，所述势垒层位于所述外延层远离所述衬底层的一侧且嵌入所述外延层的第一区域；
所述第一金属层位于所述势垒层远离所述肖特基二极管芯片的一侧，且所述第一金属层在势垒层所在平面的正投影位于所述势垒层内，沿预设方向，所述第一金属层的宽度线性减小；
所述第二金属层位于所述肖特基二极管芯片不具有所述第一金属层的一侧。
10.如权利要求9所述的肖特基二极管，其特征在于，所述肖特基二极管芯片还包括保护环，所述保护环位于所述外延层远离所述衬底层的一侧且覆盖所述外延层的第二区域；沿垂直于所述预设方向的方向，所述保护环包括第三区域和环绕所述第三区域的第四区域；
所述肖特基二极管还包括：接触金属层、媒介金属层和钝化层；
所述接触金属层覆盖所述势垒层远离所述衬底层的表面、所述第三区域以及所述保护环的内表面；
所述媒介金属层覆盖所述接触金属层；
所述第一金属层位于所述媒介金属层远离所述肖特基二极管芯片的表面。
CN202210900661.4A 2022-07-28 2022-07-28 肖特基二极管及其制备方法 Pending CN115172164A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210900661.4A CN115172164A (zh) 2022-07-28 2022-07-28 肖特基二极管及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210900661.4A CN115172164A (zh) 2022-07-28 2022-07-28 肖特基二极管及其制备方法

Publications (1)

Publication Number Publication Date
CN115172164A true CN115172164A (zh) 2022-10-11

Family

ID=83477336

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210900661.4A Pending CN115172164A (zh) 2022-07-28 2022-07-28 肖特基二极管及其制备方法

Country Status (1)

Country Link
CN (1) CN115172164A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117393680A (zh) * 2023-12-12 2024-01-12 江西兆驰半导体有限公司 一种倒装发光二极管芯片及其制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117393680A (zh) * 2023-12-12 2024-01-12 江西兆驰半导体有限公司 一种倒装发光二极管芯片及其制备方法
CN117393680B (zh) * 2023-12-12 2024-04-12 江西兆驰半导体有限公司 一种倒装发光二极管芯片及其制备方法

Similar Documents

Publication Publication Date Title
US3668481A (en) A hot carrier pn-diode
JP2005532698A (ja) トレンチ型ショットキ・バリア・ダイオード
US20100258899A1 (en) Schottky diode device with an extended guard ring and fabrication method thereof
US4899199A (en) Schottky diode with titanium or like layer contacting the dielectric layer
JPS60169166A (ja) 検出器の間に検出すべき放射線を透過させない領域を備えた感光性デバイス及びその製造方法
JPS5866359A (ja) 半導体装置の製造方法
US8637872B2 (en) Semiconductor device and method of manufacturing semiconductor device
CN115172164A (zh) 肖特基二极管及其制备方法
US6307244B1 (en) Schottky barrier semiconductor device
JPS6035818B2 (ja) 半導体装置の製造方法
JPS582076A (ja) シヨツトキダイオ−ドの製造方法
US5006483A (en) Fabrication of P-N junction semiconductor device
CN111682401B (zh) 一种vcsel芯片及其制造方法
CN113540258A (zh) 碳化硅二极管结构及制作方法
US6197649B1 (en) Process for manufacturing planar fast recovery diode using reduced number of masking steps
JP3466543B2 (ja) ショットキーバリア型半導体装置とその製造方法
JP3175761B2 (ja) ショットキバリア半導体装置の製造方法
JPH0682630B2 (ja) 半導体素子の多層電極の製造方法
JP2003282864A (ja) ショットキーバリアダイオードの製造方法
JP3193864B2 (ja) 化合物半導体素子の製造方法
JPS5877256A (ja) 半導体装置の電極構造
JPS63313859A (ja) メサ型半導体装置及びその製造方法
CN115799346A (zh) 一种结势垒肖特基二极管及其制备方法
JP3389944B2 (ja) ショットキバリア半導体装置の製造方法
JPH08203844A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination