CN115152021A - 半导体装置 - Google Patents

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insulator
transistor
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oxide
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冈本佑树
上妻宗广
大贯达也
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Semiconductor Energy Laboratory Co Ltd
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Abstract

提供一种新颖结构的半导体装置。该半导体装置包括多个存储电路、切换电路及运算电路。多个存储电路分别具有保持权重数据的功能以及向第一布线输出权重数据的功能。切换电路具有切换多个第一布线的任一个与第二布线的导通状态的功能。运算电路具有利用输入数据和供应到第二布线的权重数据进行运算处理的功能。存储电路设置在包括第一晶体管的第一层。切换电路及运算电路设置在包括第二晶体管的第二层。第一层是与第二层不同的层。

Description

半导体装置
技术领域
本说明书说明半导体装置等。
注意，本发明的一个方式不局限于上述技术领域。作为本说明书等所公开的本发明的一个方式的技术领域的例子，可以举出半导体装置、摄像装置、显示装置、发光装置、蓄电装置、存储装置、显示系统、电子设备、照明装置、输入装置、输入/输出装置、其驱动方法或者其制造方法。
背景技术
具有包括CPU(Central Processing Unit：中央处理器)等的半导体装置的电子设备已经普及。为了使上述电子设备快速处理大量数据，有关提升半导体装置性能的技术开发日益火热。作为实现高性能化的技术，可以举出使GPU(Graphics Processing Unit：图形处理器)等加速器与CPU紧密结合的所谓的SoC(System on Chip：系统芯片)化技术。在通过SoC化实现了高性能化的半导体装置中，有发热及功耗增大的问题。
在AI(Artificial Intelligence)技术中，计算量及参数量庞大，所以运算量增大。运算量增大为发热及功耗增大的主要原因，因此人们已在积极提出用来降低运算量的体系结构。作为典型体系结构，可以举出Binary Neural Network(BNN)及Ternary NeuralNetwork(TNN)，它们对缩小电路规模和实现低功耗特别有效(例如参照专利文献1)。
[先行技术文献]
[专利文献]
[专利文献1]国际专利申请公开第2019/078924号
发明内容
发明所要解决的技术问题
在AI技术运算中，由于以庞大的次数反复进行利用权重数据和输入数据的积和运算，所以要求运算处理的高速化。存储单元阵列需要保持大量的权重数据及中间数据。在保持大量的权重数据及中间数据的存储单元阵列中，通过位线向运算电路读出权重数据及中间数据。由于读出权重数据及中间数据的频率较高，存储单元阵列与运算电路间的带宽可能会限制工作速度。
通过提高存储单元阵列与运算电路间的布线的并行数，可以以高带宽进行存储单元阵列与运算电路的连接，因此有利于运算处理的高速化。但是，由于运算电路与存储单元阵列间的布线数量增加，有可能会导致外围电路的面积大幅增加。
另外，在AI技术的运算中，如何尽量减少位线的充放电能量在实现低功耗化上十分重要。
缩短位线能够有效地减少位线的充放电能量。但是，由于交替地配置运算电路和存储单元阵列，所以有可能导致外围电路的面积大幅增大。以缩短位线为目的，有利用贴合技术等在垂直方向上集成晶体管的技术。但是，贴合技术有如下风险，用于进行电连接的连接部的间隔较大反而使寄生电容等增加而无法减少充放电能量。
本发明的一个方式的目的之一是提供一种实现小型化的半导体装置。此外，本发明的一个方式的目的之一是提供一种实现低功耗化的半导体装置。另外，本发明的一个方式的目的之一是提供一种运算处理速度得到提高的半导体装置。此外，本发明的一个方式的目的之一是提供一种具有新颖结构的半导体装置。
注意，本发明的一个方式并不需要实现所有上述目的，只要可以实现至少一个目的即可。此外，上述目的的记载不妨碍其他目的的存在。可以从说明书、权利要求书、附图等的记载显而易见地看出并抽出上述以外的目的。
解决技术问题的手段
本发明的一个方式是一种半导体装置，包括：多个存储电路；切换电路；以及运算电路。其中，多个存储电路分别具有保持权重数据的功能，切换电路具有切换存储电路的任一个与运算电路的导通状态的功能，多个存储电路设置在第一层，切换电路及运算电路设置在第二层，并且，第一层是与第二层不同的层。
本发明的一个方式是一种半导体装置，包括：多个存储电路；切换电路；以及运算电路。其中，多个存储电路分别具有保持权重数据的功能以及向第一布线输出权重数据的功能，切换电路具有切换多个第一布线的任一个与运算电路的导通状态的功能，多个存储电路设置在第一层，切换电路及运算电路设置在第二层，并且，第一层是与第二层不同的层。
本发明的一个方式是一种半导体装置，包括：多个存储电路；切换电路；以及运算电路。其中，多个存储电路分别具有保持权重数据的功能以及向第一布线输出权重数据的功能，切换电路具有切换多个第一布线的任一个与第二布线的导通状态的功能，运算电路具有利用输入数据与供应到第二布线的权重数据进行运算处理的功能，多个存储电路设置在第一层，切换电路及运算电路设置在第二层，并且，第一层是与第二层不同的层。
在本发明的一个方式的半导体装置中，优选第二布线包括与衬底表面大致平行设置的布线。
在本发明的一个方式的半导体装置中，优选第一布线包括与衬底表面大致垂直设置的布线。
在本发明的一个方式的半导体装置中，优选的是，第一层包括第一晶体管，第一晶体管包括沟道形成区域中含有金属氧化物的半导体层。
在本发明的一个方式的半导体装置中，优选金属氧化物包含In、Ga、Zn。
在本发明的一个方式的半导体装置中，优选的是，第二层包括第二晶体管，第二晶体管包括沟道形成区域中含有硅的半导体层。
在本发明的一个方式的半导体装置中，优选运算电路是进行积和运算的电路。
在本发明的一个方式的半导体装置中，优选第一层层叠地设置在第二层上。
在本发明的一个方式的半导体装置中，优选的是，权重数据是第一位数的数据，权重数据是通过转换学习用数据优化的第二位数的权重数据而得到的数据，并且第一位数比第二位数小。
注意，本发明的其他方式被记载于以下说明的实施方式及附图中。
发明效果
本发明的一个方式可以提供一种实现小型化的半导体装置。此外，本发明的一个方式可以提供一种实现低功耗化的半导体装置。另外，本发明的一个方式可以提供一种运算处理速度得到提高的半导体装置。此外，本发明的一个方式可以提供一种具有新颖结构的半导体装置。
多个效果的记载不妨碍彼此的效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。在本发明的一个方式中，上述之外的目的、效果及新颖的特征可从本说明书中的描述及附图自然得知。
附图简要说明
图1A及图1B是说明半导体装置的结构例子的图。
图2A及图2B是说明半导体装置的结构例子的图。
图3A及图3B是说明半导体装置的结构例子的图。
图4是说明半导体装置的结构例子的图。
图5A及图5B是说明半导体装置的结构例子的图。
图6是说明半导体装置的结构例子的图。
图7A及图7B是说明半导体装置的结构例子的图。
图8A及图8B是说明半导体装置的结构例子的图。
图9A、图9B及图9C是说明半导体装置的结构例子的图。
图10是说明半导体装置的结构例子的图。
图11是说明半导体装置的结构例子的图。
图12A及图12B是说明半导体装置的结构例子的图。
图13A及图13B是说明半导体装置的结构例子的图。
图14A及图14B是示出集成电路的结构例子的图。
图15是示出晶体管的结构例子的图。
图16是说明运算处理系统的结构例子的图。
图17是说明CPU的结构例子的图。
图18A及图18B是说明CPU的结构例子的图。
图19是示出CPU的结构例子的图。
图20是示出晶体管的结构例子的图。
图21A及图21B是示出晶体管的结构例子的图。
图22A及图22B是说明集成电路的结构例子的图。
图23A及图23B是说明集成电路的应用实例的图。
图24A及图24B是说明集成电路的应用实例的图。
图25A、图25B及图25C是说明集成电路的应用实例的图。
图26是说明集成电路的应用实例的图。
图27A及图27B是说明集成电路的应用实例的图。
图28A及图28B是说明权重数据的图。
实施发明的方式
下面，对实施方式进行说明。注意，本发明的一个实施方式不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实，就是其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明的一个方式不应该被解释为仅限定在以下所示的实施方式所记载的内容中。
注意，在本说明书等中，“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附加的。因此，该序数词不限制构成要素的个数。此外，该序数词不限制构成要素的顺序。此外，例如，在本说明书等中，一个实施方式中的“第一”所指的构成要素有可能在其他实施方式或权利要求书的范围中被设定为“第二”所指的构成要素。此外，例如，在本说明书等中，一个实施方式中的“第一”所指的构成要素有可能在其他实施方式或权利要求书的范围中被省略。
在附图中，有时使用同一符号表示同一要素或具有相同功能的要素、同一材质的要素或同时形成的要素等，并有时省略重复说明。
在本说明书中，有时将电源电位VDD简称为电位VDD、VDD等。其他构成要素(例如，信号、电压、电路、元件、电极及布线等)也是同样的。
此外，在多个要素使用同一符号并且需要区别它们时，有时对符号附加“_1”，“_2”，“[n]”，“[m，n]”等用于识别的符号。例如，将第二布线GL表示为布线GL[2]。
(实施方式1)
将说明本发明的一个方式的半导体装置的结构及工作等。
在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。除了晶体管等的半导体元件之外，半导体电路、运算装置或存储装置也是半导体装置的一个方式。显示装置(液晶显示装置、发光显示装置等)、投影装置、照明装置、电光装置、蓄电装置、存储装置、半导体电路、摄像装置以及电子设备等有时可以说是包括半导体装置。
图1A是说明本发明的一个方式的半导体装置10的图。
半导体装置10具有执行从主程序中调用出来的程序(也称为内核或内核程序)的作为加速器的功能。半导体装置10可以进行图像处理中的行列运算的并行处理、神经网络的积和运算的并行处理、科学计算中的浮点运算的并行处理等。
半导体装置10包括存储电路部20(也称为存储单元阵列)、运算电路30及切换电路40。运算电路30及切换电路40设置在图中的xy平面上的包括晶体管的层11中。存储电路部20设置在图中的xy平面上的包括晶体管的层12中。
层11包括在沟道形成区域中包含硅的晶体管(Si晶体管)。层12包括在沟道形成区域中包含氧化物半导体的晶体管(OS晶体管)。层11及层12在大致垂直于xy平面的方向(图1A中z方向)上设置在不同的层中。
或者，层12也可以采用包括Si晶体管的结构。在该情况下，可以利用贴合技术等将层11及层12在大致垂直于xy平面的方向(图1A中z方向)上设置在不同的层中。作为贴合技术，可以采用等离子体活性化接合技术、利用Cu-Cu键合等进行半导体衬底的接合的技术等。
当层12由OS晶体管构成时，可以层叠可由Si晶体管构成的运算电路30及切换电路40来设置存储电路部20。也就是说，存储电路部20设置在设置有运算电路30及切换电路40的衬底上。由此，可以在不增加电路面积的情况下设置存储电路部20。与存储电路部20、运算电路30及切换电路40配置在同一层上的情况相比，通过将存储电路部20设置在设置有运算电路30及切换电路40的衬底上，可以增大用作加速器的半导体装置10进行运算处理时所需的存储容量。通过增大存储容量，可以减少外部存储装置向半导体装置传送运算处理所需的数据的次数，由此可以实现低功耗化。
以多个存储电路部20_1至20_4为例示出存储电路部20。各存储电路部包括多个存储电路21。如图1A所示，多个存储电路21在各存储电路部20_1至20_4中通过布线LBL_1至LBL_4(也称为局部位线、读出位线)与切换电路40连接。
存储电路21也可以采用NOSRAM的电路结构。“NOSRAM(注册商标)”是“NonvolatileOxide Semiconductor RAM”的简称。NOSRAM是指存储单元为两个晶体管型(2T)或三个晶体管型(3T)增益单元且存取晶体管为OS晶体管的存储器。存储电路21是由OS晶体管构成的存储器。包括存储电路21的层12可以层叠地设置在包括运算电路30及切换电路40的层11上。由于包括存储电路21的存储电路部20设置在包括运算电路30及切换电路40的层11上，通过包括存储电路部20能够减少面积开销。
另外，OS晶体管在关闭状态下流过源极与漏极间的电流，即，泄漏电流极小。NOSRAM可以通过利用泄漏电流极小这一特性将对应于数据的电荷保持在存储电路内而被用作非易失性存储器。尤其是，NOSRAM能够以不破坏所保持的数据的方式进行读出(非破坏读出)，因此适用于只反复进行多次数据读出工作的神经网络的积和运算的并行处理。
存储电路21优选使用NOSRAM或DOSRAM这样的包括OS晶体管的存储器(以下也称为OS存储器)。用作氧化物半导体的金属氧化物带隙为2.5eV以上，所以OS晶体管具有极小的关态电流(off-state current)。作为一个例子，可以将源极与漏极间的电压为3.5V且室温(25℃)下的每沟道宽度1μm的关态电流设定为低于1×10-20A，优选低于1×10-22A，更优选低于1×10-24A。因此，在OS存储器中，通过OS晶体管从保持节点泄漏的电荷量极少。由此，OS存储器可以被用作非易失性存储电路，所以可以进行半导体装置10的电源门控。
以高密度集成的晶体管有时因驱动电路而发热。由于该发热而晶体管的温度增高，因此该晶体管的特性发生变化，这有可能导致场效应迁移率的变化或工作频率的下降等。OS晶体管的耐热性比Si晶体管高，因此不易发生温度变化所导致的场效应迁移率的变化，并且不易发生工作频率的下降。再者，在OS晶体管中，即使温度增高，也容易维持漏极电流相对于栅极-源极间电压呈指数式增长的特性。因此，通过使用OS晶体管，可以在高温环境下稳定工作。
作为应用于OS晶体管的金属氧化物，有Zn氧化物、Zn-Sn氧化物、Ga-Sn氧化物、In-Ga氧化物、In-Zn氧化物及In-M-Zn氧化物(M为Ti、Ga、Y、Zr、La、Ce、Nd、Sn或Hf)等。尤其是在将使用Ga作为M的金属氧化物用于OS晶体管的情况下，优选调整元素比例，由此可以形成场效应迁移率等电特性优良的晶体管。此外，包含铟和锌的氧化物也可以还包含选自铝、镓、钇、铜、钒、铍、硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种。
为了提高OS晶体管的可靠性、电特性，用于半导体层的金属氧化物优选为CAAC-OS、CAC-OS、nc-OS等的具有结晶部的金属氧化物。CAAC-OS是c-axis-aligned crystallineoxide semiconductor的简称。CAC-OS是Cloud-Aligned Composite oxide semiconductor的简称。nc-OS是nanocrystalline oxide semiconductor的简称。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
CAC-OS具有使成为载流子的电子(或空穴)流过的功能以及不使成为载流子的电子流过的功能。通过分离使电子流过的功能和不使电子流过的功能，可以最大限度地提高双方的功能。换言之，通过将CAC-OS用于OS晶体管的沟道形成区域，可以实现高通态电流及极低关态电流的双方。
因为金属氧化物的带隙大，电子不容易被激发，空穴的有效质量大，所以OS晶体管与一般的Si晶体管相比有时不容易发生雪崩击穿等。因此，例如有时可以抑制起因于雪崩击穿的热载流子劣化等。通过能够抑制热载流子劣化，可以以高漏极电压驱动OS晶体管。
OS晶体管是以电子为多数载流子的积累型晶体管。由此，该OS晶体管与具有pn结的反转型晶体管(典型的是，Si晶体管)相比作为短沟道效应之一的DIBL(Drain-InducedBarrier Lowering，漏极导致的势垒降低)的影响小。换言之，与Si晶体管相比，OS晶体管对短沟道效应具有高耐性。
由于OS晶体管对短沟道效应具有高耐性，可以缩小其沟道长度而不降低其可靠性，因此通过使用OS晶体管，可以提高电路的集成度。漏极电场随沟道长度的微型化而变强，但如上所述，OS晶体管与Si晶体管相比不容易发生雪崩击穿。
此外，OS晶体管的抗短沟道效应能力强，所以与Si晶体管相比可以增加栅极绝缘膜的厚度。例如，即使是沟道长度及沟道宽度为50nm以下的微型晶体管，有时也可以设置10nm左右的较厚的栅极绝缘膜。通过增加栅极绝缘膜的厚度可以降低寄生电容，所以可以提高电路的工作速度。此外，通过增加栅极绝缘膜的厚度，可以减少经过栅极绝缘膜的泄漏电流，所以可以降低静态功耗。
如此，通过使半导体装置10包括作为OS存储器的存储电路21，在电源电压停止供应的情况下也可以保持数据。因此，可以进行半导体装置10的电源门控，可以实现功耗的大幅度的降低。
存储电路21储存的数据是对应于神经网络的积和运算所使用的权重参数的数据(权重数据)。通过将权重数据转换为数字数据，可以实现抗噪声性能强、可进行高速运算的半导体装置。另外，权重数据也可以为模拟数据。由于NOSRAM可以保持模拟值的电位，也可以将该数据适当地转换为数字数据来使用。可保持模拟数据的存储电路21在显示高位数的权重数据时可以在不增加存储电路的情况下保持数据。
作为切换电路40的一个例子示出的切换电路40_1至40_4具有选择从多个存储电路部20_1至20_4的每一个延伸的布线LBL_1至LBL_4的电位并将其供应到布线GBL(也称为全局位线)的功能。布线GBL连接有切换电路40_1至40_4的输出端子。切换电路40需要防止被同时供应被选择的切换电路40与非选择的切换电路40的输出电位而发生贯通电流。切换电路40例如可以使用以控制信号控制输出电位的状态的三态缓冲器。在该结构例子中，被选择的切换电路将输入电位输出至缓冲器而非选择的切换电路的输出处于高阻抗状态，由此可以避免输出电位同时供应到布线GBL。此外，优选切换电路40由Si晶体管构成。通过采用该结构可以高速地进行连接状态的切换。
作为运算电路30的一个例子示出的运算电路30_1至30_4具有反复进行同一处理(如积和运算)的功能。优选被输入运算电路30中的用于积和运算的输入数据及权重数据为数字数据。数字数据不容易受噪声的影响。因此，运算电路30适合进行被要求高精度运算结果的运算处理。此外，运算电路30优选由Si晶体管构成。通过采用该结构，可以与OS晶体管层叠地设置。
运算电路30_1至30_4经由布线LBL_1至LBL_4及布线GBL被供应保持在存储电路21中的权重数据。另外，运算电路30_1至30_4被供应从外部输入的输入数据(A1、A2、A3、A4)。运算电路30_1至30_4使用存储电路21所保持的权重数据及从外部输入的输入数据进行积和运算的运算处理。
被多个存储电路部20_1至20_4选择的权重数据由切换电路40_1至40_4进行切换并经由布线GBL被提供到运算电路30_1至30_4。也就是说，在运算电路30_1至30_4中，可以进行使用相同权重数据的运算处理，如积和运算。因此，本发明的一个方式中的半导体装置10可以如卷积神经网络那样高效地进行使用相同权重数据的处理。
另外，由于可以在通过切换电路40_1至40_4切换预先提供给布线LBL_1至LBL_4的数据之后，将提供给运算电路30_1至30_4的权重数据提供给布线GBL，所以提供给布线GBL的权重数据可以以对应Si晶体管的电特性的速度进行切换。因此，即使从存储电路部20_1至20_4向布线LBL_1至LBL_4读出权重数据的期间较长，通过预先将权重数据读出到布线LBL_1至LBL_4，可以高速切换权重数据进行运算处理。
注意，从存储电路部20向切换电路40延伸的布线LBL如图1B所示成为用来使权重数据Wdata从层12传至层11的布线。为了从存储电路21高速地向布线LBL读出权重数据Wdata，优选缩短布线LBL。另外，为了减少伴随充放电的能量消耗，优选缩短布线LBL。也就是说，切换电路40优选以靠近在z方向上延伸地设置的布线LBL(图中向z方向延伸的箭头)的方式在层11的xy平面上分散地配置。
另外，运算电路30_1至30_4可以采用对每个为存储电路21的读出用位线的布线LBL_1至LBL_4(也就是说，对每列(Column))设置运算电路30_1至30_4的结构(Column-Parallel Calculation)。通过采用该结构，可以并行进行布线LBL的所有列的数据的运算处理。与使用CPU或GPU的积和运算相比，数据总线尺寸(32位等)不受限制，所以Column-Parallel Calculation可以大幅提高运算的并行度，由此可以提高与作为AI技术的深度神经网络的学习(深度学习)以及进行浮点数运算的科学技术计算等庞大的运算处理有关的运算效率，再加上可以结束从运算电路30输出的数据的运算并进行读出，由此可以减少存储器访问(运算电路与存储器间的数据传送等)产生的功耗，由此可以抑制发热及功耗的增加。再者，通过拉近运算电路30与存储电路部20的物理距离，例如，通过层叠缩短布线距离，可以减少信号线产生的寄生电容，由此可以实现低功耗化。
接着，参照图2A对示出整个运算处理系统100的方框图进行说明，该运算处理系统100包括用作AI加速器的半导体装置10。
图2A中，除了图1A、图1B中说明的半导体装置10之外，还示出了CPU110及总线120。CPU110包括CPU核心200及备份电路222。作为用作加速器的半导体装置10，示出驱动电路50、存储电路部20_1至20_N(N为2以上的自然数)、存储电路21、切换电路40及运算电路30_1至30_N。
CPU110具有进行通用处理的功能，例如执行操作系统、控制数据、执行各种运算或程序等。CPU110包括CPU核心200。CPU核心200相当于一个或多个CPU核心。此外，CPU110包括即使电源电压停止供应也能够保持CPU核心200内的数据的备份电路222。通过使用电源开关等电离开电源域，可以控制电源电压的供应。此外，电源电压有时被称为驱动电压。例如，备份电路222优选为包括在沟道形成区域中包含OS晶体管的OS存储器。
由OS晶体管构成的备份电路222可以与可由Si晶体管构成的CPU核心200层叠而设置。备份电路222的面积小于CPU核心200的面积，因此可以在不导致电路面积增加的情况下将备份电路222配置在CPU核心200上。备份电路222具有保持CPU核心200所具有的寄存器的数据的功能。备份电路222也被称为数据保持电路。关于包括具有OS晶体管的备份电路222的CPU核心200的详细结构将在实施方式4中也叙述。
存储电路部20_1至20_N将分别由存储电路21保持的权重数据W1至WN通过布线LBL(未图示)输出到切换电路40。切换电路40将被选择的权重数据通过布线GBL(未图示)以权重数据WSEL的方式输出到各运算电路30_1至30_N。驱动电路50通过输入数据线向运算电路30_1至30_N输出输入数据A1至AN。
驱动电路50具有输出控制存储电路部20_1至20_N中的权重数据的写入及读出的信号的功能。另外，驱动电路50向运算电路30_1至30_N供应输入数据来进行神经网络的积和运算等，并具有保持通过神经网络的积和运算等得到的输出数据等的功能。
总线120与CPU110和半导体装置10电连接。也就是说，CPU110与半导体装置10能够通过总线120进行数据传送。
图2B是用于说明图2A所示的半导体装置10中的N为6时各构成要素的位置关系的图。
由OS晶体管构成的存储电路部20_1至20_6与运算电路30_1至30_N通过在大致垂直于设置有驱动电路50、切换电路40及运算电路30_1至30_6的衬底表面的方向上延伸而设置的布线LBL_1至LBL_6电连接。注意，“大致垂直”是指以85°以上且95°以下的角度配置的状态。在本说明书中，图2B等所示的X方向、Y方向以及Z方向是彼此正交或交叉的方向。此外，X方向及Y方向平行于或大致平行于衬底表面，Z方向垂直于或大致垂直于衬底表面。
存储电路部20_1至20_6分别包括存储电路21。存储电路部20_1至20_6有时也被称为器件存储器或公共存储器。存储电路21包括晶体管22。晶体管22所包括的半导体层23采用氧化物半导体(金属氧化物)，由此可以形成上述由OS晶体管构成的存储电路21。
存储电路部20_1至20_6所包括的多个存储电路21分别与布线LBL_1至LBL_6连接。布线LBL_1至LBL_6通过与设置有Si晶体管的衬底表面大致垂直的(即，在z方向延伸的)布线与切换电路40连接。切换电路40采用放大布线LBL_1至LBL_6中的任一个的电位并将其传送给布线GBL的结构。布线GBL是与设置有Si晶体管的衬底表面大致平行，即，在xy平面上延伸的布线。通过采用该结构，可以通过控制切换电路40来高速地切换供应到布线GBL的权重数据。
运算电路30_1至30_6根据经布线GBL输入的权重数据以及从驱动电路50经输入数据线供应的输入数据AIN进行运算。保持权重数据的存储电路部20_1至20_6可以配置在上层，由此可以有效地配置运算电路30_1至30_6。由此，可以缩短从驱动电路50延伸的输入数据线，从而可以实现半导体装置10的低功耗化及高速化。
接着，说明采用图2B的结构时的优点。为了便于说明，图3A将图2B的各构成要素以方框图示出。另外，假设从六个存储电路部20_1至20_6中的存储电路21将权重数据W1至W6读出到布线LBL_1至LBL_6来进行说明。另外，作为切换电路40，以与布线LBL_1至LBL_6连接的切换电路40_1至40_6为例进行说明。另外，在以下说明中，将由切换电路40从权重数据W1至W6中选择并提供至布线GBL的权重数据称为权重数据WSEL。假设输入数据A1至A6分别被供应到运算电路30_1至30_6而得到输出数据MAC1至MAC6来进行说明。
布线LBL_1至LBL_6的连接上层与下层的垂直方向(参照图2B)上延伸的布线LBLP比水平方向上延伸的布线短。由此，可以减少布线LBL_1至LBL_6的寄生电容，减少布线充放电所需的电荷，从而可以实现低功耗化及运算效率的提高。另外，可以高速进行从存储电路21向布线LBL_1至LBL_6的读出。
可以通过布线GBL在运算电路30_1至30_6中进行使用相同权重数据的运算处理。该结构适用于使用相同权重数据进行运算处理的卷积神经网络的运算处理。
图3B示出可用于图3A所示的切换电路40的电路结构的一个例子。图3B所示的三态缓冲器具有对应控制信号EN放大布线LBL的电位并将其传送到布线GBL的功能。切换电路40可视为多路复用器，其具有从多个输入信号选择一个信号的功能。
另外，虽然图3A中示出切换电路40从多个布线LBL中选择一个布线并将权重数据WSEL供应到布线GBL的结构，但是也可以采用其他结构。例如，也可以如图4所示地采用作为切换电路设置切换电路40A及切换电路40B的结构。
切换电路40A包括切换电路40_1至40_12。切换电路40A的结构与切换电路40相同。切换电路40_1至40_6也可以远离切换电路40_7至40_12地设置。切换电路40A选择布线LBL_1至LBL_6中的任一个并将选自权重数据W1至W6的权重数据WSEL_A供应到布线GBL_A。另外，切换电路40A选择布线LBL_7至LBL_12中的任一个并将选自权重数据W7至W12的权重数据WSEL_B供应到布线GBL_B。
切换电路40B包括切换电路40X至40Y。切换电路40B的结构与切换电路40相同。切换电路40B选择布线GBL_A或布线GBL_B并将选自权重数据WSEL_A或权重数据WSEL_B的权重数据WSEL供应到布线GBL。通过布线GBL可以在运算电路30_1至30_6、运算电路30_7至30_12中分别进行使用相同权重数据的运算处理。该结构适用于使用相同权重数据进行运算处理的卷积神经网络的运算处理。
另外，虽然图3A说明了各存储电路21保持1位数据(即，‘1’或‘0’的数据)并利用该数据进行运算处理的结构，但是本发明的一个方式也可以采用利用多位数据进行运算处理的结构。图5A中以与图3A同样的方式示出该结构。当利用多位(例如，n位)数据时，可以如图5A所示采用利用与对应于位数的个数的布线LBL_1至LBL_n连接的切换电路40M选择供应到布线GBL的多位权重数据的结构。注意，当多位权重数据为模拟值时，切换电路40M可以由模拟开关(transfer gate)等构成。
当存储电路部20与运算电路30为不同芯片时，总线宽度受限于芯片的引脚数。另一方面，如本发明的一个方式的结构所示，在存储电路部20与运算电路30层叠的结构中，可以根据设置布线LBL的开口增加运算处理所需的数据的并行数量，从而可以进行高效的运算处理。
图5B示出可用于图5A所示的切换电路40M的电路结构的一个例子。图5B示出的三态缓冲器具有对应n个控制信号EN放大n个布线LBL的电位并将其传送给n个布线GBL的功能。
图6示出用于说明图3A说明的结构的工作的时序图。在半导体装置10中，对应时钟信号CLK的切换工作(toggle operation)(例如，时刻T1至T7)进行运算处理。通过采用提高时钟信号CLK的频率的结构，可以实现运算处理的高速化。在图6中，Wa至Wf、W1至W17是权重数据。
当输入数据A1至A6分别如图示那样对应时钟信号CLK高速切换为A1a至A111、A2a至A211、A3a至A311、A4a至A411、A5a至A511、A6a至A611时，需要高速切换供应权重数据的布线GBL的数据。
在本发明的一个方式的结构中，通过采用切换电路40从布线LBL到布线GBL中选择的权重数据被预先读出至布线LBL_1至LBL_6的结构，可以高速切换供应权重数据的布线GBL的数据。例如，可以采用如下结构：在时刻T1向布线LBL_1读出权重数据W1，在时刻T6切换切换电路40从布线LBL_1向布线GBL输出权重数据W1。在时刻T2至T7及时刻T7之后的时刻，通过在不同的时刻进行向布线LBL的权重数据的读出以及布线GBL的权重数据的选择，由此可以进行对应时钟信号CLK的权重数据的切换。
图7A示出运算电路的具体的结构例子。图7A示出能够进行8位权重数据与8位输入数据的积和运算的运算电路30的结构例子。图7A示出乘法电路24、加法电路25及寄存器26。由乘法电路24相乘的16位数据被输入到加法电路25。加法电路25的输出保持在寄存器26中，由乘法电路24相乘的数据由加法电路25加在一起，由此进行积和运算。寄存器由时钟信号CLK及复位信号reset_B控制。注意，图中“17+α”中的“α”表示通过将乘法数据相加而发生的进位。通过采用该结构，可以得到相当于权重数据WSEL与输入数据AIN的积和运算的输出数据MAC。
另外，虽然在图7A中说明了使用8位数据进行运算处理的结构，但是本发明的一个方式也可以采用使用1位数据的结构。图7B中以与图7A同样的方式示出该结构。当使用1位数据时，可以如图7B所示地进行对应于位数的运算处理。
图8A是说明可用于本发明的半导体装置10中的存储电路部20的电路结构例子。图8A示出M行N列(M、N为2以上的自然数)行列方向上排列配置的写入用字线WWL_1至WWL_M、读出用字线RWL_1至RWL_M、写入用位线WBL_1乃WBL_N及布线LBL_1至LBL_N。此外，还示出了与各字线及位线连接的存储电路21。
图8B是说明可以用于存储电路21的电路结构例子的图。存储电路21包括晶体管61、晶体管62、晶体管63、电容元件64(也称为电容器)。
晶体管61的源极和漏极中的一方与写入用位线WBL连接。晶体管61的栅极与写入用字线WWL连接。晶体管61的源极和漏极中的另一方与电容元件64的一个电极及晶体管62的栅极连接。晶体管62的源极和漏极中的一方及电容元件64的另一个电极与供应恒定电位(如接地电位)的布线连接。晶体管62的源极和漏极中的另一方与晶体管63的源极和漏极中的一方连接。晶体管63的栅极与读出用字线RWL连接。晶体管63的源极和漏极中的另一方与布线LBL连接。布线LBL通过切换电路40与布线GBL连接。如上所述，布线LBL通过在与设置有运算电路30的衬底表面大致垂直的方向上延伸地设置的布线与切换电路40连接。
图8B所示的存储电路21的电路结构相当于三个晶体管型(3T)增益单元的NOSRAM。晶体管61至晶体管63是OS晶体管。OS晶体管在关闭状态下流过源极与漏极间的电流，即，泄漏电流极小。NOSRAM利用泄漏电流极小这一特性将对应于数据的电荷保持于存储电路内而可以用作非易失性存储器。另外，当图8B所示的晶体管61为Si晶体管时，以关闭状态下流过源极与漏极间的电流，即，泄漏电流极小的方式进行设计。例如，以沟道长度充分长于沟道宽度的方式进行设计。
可用于图8A的存储电路21的电路结构不局限于图8B的3T型NOSRAM。例如，也可以是相当于图9A所示的DOSRAM的电路。图9A示出包括晶体管61A及电容元件64A的存储电路21A。晶体管61A为OS晶体管。存储电路21A示出与位线BL、字线WL及背栅极线BGL连接的例子。
可用于图8A的存储电路21的电路结构，也可以是相当于图9B所示的2T型NOSRAM的电路。图9B示出包括晶体管61B、晶体管62B及电容元件64B的存储电路21B。晶体管61B及晶体管62B为OS晶体管。晶体管61B及晶体管62B可以是在不同层上配置半导体层的OS晶体管，也可以是在同一层上配置半导体层的OS晶体管。存储电路21B示出与写入用位线WBL、用作读出用位线的布线LBL、写入用字线WWL、读出用字线RWL、源极线SL及背栅极线BGL连接的例子。
可用于图8A的存储电路21的电路结构也可以是图9C所示的组合3T型NOSRAM的电路。图9C示出包括可保持逻辑不同的数据的存储电路21_P及存储电路21_N的存储电路21C。图9C示出包括晶体管61_P、晶体管62_P、晶体管63_P及电容元件64_P的存储电路21_P以及包括晶体管61_N、晶体管62_N、晶体管63_N及电容元件64_N的存储电路21_N。存储电路21_P及存储电路21_N所包括的各晶体管都是OS晶体管。存储电路21_P及存储电路21_N所包括的各晶体管可以是在不同层上配置半导体层的OS晶体管，也可以是在同一层上配置半导体层的OS晶体管。存储电路21C示出与写入用位线WBL_P、布线LBL_P、写入用位线WBL_N、布线LBL_N、写入用字线WWL、读出用字线RWL连接的例子。存储电路21C可以保持逻辑不同的数据，将逻辑不同的数据读出到布线LBL_P及布线LBL_N，并可以与图3等同样地通过切换电路40将其输出至布线GBL。
另外，在图9C的结构中，也可以设置如下异或电路(XOR电路)：该电路将相当于存储电路21_P与存储电路21_N所保持的数据相乘的数据输出到布线LBL。通过采用该结构，可以省略运算电路30中相当于乘法的运算，由此可以实现低功耗化。
图10示出卷积神经网络的运算处理的流程。图10示出输入层90A、中间层90B(也称为隐藏层)、输出层90C。输入层90A示出输入数据的输入处理91(图中标为Input)。中间层90B示出卷积运算处理92、93、95(图中标为Conv.)、多个池化运算(pooling operation)处理94、96(图中标为Pool.)。输出层90C示出全连接运算处理97(图中标为Full)。输入层90A、中间层90B、输出层90C中的运算处理的流程只是一个例子，实际卷积神经网络的运算处理中也可能进行Softmax运算等其他的运算处理。
图10所示的卷积神经网络中进行多次卷积运算处理92、93、95。卷积运算处理中进行使用相同权重数据的运算处理。因此，通过采用利用相同权重数据进行运算处理的本发明的一个方式的结构，可以同时实现工作速度与低功耗化。
接着，图11示出半导体装置10的具体的方框图。
图11除了示出对应于图1A及图1B以及图2A及图2B中说明的存储电路部20、存储电路21、运算电路30、切换电路40、层11、层12的构成要素之外，还示出了图2A及图2B所示的驱动电路50的结构例子。
图11中，作为对应于图2A及图2B说明的驱动电路50的构成要素，示出控制器71、行译码器72、字线驱动器73、列译码器74、写入驱动器75、预充电电路76、输入/输出缓冲器81及运算控制电路82。
图12A是抽出图11所示的各结构中的控制存储电路部20的方框的图。图12A示出控制器71、行译码器72、字线驱动器73、列译码器74、写入驱动器75及预充电电路76。
控制器71处理来自外部的输入信号，以生成行译码器72及列译码器74的控制信号。来自外部的输入信号是如写入使能信号或读出使能信号等用来控制存储电路部20的控制信号。另外，控制器71通过总线120进行CPU110与半导体装置10间的数据的输入/输出。
行译码器72生成用于驱动字线驱动器73的信号。字线驱动器73生成供应到写入用字线WWL及读出用字线RWL的信号。列译码器74生成用于驱动写入驱动器75的信号。写入驱动器75生成供应到存储电路21的权重数据。预充电电路76具有对布线LBL等进行预充电的功能。对应于从存储电路部20的存储电路21读出的权重数据的信号如图2A及图2B等说明的那样经由布线LBL被输入切换电路40。
图12B是抽出图11所示的各结构中的控制运算电路30及切换电路40的方框的图。
控制器71处理来自外部的输入信号，以生成运算控制电路82的控制信号。控制器71生成用于控制运算电路30的地址信号以及时钟信号等各种信号。运算控制电路82根据控制器71的控制以及输入/输出缓冲器81的输出来生成要供应给数据输入线的输入数据A1至AN。运算控制电路82输出用于控制切换电路40的控制信号。如图2A及图2B等所述，切换电路40将多个布线LBL供应的权重数据中的任一个经由布线GBL供应给多个运算电路30。运算电路30通过切换供给的权重数据和输入数据，生成对应积和运算的输出数据MAC。生成的输出数据MAC作为中间数据经由输入/输出缓冲器81被暂时保持在运算控制电路82内的SRAM或寄存器等的存储器。被保持的中间数据被再次输入运算电路30。
在本发明的一个方式中，优选采用组合多个半导体装置10的结构，由此能够实现并行数多的并行计算。参照图13A和图13B说明该情况的结构例子。
在图13A中，作为对应于上述半导体装置10的构成要素示出半导体装置10_1至10_n(n为2以上的数)以及进行半导体装置10_1至10_n间的数据的输入/输出及控制的控制器71G。控制器71G的内部有SRAM等存储电路60。控制器71G将从多个半导体装置10_1至10_n获得的输出数据MAC保持在存储电路60中。然后，存储电路60所保持的输出数据MAC作为多个半导体装置10_1至10_n中的输入数据AIN被输出。通过采用该结构，可以利用多个半导体装置进行并行数多的并行计算。
另外，在与图13A为不同结构例子的图13B中，在控制器71G中，将对存储电路60所保持的输出数据进行不同的运算处理得到的输入数据作为多个半导体装置10_1至10_n中的输入数据AIN_1至AIN_n输出。采用该结构时，例如，在控制器71G中，对存储电路60所保持的输出数据进行基于激活函数的运算处理、池化处理、归一化运算处理(normalization)等。通过采用该结构除了可以进行使用多个半导体装置的并行数多的并行计算之外，还可以高效地进行卷积运算处理以外的运算处理。
在半导体装置10中，利用输入/输出缓冲器81中的缓冲存储器将对应运算电路30的运算结果的输出数据MAC作为中间数据输入运算控制电路82。运算控制电路82可以将该中间数据作为输入数据输出到运算电路30。因此，可以在不使运算中途的数据读出到半导体装置10的外部的主存储器等的情况下进行运算处理。另外，在半导体装置10中，存储电路部与运算电路间的电连接可以通过绝缘膜等中设置的开口部的布线来进行，由此可以通过增加布线数来增加并行数。所以，半导体装置10可以进行CPU110的数据总线宽度以上的位数的并行计算。另外，可以减少与CPU110间传送庞大数量的权重数据的次数，由此可以实现低功耗化。
如上所述，本发明的一个方式可以提供实现了小型化的用作加速器的半导体装置。本发明的一个方式可以提供实现了低功耗化的用作加速器的半导体装置。本发明的一个方式可以提供新颖的结构的用作加速器的半导体装置。
(实施方式2)
在本实施方式中，对可用于作为半导体装置10说明的加速器的包括Si晶体管的集成电路的结构进行说明。通过采用该结构，可以在提高半导体装置的设计自由度的同时提高半导体装置的集成度。
图14A是用来说明集成电路390的截面示意图的一个例子。在集成电路390中，封装衬底400设置有上述实施方式说明的半导体装置10。封装衬底400设置有用来与其他的印刷电路板等连接的焊球401。半导体装置10隔着插板等与封装衬底400连接。封装衬底400可以使用陶瓷衬底、塑料衬底或玻璃环氧衬底等。
图14A所示的集成电路390的截面示意图中，层11一侧示出半导体衬底402、设置在半导体衬底402中的多个晶体管403、布线404及电极405。在层12一侧，示出半导体衬底412、设置在半导体衬底412中的多个晶体管413、布线414及电极415。图14A所示的区域420的结构参照图14B进行说明。
图14B示出图14A所示的半导体衬底402、晶体管403、布线404及电极405。另外，图14B示出图14A所示的半导体衬底412、设置在半导体衬底412中的多个晶体管413、布线414及电极415。
当贴合层11和层12时，分别设置在层11和层12的半导体衬底中的晶体管403及晶体管413通过布线404及布线414与电极405及电极415连接。电极405及电极415利用Cu-Cu接合或微凸块等接合技术贴合在一起。Cu-Cu接合是通过使Cu(铜)的焊盘彼此连接而使其电导通的技术。此外，也可以对半导体衬底402、412形成Si贯通电极(TSV：through-siliconvia)来形成与电极405及电极415连接的结构。另外，半导体衬底402、412的厚度为100μm至300μm，也可以利用抛光将其减薄至10μm至100μm。
参照图15说明层11中的半导体衬底402、晶体管403、布线404、电极405以及层12中的半导体衬底412、晶体管413、布线414、电极415。注意，层12的构成要素的半导体衬底412、晶体管413、布线414及电极415对应于层11中的半导体衬底402、晶体管403、布线404及电极405，为了避免重复说明，仅对其进行简单说明。
晶体管403设置在半导体衬底402上，并包括用作栅极的导电体430、用作栅极绝缘体的绝缘体431、由半导体衬底402的一部分构成的半导体区域432及用作源区或漏区的低电阻区域433a及低电阻区域433b。晶体管403可以为p沟道型也可以为n沟道型。
包括半导体区域432、低电阻区域433a及低电阻区域433b的半导体衬底402优选包含硅类半导体等半导体，优选包含单晶硅。另外，也可以使用包含Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)、GaAlAs(镓铝砷)等的材料形成。另外，可以使用对晶格施加应力，改变晶面间距而控制有效质量的硅。此外，晶体管403也可以是使用GaAs和GaAlAs等的HEMT(HighElectron Mobility Transistor：高电子迁移率晶体管)。
除了用于半导体区域432、低电阻区域433a及低电阻区域433b的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。
作为用作栅电极的导电体430，可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料。
另外，由于根据导电体的材料决定功函数，所以通过改变导电体的材料，可以调整阈值电压。具体而言，作为导电体优选使用氮化钛或氮化钽等材料。为了兼具导电性和埋入性，作为导电体优选使用钨或铝等金属材料的叠层，尤其在耐热性方面上优选使用钨。
注意，图15所示的晶体管403只是一个例子，不局限于该结构，可以对应电路结构或驱动方法使用适当的晶体管。
覆盖晶体管403依次层叠地设置有绝缘体440、绝缘体442、绝缘体444及绝缘体446。
作为绝缘体440、绝缘体442、绝缘体444及绝缘体446，例如也可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝、氮化铝等。
绝缘体442可以用作使因设置在其下方的晶体管403等而产生的台阶平坦化的平坦化膜。例如，为了提高绝缘体442的顶面的平坦性，可以通过利用化学机械抛光(CMP)法等的平坦化处理使其平坦化。
另外，优选绝缘体446比绝缘体444的介电常数低。例如，优选绝缘体446的相对介电常数低于4，更优选低于3。例如，优选绝缘体446的相对介电常数为绝缘体444的相对介电常数的0.7倍以下，更优选为0.6倍以下。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
另外，绝缘体440、绝缘体442、绝缘体444及绝缘体446中埋入有与晶体管403电连接的导电体448及用作布线404的导电体等。导电体448用作插头或布线。另外，在被用作插头或布线的导电体中，有时使用同一附图标记表示多个结构。此外，在本说明书等中，布线、与布线电连接的插头也可以是一个构成要素。也就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
作为各插头及布线(导电体448及布线404等)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。
电极405可以设置在绝缘体446及布线404上。例如，图15中依次层叠地设置有绝缘体450、绝缘体452及绝缘体454。电极405可以利用如下方法形成：在形成绝缘体450、绝缘体452及绝缘体454之后设置开口部，以填埋该开口部的方式埋入导电层，然后利用CMP法对表面进行抛光。
作为电极405，例如，可以使用包含选自Al、Cr、Cu、Ta、Ti、Mo、W的元素的金属膜或者以上述元素为成分的金属氮化物膜(氮化钛膜、氮化钼膜、氮化钨膜)等。另外，当使用具有导电性的凸块(以下称为凸块)作为电极405时，可以形成Cu-Cu(铜·铜)直接接合等。Cu-Cu直接接合是通过使Cu(铜)的焊盘彼此连接而使其电导通的技术。电极405用作插头或布线。电极405可以使用与导电体448及布线404等同样的材料形成。
本实施方式可以与其他实施方式的记载适当地组合。
(实施方式3)
在本实施方式中，对上述实施方式所示的CPU110所执行的程序中的部分运算由作为半导体装置10进行了说明的加速器执行时的工作的一个例子进行说明。
图16是说明由加速器执行CPU所执行的程序中的部分运算时的工作的一个例子的图。
CPU中执行主程序(主程序执行；步骤S1)。
当CPU确认到在存储电路部中确保利用加速器进行运算时所需的数据用区域的指令时(存储确保指令；步骤S2)，在存储电路部中确保该数据用区域(存储确保；步骤S3)。
接着，CPU从主存储器或外部存储装置向上述存储电路部传送作为输入数据的权重数据(数据传送；步骤S4)。上述存储电路部接收该权重数据，并将该权重数据储存至步骤S2中确保的区域(数据接收；步骤S5)。
当CPU确认到启动内核程序的指令时(内核程序的启动；步骤S6)，加速器开始执行内核程序(运算开始；步骤S7)。
另外，也可以在加速器开始执行内核程序后立即使CPU从进行运算的状态切换至PG(电源门控)状态(PG状态转换；步骤S8)。在该情况下，在加速器马上要结束内核程序的执行之前，CPU从PG状态切换为进行运算的状态(PG状态停止；步骤S9)。通过在步骤S8至步骤S9的期间使CPU为PG状态，可以抑制整个运算处理系统的功耗及发热。
当加速器结束内核程序的执行后，输出数据被储存至加速器内保持运算结果的存储部中(运算结束；步骤S10)。
在结束内核程序的执行后，当CPU确认到将储存于存储部的输出数据传送到主存储器或外部存储装置的指令时(数据传送要求；步骤S11)，上述输出数据被传送至主存储器或外部存储装置并被储存至主存储器或外部存储装置(数据传送；步骤S12)。
通过反复进行上述步骤S1至步骤S14，可以在抑制CPU及加速器的功耗及发热的同时利用加速器进行CPU执行的部分运算。本发明的一个方式的半导体装置具有非诺依曼体系结构，与随着处理速度的增加功耗增大的诺依曼体系结构相比，可以以极少的功耗进行运算处理。
本实施方式可以与其他实施方式的记载适当地组合。
(实施方式4)
在本实施方式中，说明包括能够进行电源门控的CPU核心的CPU的一个例子。
图17示出CPU110的结构例子。CPU110包括CPU核心(CPUCore)200、L1(电平1)高速缓冲存储装置(L1Cache)202、L2高速缓冲存储装置(L2Cache)203、总线接口部(Bus I/F)205、电力开关210至212、电平转换器(LS)214。CPU核心200包括触发器220。
通过总线接口部205，CPU核心200、L1高速缓冲存储装置202与L2高速缓冲存储装置203彼此连接。
根据从外部输入的中断信号(Interrupts)、CPU110所生成的信号SLEEP1等的信号，PMU193进行时钟信号GCLK1、各种的PG(电源门控)控制信号(PG control signals)的生成。时钟信号GCLK1、PG控制信号被输入到CPU110。PG控制信号控制电力开关210至212、触发器220。
电力开关210、211分别控制向虚拟电源线V_VDD(以下，称为V_VDD线)供应电压VDDD、VDD1。电力开关212控制向电平转换器(LS)214供应电压VDDH。CPU110及PMU193不通过电力开关被输入电压VSSS。PMU193不通过电力开关被输入电压VDDD。
电压VDDD、VDD1是CMOS电路用驱动电压。电压VDD1是低于电压VDDD的休眠状态下的驱动电压。电压VDDH是OS晶体管用驱动电压且高于电压VDDD。
L1高速缓冲存储装置202、L2高速缓冲存储装置203和总线接口部205的每一个至少包括一个能够进行电源门控的电源定域。能够进行电源门控的电源定域设置有一个或多个电力开关。上述电力开关被PG控制信号控制。
触发器220用于寄存器。触发器220设置有备份电路。以下，说明触发器220。
图18示出触发器220(Flip-flop)的电路结构例子。触发器220包括扫描触发器(Scan Flip-flop)221、备份电路(Backup Circuit)222。
扫描触发器221包括节点D1、Q1、SD、SE、RT、CK、时钟缓冲电路221A。
节点D1是数据(data)输入节点，节点Q1是数据输出节点，节点SD是扫描测试用数据的输入节点。节点SE是信号SCE的输入节点。节点CK是时钟信号GCLK1的输入节点。时钟信号GCLK1被输入到时钟缓冲电路221A。扫描触发器221的模拟开关与时钟缓冲电路221A的节点CK1、CKB1连接。节点RT是复位信号(reset signal)的输入节点。
信号SCE是扫描使能信号，在PMU193生成。PMU193生成信号BK、RC。电平转换器214对信号BK、RC进行电平转移，生成信号BKH、RCH。信号BK是备份信号，信号RC是恢复信号。
扫描触发器221的电路结构不局限于图18，也可以使用在标准的电路库中准备的触发器。
备份电路222包括节点SD_IN、SN11、晶体管M11至M13及电容元件C11。
节点SD_IN是扫描测试数据的输入节点，连接于扫描触发器221的节点Q1。节点SN11是备份电路222的保持节点。电容元件C11是用来保持节点SN11的电压的存储电容器。
晶体管M11控制节点Q1与节点SN11之间的导通状态。晶体管M12控制节点SN11与节点SD之间的导通状态。晶体管M13控制节点SD_IN与节点SD之间的导通状态。晶体管M11、M13的开启/关闭被信号BKH控制，晶体管M12的开启/关闭被信号RCH控制。
与上述存储电路21所包括的晶体管61至63同样，晶体管M11至M13是OS晶体管。晶体管M11至M13具有包括背栅极的结构。晶体管M11至M13的背栅极与供应电压VBG1的电源线电连接。
优选的是，至少晶体管M11、M12为OS晶体管。由于OS晶体管的关态电流极小的特征，因此可以抑制节点SN11的电压下降。因为OS晶体管在保持数据时几乎不耗电，所以备份电路222具有非易失性特性。由于通过电容元件C11的充放电改写数据，所以备份电路222在原理上对改写次数没有限制，可以以低能量进行数据的写入及读出。
特别优选的是，备份电路222的所有晶体管为OS晶体管。如图18B所示，可以在由硅CMOS电路构成的扫描触发器221上层叠备份电路222。
与扫描触发器221相比，备份电路222的元件个数非常少，由此不需要为了层叠备份电路222改变扫描触发器221的电路结构及布局。也就是说，备份电路222是通用性非常高的备份电路。此外，可以在形成有扫描触发器221的区域内设置备份电路222，由此即使安装备份电路222也可以使触发器220的面积开销为0。因此，通过将备份电路222设置在触发器220，可以进行CPU核心200的电源门控。电源门控所需要的能量少，所以能够高效地对CPU核心200进行电源门控。
通过设置备份电路222，虽然晶体管M11所产生的寄生电容附加到节点Q1，但是其小于与节点Q1连接的逻辑电路所产生的寄生电容，因此不影响到扫描触发器221的工作。也就是说，即使设置备份电路222，实质上触发器220的性能也不会下降。
作为CPU核心200的低功耗状态，例如，可以设定时钟门控状态、电源门控状态及休眠状态。PMU193根据中断信号、信号SLEEP1等选择CPU核心200的低功耗模式。例如，在从正常工作状态转移到时钟门控状态时，PMU193停止生成时钟信号GCLK1。
例如，在从正常工作状态转移到休眠状态时，PMU193进行电压及/或频率调节。例如，在进行电压调节时，为了将电压VDD1输入到CPU核心200，PMU193使电力开关210开启并使电力开关211关闭。电压VDD1是不使扫描触发器221的数据消失的电压。在进行频率调节时，PMU193使时钟信号GCLK1的频率下降。
在将CPU核心200从正常工作状态转移到电源门控状态时，进行将扫描触发器221的数据备份到备份电路222的工作。在将CPU核心200从电源门控状态恢复到正常工作状态时进行将备份电路222的数据再次写入到触发器221的恢复工作。
图19示出CPU核心200的电源门控序列的一个例子。注意，在图19中，t1至t7表示时刻。信号PSE0至PSE2是电力开关210至212的控制信号，在PMU193生成。在信号PSE0为“H”/“L”时，电力开关210为开启/关闭。信号PSE1、PSE2也是同样的。
时刻t1之前是正常工作状态(Normal Operation)。电力开关210开启，CPU核心200被输入电压VDDD。扫描触发器221进行正常工作。此时，不需要使电平转换器214工作，所以电力开关212关闭，信号SCE、BK、RC处于“L”。节点SE处于“L”，所以扫描触发器221储存节点D1的数据。注意，在图19的例子中，在时刻t1备份电路222的节点SN11处于“L”。
将说明备份(Backup)时的工作。在工作时刻t1，PMU193停止时钟信号GCLK1而使信号PSE2、BK处于“H”。电平转换器214变为活动状态且将“H”的信号BKH输出到备份电路222。
备份电路222的晶体管M11成为开启状态，扫描触发器221的节点Q1的数据写入到备份电路222的节点SN11。若扫描触发器221的节点Q1为“L”，节点SN11则保持“L”，若节点Q1为“H”，节点SN11则成为“H”。
在时刻t2，PMU193使信号PSE2、BK成为“L”，在时刻t3，PMU193使信号PSE0成为“L。在时刻t3，CPU核心200的状态转移到电源门控状态。此外，也可以在信号BK下降的时序使信号PSE0下降。
将说明电源门控(Power-gating)时的工作。在信号PSE0处于“L时V_VDD线的电压下降，所以节点Q1的数据消失。节点SN11继续保持时刻t3的节点Q1的数据。
将说明恢复(Recovery)时的工作。在时刻t4，PMU193使信号PSE0成为“H”，因此从电源门控状态转移到恢复状态。开始V_VDD线的充电，在V_VDD线的电压成为VDDD的状态(时刻t5)时，PMU193使信号PSE2、RC、SCE变为“H”。
晶体管M12开启，电容元件C11的电荷分配于节点SN11和节点SD。若节点SN11是“H”，节点SD的电压则上升。节点SE是“H”，节点SD的数据被写入到扫描触发器221的输入侧锁存电路。在时刻t6，向节点CK输入时钟信号GCLK1，输入侧锁存电路的数据被写入到节点Q1。也就是说，节点SN11的数据被写入到节点Q1。
在时刻t7，PMU193使信号PSE2、SCE、RC变为“L”结束恢复工作。
使用OS晶体管的备份电路222的动态及静态功耗都小，所以非常适合于常闭运算。此外，可以将包括含有使用OS晶体管的备份电路222的CPU核心200的CPU110称为NoffCPU(注册商标)。NoffCPU包括非易失性存储器，在不需要工作时可以停止供电。即便安装触发器220，也几乎不会发生CPU核心200的性能下降以及动态电力的增加。
此外，CPU核心200也可以包括能够进行电源门控的多个电源定域。多个电源定域设置有用来控制电压的输入的一个或多个电力开关。此外，CPU核心200也可以具有一个或多个不进行电源门控的电源定域。例如，可以在不进行电源门控的电源定域设置用来控制触发器220、电力开关210至212的控制的电源门控控制电路。
注意，触发器220的应用不局限于CPU110。在CPU110中，也可以将触发器220用于设置在能够进行电源门控的电源定域中的寄存器。
本实施方式可以与其他实施方式的记载适当地组合。
(实施方式5)
在本实施方式中，说明可应用于上述实施方式所说明的CPU110以及作为半导体装置10说明的加速器的晶体管的结构的一个例子。作为一个例子，说明层叠具有不同的电特性的晶体管的结构。通过采用该结构，可以提高半导体装置的设计自由度。此外，通过层叠具有不同的电特性的晶体管，可以提高半导体装置的集成度。
图20示出半导体装置的部分截面结构。图20所示的半导体装置包括晶体管550、晶体管500及电容元件600。图21A是晶体管500的沟道长度方向上的截面图，图21B是晶体管500的沟道宽度方向上的截面图。例如，晶体管500相当于上述实施方式所示的存储电路21中的OS晶体管，也就是说，相当于沟道形成区域中包括氧化物半导体的晶体管。另外，晶体管550相当于上述实施方式所示的运算电路30中的Si晶体管，也就是说，相当于沟道形成区域包含硅的晶体管。另外，电容元件600相当于存储电路21中的电容元件。
晶体管500为OS晶体管。OS晶体管的关态电流极小。因此，可以长期间保持通过晶体管500被写入到存储节点的数据电压或电荷。换言之，由于减少存储节点的刷新工作的频率或者不需要刷新工作，所以可以减小半导体装置的功耗。
在图20中，晶体管500设置在晶体管550的上方，电容元件600设置在晶体管550及晶体管500的上方。
晶体管550设置在衬底311中。衬底311例如是p型硅衬底。衬底311也可以是n型硅衬底。氧化物层314优选为通过埋氧化(Burried oxide)而形成在衬底311中的绝缘层(也称为BOX层)，例如为氧化硅。晶体管550设置在隔着氧化物层314设置在衬底311中的单晶硅，即所谓的SOI(Silicon On Insulator)衬底中。
被用作元件分离层的绝缘体313设置在作为SOI衬底的衬底311中。此外，衬底311包括阱区域312。阱区域312为根据晶体管550的导电类型而被赋予n型或p型导电性的区域。半导体区域315、被用作源极区域或漏极区域的低电阻区域316a、低电阻区域316b设置在作为SOI衬底的单晶硅中。此外，低电阻区域316c设置在阱区域312上。
晶体管550可以与添加有赋予导电性的杂质元素的阱区域312重叠而设置。通过低电阻区域316c独立地控制电位，可以将阱区域312用作晶体管550的底栅电极。因此，可以控制晶体管550的阈值电压。尤其是，通过对阱区域312施加负电位，可以进一步提高晶体管550的阈值电压，并降低关态电流。因此，通过对阱区域312施加负电位，可以减少施加到Si晶体管的栅电极的电位为0V时的漏极电流。其结果是，可以降低包括晶体管550的运算电路30中的基于贯穿电流等的功耗，并可以提高运算效率。
晶体管550优选为导电体318隔着绝缘体317覆盖半导体层的顶面及沟道宽度方向上的侧面的所谓的Fin型结构。通过使晶体管550具有Fin型结构，实效沟道宽度增加，从而可以提高晶体管550的通态特性。此外，由于可以增强栅电极的电场的作用，所以可以提高晶体管550的关态特性。
此外，晶体管550既可为p沟道晶体管又可为n沟道晶体管。
导电体318有时被用作第一栅(也称为顶栅极)电极。此外，阱区域312有时被用作第二栅(也称为底栅极)电极。在此情况下，可以通过低电阻区域316c控制供应到阱区域312的电位。
半导体区域315的沟道形成区域或其附近的区域、被用作源区域或漏区域的低电阻区域316a及低电阻区域316b、与控制阱区域312的电位的电极连接的低电阻区域316c等优选包含硅类半导体等半导体，更优选包含单晶硅。此外，也可以使用包含Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)、GaAlAs(镓铝砷)等的材料形成。可以使用使晶格受到应力，以改变晶面间距来控制有效质量的硅。此外，晶体管550也可以是使用GaAs和GaAlAs等的HEMT(HighElectron Mobility Transistor：高电子迁移率晶体管)。
在阱区域312、低电阻区域316a、低电阻区域316b以及低电阻区域316c中，除了应用于半导体区域315的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。
作为被用作栅电极的导电体318，可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料。此外，导电体318也可以使用镍硅化物等硅化物。
此外，由于导电体的材料决定功函数，所以通过选择导电体的材料，可以调整晶体管的阈值电压。具体而言，作为导电体优选使用氮化钛或氮化钽等材料。为了兼具导电性和嵌入性，作为导电体优选使用钨或铝等金属材料的叠层，尤其在耐热性方面优选使用钨。
低电阻区域316a、低电阻区域316b以及低电阻区域316c也可以另外层叠导电体，例如，镍硅化物等硅化物而设置。通过采用该结构，可以提高被用作电极的区域的导电性。此时，也可以在被用作栅电极的导电体318的侧面及被用作栅极绝缘膜的绝缘体的侧面设置被用作侧壁间隔物(也称为侧壁绝缘层)的绝缘体。通过采用该结构，可以防止导电体318与低电阻区域316a及低电阻区域316b成为导通状态。
以覆盖晶体管550的方式依次层叠有绝缘体320、绝缘体322、绝缘体324及绝缘体326。
作为绝缘体320、绝缘体322、绝缘体324及绝缘体326，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝及氮化铝等。
注意，在本说明书中，氧氮化硅是指在其组成中氧含量多于氮含量的材料，而氮氧化硅是指在其组成中氮含量多于氧含量的材料。注意，在本说明书中，氧氮化铝是指氧含量多于氮含量的材料，“氮氧化铝”是指氮含量多于氧含量的材料。
绝缘体322也可以被用作用来使因设置在其下方的晶体管550等而产生的台阶平坦化的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，其顶面也可以通过利用化学机械抛光(CMP)法等的平坦化处理被平坦化。
作为绝缘体324，优选使用能够防止氢或杂质从衬底311或晶体管550等扩散到设置有晶体管500的区域中的具有阻挡性的膜。
作为对氢具有阻挡性的膜的一个例子，例如可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管500与晶体管550之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
氢的脱离量例如可以利用热脱附谱分析法(TDS)等测量。例如，在TDS分析中的膜表面温度为50℃至500℃的范围内，当将换算为氢原子的脱离量换算为绝缘体324的每单位面积的量时，绝缘体324中的氢的脱离量为10×1015atoms/cm2以下，优选为5×1015atoms/cm2以下，即可。
注意，绝缘体326的介电常数优选比绝缘体324低。例如，绝缘体326的相对介电常数优选低于4，更优选低于3。例如，绝缘体326的相对介电常数优选为绝缘体324的相对介电常数的0.7倍以下，更优选为0.6倍以下。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
此外，在绝缘体320、绝缘体322、绝缘体324及绝缘体326中嵌入与电容元件600或晶体管500连接的导电体328、导电体330等。此外，导电体328及导电体330具有插头或布线的功能。注意，有时使用同一符号表示具有插头或布线的功能的多个导电体。此外，在本说明书等中，布线、与布线连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
作为各插头及布线(导电体328、导电体330等)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，优选使用钨。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料，可以降低布线电阻。
此外，也可以在绝缘体326及导电体330上设置布线层。例如，在图20中，依次层叠有绝缘体350、绝缘体352及绝缘体354。此外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356具有与晶体管550连接的插头或布线的功能。此外，导电体356可以使用与导电体328及导电体330同样的材料。
此外，与绝缘体324同样，绝缘体350例如优选使用对氢具有阻挡性的绝缘体。此外，导电体356优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体350所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管550与晶体管500分离，从而可以抑制氢从晶体管550扩散到晶体管500中。
注意，作为对氢具有阻挡性的导电体，例如优选使用氮化钽等。此外，通过层叠氮化钽和导电性高的钨，不但可以保持作为布线的导电性而且可以抑制氢从晶体管550扩散。此时，对氢具有阻挡性的氮化钽层优选与对氢具有阻挡性的绝缘体350接触。
此外，也可以在绝缘体354及导电体356上设置布线层。例如，在图20中，依次层叠有绝缘体360、绝缘体362及绝缘体364。此外，在绝缘体360、绝缘体362及绝缘体364中形成有导电体366。导电体366具有插头或布线的功能。此外，导电体366可以使用与导电体328及导电体330同样的材料。
此外，与绝缘体324同样，绝缘体360例如优选使用对氢具有阻挡性的绝缘体。此外，导电体366优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体360所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管550与晶体管500分离，从而可以抑制氢从晶体管550扩散到晶体管500中。
此外，也可以在绝缘体364及导电体366上设置布线层。例如，在图20中，依次层叠有绝缘体370、绝缘体372及绝缘体374。此外，在绝缘体370、绝缘体372及绝缘体374中形成有导电体376。导电体376具有插头或布线的功能。此外，导电体376可以使用与导电体328及导电体330同样的材料。
此外，与绝缘体324同样，绝缘体370例如优选使用对氢具有阻挡性的绝缘体。此外，导电体376优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体370所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管550与晶体管500分离，从而可以抑制氢从晶体管550扩散到晶体管500中。
此外，也可以在绝缘体374及导电体376上设置布线层。例如，在图20中，依次层叠有绝缘体380、绝缘体382及绝缘体384。此外，在绝缘体380、绝缘体382及绝缘体384中形成有导电体386。导电体386具有插头或布线的功能。此外，导电体386可以使用与导电体328及导电体330同样的材料。
此外，与绝缘体324同样，绝缘体380例如优选使用对氢具有阻挡性的绝缘体。此外，导电体386优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体380所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管550与晶体管500分离，从而可以抑制氢从晶体管550扩散到晶体管500中。
在上面说明包括导电体356的布线层、包括导电体366的布线层、包括导电体376的布线层及包括导电体386的布线层，但是根据本实施方式的半导体装置不局限于此。与包括导电体356的布线层同样的布线层可以为三层以下，与包括导电体356的布线层同样的布线层可以为五层以上。
在绝缘体384上依次层叠有绝缘体510、绝缘体512、绝缘体514及绝缘体516。作为绝缘体510、绝缘体512、绝缘体514或绝缘体516，优选使用对氧或氢具有阻挡性的物质。
例如，作为绝缘体510及绝缘体514，优选使用对从衬底311或设置有晶体管550的区域等到设置有晶体管500的区域的氢或杂质具有阻挡性的膜。因此，绝缘体510及绝缘体514可以使用与绝缘体324同样的材料。
作为对氢具有阻挡性的膜的一个例子，可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管550与晶体管500之间设置抑制氢的扩散的膜。
例如，作为对氢具有阻挡性的膜，绝缘体510及绝缘体514优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管500中。此外，氧化铝可以抑制氧从构成晶体管500的氧化物释放。因此，氧化铝适合用于晶体管500的保护膜。
例如，作为绝缘体512及绝缘体516，可以使用与绝缘体320同样的材料。此外，通过对上述绝缘体使用介电常数较低的材料，可以减少产生在布线之间的寄生电容。例如，作为绝缘体512及绝缘体516，可以使用氧化硅膜和氧氮化硅膜等。
此外，在绝缘体510、绝缘体512、绝缘体514及绝缘体516中嵌入导电体518、构成晶体管500的导电体(例如，导电体503)等。此外，导电体518被用作与电容元件600或晶体管550连接的插头或布线。导电体518可以使用与导电体328及导电体330同样的材料。
尤其是，与绝缘体510及绝缘体514接触的区域的导电体518优选为对氧、氢及水具有阻挡性的导电体。通过采用该结构，可以利用对氧、氢及水具有阻挡性的层将晶体管550与晶体管500分离，从而可以抑制氢从晶体管550扩散到晶体管500中。
在绝缘体516的上方设置有晶体管500。
如图21A和图21B所示，晶体管500包括以嵌入绝缘体514及绝缘体516的方式配置的导电体503、配置在绝缘体516及导电体503上的绝缘体522、配置在绝缘体522上的绝缘体524、配置在绝缘体524上的氧化物530a、配置在氧化物530a上的氧化物530b、彼此分开地配置在氧化物530b上的导电体542a及导电体542b、配置在导电体542a及导电体542b上并以重叠于导电体542a和导电体542b之间的方式形成开口的绝缘体580、配置在开口的底面及侧面的绝缘体545以及配置在绝缘体545的形成面上的导电体560。
此外，如图21A和图21B所示，优选在氧化物530a、氧化物530b、导电体542a及导电体542b与绝缘体580之间配置有绝缘体544。此外，如图21A和图21B所示，导电体560优选包括设置在绝缘体545的内侧的导电体560a及以嵌入导电体560a的内侧的方式设置的导电体560b。此外，如图21A和图21B所示，优选在绝缘体580、导电体560及绝缘体545上配置有绝缘体574。
注意，在本说明书等中，有时将氧化物530a及氧化物530b统称为氧化物530。
在晶体管500中，在形成沟道的区域及其附近层叠有氧化物530a及氧化物530b的两层，但是本发明不局限于此。例如，可以具有氧化物530b的单层结构，也可以具有三层以上的叠层结构。
此外，在晶体管500中，导电体560具有两层结构，但是本发明不局限于此。例如，导电体560也可以具有单层结构或三层以上的叠层结构。注意，图20、图21A及图21B所示的晶体管500的结构只是一个例子而不局限于上述结构，可以根据电路结构或驱动方法使用适当的晶体管。
在此，导电体560被用作晶体管的栅电极，导电体542a及导电体542b被用作源电极或漏电极。如上所述，导电体560以嵌入绝缘体580的开口中及夹在导电体542a与导电体542b之间的区域的方式设置。导电体560、导电体542a及导电体542b的配置根据绝缘体580的开口而自对准地被选择。换言之，在晶体管500中，可以在源电极与漏电极之间自对准地配置栅电极。由此，可以在不设置用于对准的余地的方式形成导电体560，所以可以实现晶体管500的占有面积的缩小。由此，可以实现半导体装置的微型化及高集成化。
再者，导电体560自对准地形成在导电体542a与导电体542b之间的区域，所以导电体560不包括与导电体542a或导电体542b重叠的区域。由此，可以降低形成在导电体560与导电体542a及导电体542b之间的寄生电容。因此，可以提高晶体管500的开关速度，从而晶体管500可以具有高频率特性。
导电体560有时被用作第一栅(也称为顶栅极)电极。导电体503有时被用作第二栅(也称为底栅极)电极。在此情况下，通过独立地改变供应到导电体503的电位而不使其与供应到导电体560的电位联动，可以控制晶体管500的阈值电压。尤其是，通过对导电体503供应负电位，可以使晶体管500的阈值电压更大并且可以减小关态电流。因此，与不对导电体503施加负电位时相比，在对导电体503施加负电位的情况下，可以减小对导电体560施加的电位为0V时的漏极电流。
导电体503以与氧化物530及导电体560重叠的方式配置。由此，在对导电体560及导电体503供应电位的情况下，从导电体560产生的电场和从导电体503产生的电场连接，可以覆盖形成在氧化物530中的沟道形成区域。
在本说明书等中，将由一对栅电极(第一栅电极和第二栅电极)的电场电围绕沟道形成区域的晶体管的结构称为surrounded channel(S-channel：围绕沟道)结构。此外，本说明书等中公开的S-channel结构与Fin型结构及平面型结构不同。通过采用S-channel结构，可以提高对于短沟道效应的耐性，换言之，可以实现不容易发生短沟道效应的晶体管。
此外，导电体503具有与导电体518相同的结构，以与绝缘体514及绝缘体516的开口的内壁接触的方式形成有导电体503a，其内侧形成有导电体503b。此外，在晶体管500中，层叠有导电体503a与导电体503b，但是本发明不局限于此。例如，导电体503可以具有单层结构，也可以具有三层以上的叠层结构。
在此，作为导电体503a优选使用具有抑制氢原子、氢分子、水分子、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的导电材料。在本说明书中，抑制杂质或氧的扩散的功能是指抑制上述杂质和上述氧中的任一个或全部的扩散的功能。
例如，通过使导电体503a具有抑制氧的扩散的功能，可以抑制因导电体503b氧化而导致导电率的下降。
此外，在导电体503还具有布线的功能的情况下，作为导电体503b，优选使用以钨、铜或铝为主要成分的导电性高的导电材料。此外，虽然在本实施方式中示出由导电体503a及导电体503b的叠层构成的导电体503，但是导电体503也可以具有单层结构。
绝缘体522及绝缘体524被用作第二栅极绝缘膜。
在此，与氧化物530接触的绝缘体524优选使用包含超过化学计量组成的氧的绝缘体。该氧通过加热容易从膜中释放。在本说明书等中，有时将通过加热释放的氧称为“过剩氧”。就是说，在绝缘体524中优选形成有包含过剩氧的区域(也称为“过剩氧区域”)。通过以与氧化物530接触的方式设置上述包含过剩氧的绝缘体，可以减少氧化物530中的氧空位(VO：oxygen vacancy)，从而可以提高晶体管500的可靠性。此外，在氢进入氧化物530的氧空位中的情况下，有时该缺陷(以下，有时称为VOH)被用作供体而产生作为载流子的电子。此外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含多量的氢的氧化物半导体的晶体管容易具有常开启特性。此外，因为氧化物半导体中的氢因受热、电场等作用而容易移动，所以当氧化物半导体包含多量的氢时可能会导致晶体管的可靠性降低。在本发明的一个方式中，优选尽量降低氧化物530中的VOH而成为高纯度本征或实质上高纯度本征。如此，为了得到这种VOH被充分减少的氧化物半导体，重要的是：去除氧化物半导体中的水分、氢等杂质(有时也称为脱水、脱氢化处理)；以及对氧化物半导体供应氧来填补氧空位(有时也称为加氧化处理)。通过将VOH等被充分减少的氧化物半导体用于晶体管的沟道形成区域，可以赋予稳定的电特性。
具体而言，作为具有过剩氧区域的绝缘体，优选使用通过加热使一部分的氧脱离的氧化物材料。通过加热使氧脱离的氧化物是指在TDS(Thermal DesorptionSpectroscopy)分析中换算为氧原子的氧的脱离量为1.0×1018atoms/cm3以上，优选为1.0×1019atoms/cm3以上，更优选为2.0×1019atoms/cm3以上，或者3.0×1020atoms/cm3以上的氧化物膜。此外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且400℃以下的范围内。
此外，也可以以使上述具有过剩氧区域的绝缘体和氧化物530彼此接触的方式进行加热处理、微波处理或RF处理中的任一个或多个处理。通过进行该处理，可以去除氧化物530中的水或氢。例如，在氧化物530中发生VoH键合被切断的反应，换言之，发生“VOH→Vo+H”的反应而可以进行脱氢化。此时产生的氢的一部分有时与氧键合并从氧化物530或氧化物530附近的绝缘体被去除作为H2O。此外，氢的一部分有时被导电体542吸杂。
此外，作为上述微波处理，例如优选使用包括产生高密度等离子体的电源的装置或包括对衬底一侧施加RF的电源的装置。例如，通过使用包含氧的气体及高密度等离子体，可以生成高密度的氧自由基，并且通过对衬底一侧施加RF，可以将由高密度等离子体生成的氧自由基高效地导入氧化物530或氧化物530附近的绝缘体中。此外，在上述微波处理中，压力为133Pa以上，优选为200Pa以上，更优选为400Pa以上。此外，作为对进行微波处理的装置内导入的气体，例如使用氧及氩，并且氧流量比(O2/(O2+Ar))为50％以下，优选为10％以上且30％以下。
此外，在晶体管500的制造工序中，优选在氧化物530的表面露出的状态下进行加热处理。该加热处理例如以100℃以上且450℃以下，更优选以350℃以上且400℃以下进行，即可。此外，加热处理在氮气体或惰性气体的气氛或包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。例如，加热处理优选在氧气氛下进行。由此，可以对氧化物530供应氧来减少氧空位(VO)。此外，加热处理也可以在减压状态下进行。或者，也可以在氮气体或惰性气体的气氛下进行加热处理，然后为了填补脱离的氧而在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行加热处理。或者，也可以在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行加热处理，然后在氮气体或惰性气体的气氛下连续进行加热处理。
此外，通过对氧化物530进行加氧化处理，可以由被供应的氧填补氧化物530中的氧空位，换言之，可以促进“Vo+O→null”的反应。再者，通过使残留在氧化物530中的氢与被供应的氧起反应，可以去除该氢作为H2O(脱水化)。由此，可以抑制残留在氧化物530中的氢与氧空位重新键合而形成VOH。
当绝缘体524具有过剩氧区域时，绝缘体522优选具有抑制氧(例如，氧原子、氧分子等)的扩散的功能(不容易使上述氧透过)。
当绝缘体522具有抑制氧或杂质的扩散的功能时，氧化物530所包含的氧不扩散到导电体503一侧，所以是优选的。此外，可以抑制导电体503与绝缘体524或氧化物530所包含的氧起反应。
作为绝缘体522，例如优选使用包含氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba，Sr)TiO3(BST)等所谓的high-k材料的绝缘体的单层或叠层。当进行晶体管的微型化及高集成化时，由于栅极绝缘膜的薄膜化，有时发生泄漏电流等问题。通过作为被用作栅极绝缘膜的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。
尤其是，优选使用作为具有抑制杂质及氧等的扩散的功能(不容易使上述氧透过)的绝缘材料的包含铝和铪中的一方或双方的氧化物的绝缘体。作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体522时，绝缘体522被用作抑制氧从氧化物530释放或氢等杂质从晶体管500的周围部进入氧化物530的层。
或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对上述绝缘体进行氮化处理。此外，还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。
此外，在图21A和图21B的晶体管500中，作为由三层的叠层结构而成的第二栅极绝缘膜示出绝缘体522及绝缘体524，但是第二栅极绝缘膜也可以具有单层结构、两层结构或四层以上的叠层结构。此时，不局限于采用由相同材料而成的叠层结构，也可以采用由不同材料而成的叠层结构。
在晶体管500中，将起到氧化物半导体作用的金属氧化物用作包含沟道形成区域的氧化物530。例如，作为氧化物530，优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。
被用作氧化物半导体的金属氧化物可以使用溅射法形成，也可以使用ALD(AtomicLayer Deposition：原子层沉积)法形成。在其他实施方式中详细地说明被用作氧化物半导体的金属氧化物。
此外，作为在氧化物530中被用作沟道形成区域的金属氧化物，优选使用其带隙为2eV以上，优选为2.5eV以上的金属氧化物。如此，通过使用带隙较宽的金属氧化物，可以减小晶体管的关态电流。
在氧化物530中，当在氧化物530b之下设置有氧化物530a时，可以抑制杂质从形成在氧化物530a下方的结构物扩散到氧化物530b。
此外，氧化物530优选具有各金属原子的原子个数比互不相同的多个氧化物层的叠层结构。具体而言，用于氧化物530a的金属氧化物的构成元素中的元素M的原子个数比优选大于用于氧化物530b的金属氧化物的构成元素中的元素M的原子个数比。此外，用于氧化物530a的金属氧化物中的相对于In的元素M的原子个数比优选大于用于氧化物530b的金属氧化物中的相对于In的元素M的原子个数比。此外，用于氧化物530b的金属氧化物中的相对于元素M的In的原子个数比优选大于用于氧化物530a的金属氧化物中的相对于元素M的In的原子个数比。
优选的是，使氧化物530a的导带底的能量高于氧化物530b的导带底的能量。换言之，氧化物530a的电子亲和势优选小于氧化物530b的电子亲和势。
在此，在氧化物530a及氧化物530b的接合部中，导带底的能级平缓地变化。换言之，也可以将上述情况表达为氧化物530a及氧化物530b的接合部的导带底的能级连续地变化或者连续地接合。为此，优选降低形成在氧化物530a与氧化物530b的界面的混合层的缺陷态密度。
具体而言，通过使氧化物530a与氧化物530b除了氧之外还包含共同元素(为主要成分)，可以形成缺陷态密度低的混合层。例如，在氧化物530b为In-Ga-Zn氧化物的情况下，作为氧化物530a优选使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化镓等。
此时，载流子的主要路径为氧化物530b。通过使氧化物530a具有上述结构，可以降低氧化物530a与氧化物530b的界面的缺陷态密度。因此，界面散射对载流子传导的影响减少，可以提高晶体管500的通态电流。
在氧化物530b上设置有被用作源电极及漏电极的导电体542a及导电体542b。作为导电体542a及导电体542b，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。此外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。氮化钽等的金属氮化物膜对氢或氧具有阻挡性，所以是更优选的。
此外，虽然在图21A示出导电体542a及导电体542b的单层结构，但是也可以采用两层以上的叠层结构。例如，优选层叠氮化钽膜及钨膜。此外，也可以层叠钛膜及铝膜。此外，也可以采用在钨膜上层叠铝膜的两层结构、在铜-镁-铝合金膜上层叠铜膜的两层结构、在钛膜上层叠铜膜的两层结构、在钨膜上层叠铜膜的两层结构。
此外，也可以使用：在钛膜或氮化钛膜上层叠铝膜或铜膜并在其上形成钛膜或氮化钛膜的三层结构、在钼膜或氮化钼膜上层叠铝膜或铜膜并在其上形成钼膜或氮化钼膜的三层结构等。此外，也可以使用包含氧化铟、氧化锡或氧化锌的透明导电材料。
此外，如图21A所示，有时在氧化物530与导电体542a(导电体542b)的界面及其附近作为低电阻区域形成有区域543a及区域543b。此时，区域543a被用作源区域和漏区域中的一个，区域543b被用作源区域和漏区域中的另一个。此外，沟道形成区域形成在夹在区域543a和区域543b之间的区域中。
通过以与氧化物530接触的方式设置上述导电体542a(导电体542b)，区域543a(区域543b)的氧浓度有时降低。此外，在区域543a(区域543b)中有时形成含有包含在导电体542a(导电体542b)中的金属及氧化物530的成分的金属化合物层。在此情况下，区域543a(区域543b)的载流子密度增加，区域543a(区域543b)成为低电阻区域。
绝缘体544以覆盖导电体542a及导电体542b的方式设置，抑制导电体542a及导电体542b的氧化。此时，绝缘体544也可以以覆盖氧化物530的侧面且与绝缘体524接触的方式设置。
作为绝缘体544，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗、钕、镧或镁等中的一种或两种以上的金属氧化物。此外，作为绝缘体544也可以使用氮氧化硅或氮化硅等。
尤其是，作为绝缘体544，优选使用作为包含铝和铪中的一方或双方的氧化物的绝缘体的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。尤其是，铝酸铪的耐热性比氧化铪膜高。因此，在后面的工序的热处理中不容易晶化，所以是优选的。此外，在导电体542a及导电体542b是具有耐氧化性的材料或者吸收氧也其导电性不会显著降低的情况下，不需要必须设置绝缘体544。根据所需要的晶体管特性，适当地设计即可。
通过包括绝缘体544，可以抑制绝缘体580所包含的水、氢等杂质经过绝缘体545扩散到氧化物530b。此外，可以抑制绝缘体580所包含的过剩氧使导电体560氧化。
绝缘体545被用作第一栅极绝缘膜。绝缘体545优选与上述绝缘体524同样地使用包含过剩的氧并通过加热而释放氧的绝缘体形成。
具体而言，可以使用包含过剩氧的氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。
通过作为绝缘体545设置包含过剩氧的绝缘体，可以从绝缘体545对氧化物530b的沟道形成区域有效地供应氧。此外，与绝缘体524同样，优选降低绝缘体545中的水或氢等杂质的浓度。绝缘体545的厚度优选为1nm以上且20nm以下。此外，也可以在形成绝缘体545之前及/或后进行上述微波处理。
此外，为了将绝缘体545所包含的过剩氧高效地供应到氧化物530，也可以在绝缘体545与导电体560之间设置金属氧化物。该金属氧化物优选抑制从绝缘体545到导电体560的氧扩散。通过设置抑制氧的扩散的金属氧化物，从绝缘体545到导电体560的过剩氧的扩散受到抑制。换言之，可以抑制供应到氧化物530的过剩氧量减少。此外，可以抑制因过剩氧导致的导电体560的氧化。作为该金属氧化物，可以使用可用于绝缘体544的材料。
此外，与第二栅极绝缘膜同样，绝缘体545也可以具有叠层结构。由于当进行晶体管的微型化及高集成化时，有时栅极绝缘膜的薄膜化导致泄漏电流等问题，因此通过使被用作栅极绝缘膜的绝缘体具有high-k材料与具有热稳定性的材料的叠层结构，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。此外，可以实现具有热稳定性及高相对介电常数的叠层结构。
在图21A及图21B中，被用作第一栅电极的导电体560具有两层结构，但是也可以具有单层结构或三层以上的叠层结构。
作为导电体560a，优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。通过使导电体560a具有抑制氧的扩散的功能，可以抑制因绝缘体545所包含的氧导致导电体560b氧化而导电率下降。作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌或氧化钌等。此外，作为导电体560a可以使用可应用于氧化物530的氧化物半导体。在此情况下，通过采用溅射法形成导电体560b，可以降低导电体560a的电阻值来使其成为导电体。其可以称为OC(Oxide Conductor)电极。
作为导电体560b，优选使用以钨、铜或铝为主要成分的导电材料。由于导电体560b还被用作布线，所以优选使用导电性高的导电体。导电体560b也可以具有叠层结构，例如，可以采用钛或氮化钛和上述导电材料的叠层结构。
绝缘体580优选隔着绝缘体544设置在导电体542a及导电体542b上。绝缘体580优选具有过剩氧区域。例如，绝缘体580优选包含氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。尤其是，氧化硅和具有空孔的氧化硅容易在后面的工序中形成过剩氧区域，所以是优选的。
绝缘体580优选具有过剩氧区域。通过设置通过加热而释放氧的绝缘体580，可以将绝缘体580中的氧高效地供应给氧化物530。此外，优选降低绝缘体580中的水或氢等杂质的浓度。
绝缘体580的开口以与导电体542a和导电体542b之间的区域重叠的方式形成。由此，导电体560以嵌入绝缘体580的开口中及夹在导电体542a与导电体542b之间的区域的方式设置。
在进行半导体装置的微型化时，需要缩短栅极长度，但是需要防止导电体560的导电性的下降。为此，在增大导电体560的厚度的情况下，导电体560有可能具有纵横比高的形状。在本实施方式中，由于将导电体560以嵌入绝缘体580的开口的方式设置，所以即使导电体560具有纵横比高的形状，在工序中也不发生导电体560的倒塌。
绝缘体574优选以与绝缘体580的顶面、导电体560的顶面及绝缘体545的顶面接触的方式设置。通过利用溅射法形成绝缘体574，可以在绝缘体545及绝缘体580中形成过剩氧区域。由此，可以将氧从该过剩氧区域供应到氧化物530中。
例如，作为绝缘体574，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。
尤其是，氧化铝具有高阻挡性，即使是0.5nm以上且3.0nm以下的薄膜，也可以抑制氢及氮的扩散。由此，通过利用溅射法形成的氧化铝可以在被用作氧供应源的同时还具有氢等杂质的阻挡膜的功能。
此外，优选在绝缘体574上设置被用作层间膜的绝缘体581。与绝缘体524等同样，优选降低绝缘体581中的水或氢等杂质的浓度。
此外，在形成于绝缘体581、绝缘体574、绝缘体580及绝缘体544中的开口配置导电体540a及导电体540b。导电体540a及导电体540b以隔着导电体560彼此对置的方式设置。导电体540a及导电体540b具有与后面说明的导电体546及导电体548同样的结构。
在绝缘体581上设置有绝缘体582。绝缘体582优选使用对氧或氢具有阻挡性的物质。因此，作为绝缘体582可以使用与绝缘体514同样的材料。例如，作为绝缘体582优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管500中。此外，氧化铝可以抑制氧从构成晶体管500的氧化物释放。因此，氧化铝适合用于晶体管500的保护膜。
此外，在绝缘体582上设置有绝缘体586。作为绝缘体586可以使用与绝缘体320同样的材料。此外，通过作为这些绝缘体应用介电常数较低的材料，可以减少产生在布线之间的寄生电容。例如，作为绝缘体586，可以使用氧化硅膜及氧氮化硅膜等。
此外，在绝缘体522、绝缘体524、绝缘体544、绝缘体580、绝缘体574、绝缘体581、绝缘体582及绝缘体586中嵌入导电体546及导电体548等。
导电体546及导电体548被用作与电容元件600、晶体管500或晶体管550连接的插头或布线。导电体546及导电体548可以使用与导电体328及导电体330同样的材料。
此外，也可以在形成晶体管500之后，以围绕晶体管500的方式形成开口，并以覆盖该开口的方式形成对氢或水具有高阻挡性的绝缘体。通过由上述高阻挡性的绝缘体包裹晶体管500，可以防止水分及氢从外部进入。或者，多个晶体管500都可以由对氢或水具有高阻挡性的绝缘体包裹。此外，在围绕晶体管500地形成开口的情况下，例如，当形成到达绝缘体522或绝缘体514的开口并接触于绝缘体522或绝缘体514地形成上述高阻挡性的绝缘体时可以兼作晶体管500的制造工序的一部分，所以是优选的。此外，作为对氢或水具有高阻挡性的绝缘体，例如使用与绝缘体522或绝缘体514同样的材料即可。
接着，在晶体管500的上方设置有电容元件600。电容元件600包括导电体610、导电体620及绝缘体630。
此外，也可以在导电体546及导电体548上设置导电体612。导电体612被用作与晶体管500连接的插头或者布线。导电体610被用作电容元件600的电极。此外，可以同时形成导电体612及导电体610。
作为导电体612及导电体610可以使用包含选自钼、钛、钽、钨、铝、铜、铬、钕、钪中的元素的金属膜或以上述元素为成分的金属氮化物膜(氮化钽膜、氮化钛膜、氮化钼膜、氮化钨膜)等。或者，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等导电材料。
在本实施方式中，导电体612及导电体610具有单层结构，但是不局限于此，也可以具有两层以上的叠层结构。例如，也可以在具有阻挡性的导电体与导电性高的导电体之间形成对具有阻挡性的导电体及导电性高的导电体具有高紧密性的导电体。
以隔着绝缘体630重叠于导电体610的方式设置导电体620。作为导电体620可以使用金属材料、合金材料、金属氧化物材料等导电材料。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。当与导电体等其他构成要素同时形成导电体620时，使用低电阻金属材料的Cu(铜)或Al(铝)等即可。
在导电体620及绝缘体630上设置有绝缘体640。绝缘体640可以使用与绝缘体320同样的材料。此外，绝缘体640可以被用作覆盖其下方的凹凸形状的平坦化膜。
通过采用本结构，可以实现使用包含氧化物半导体的晶体管的半导体装置的微型化或高集成化。
本实施方式所示的构成、结构、方法等可以与其他的实施方式及实施例等所示的构成、结构、方法等适当地组合而使用。
(实施方式6)
在本实施方式中，参照图22A、图22B对包括上述实施方式中说明的运算处理系统100中的各构成要素的集成电路的结构进行说明。
图22A是用来说明包括运算处理系统100中的各构成要素的集成电路的示意图的一个例子。图22A所示的集成电路390是一种通过如下方法将各电路一体化的集成电路，其中CPU110及作为半导体装置10进行了说明的加速器所包括的电路中的部分电路使用OS晶体管构成。
如图22A所示，在CPU110中，可以将备份电路222设置在CPU核心200之上的包括OS晶体管的层中。另外，如图22A所示，在作为半导体装置10进行了说明的加速器中，可以将存储电路部20设置在构成运算电路30及切换电路40的包括Si晶体管的层之上的包括OS晶体管的层中。此外，可以将驱动电路50设置在包括Si晶体管的层，可以将OS存储器300N等设置在包括OS晶体管的层中。作为OS存储器300N，除了上述实施方式中说明的NOSRAM之外还可以使用DOSRAM。另外，在OS存储器300N中，通过在设置在包括Si晶体管的层中的驱动电路上层叠包括OS晶体管的层，可以提高存储密度。
如图22A所示，当采用CPU110、作为半导体装置10进行了说明的加速器及OS存储器300N等的各电路紧密结合的SoC时，虽然存在发热问题，但是与Si晶体管相比OS晶体管因热引起的电特性变化量小，因此是优选的。另外，通过如图22A所示在三维方向上集成电路，与使用硅贯通电极(Through Silicon Via：TSV)等的叠层结构等相比，可以减小寄生电容。由此，可以减少各布线充放电所需的功耗，从而可以提高运算处理效率。
图22B示出安装有集成电路390的半导体芯片的一个例子。图22B所示的半导体芯片391包括引线392及集成电路390。作为集成电路390，如图22A所述，上述实施方式中所示的各种电路设置在一个管芯上。集成电路390具有叠层结构，大致分为包括Si晶体管的层(Si晶体管层393)、布线层394、包括OS晶体管的层(OS晶体管层395)。由于OS晶体管层395可以层叠在Si晶体管层393上，由此便于使半导体芯片391小型化。
虽然图22B中的半导体芯片391的封装采用QFP(Quad Flat Package)，但是封装方式不局限于此。作为其他的结构例，可以适当地采用插入安装型的DIP(Dual In-linePackage)、PGA(Pin Grid Array)、表面安装型的SOP(Small Outline Package)、SSOP(Shrink Small Outline Package)、TSOP(Thin-Small Outline Package)、LCC(LeadedChip Carrier)、QFN(Quad Flat Non-leaded package)、BGA(Ball Grid Array)、FBGA(Fine pitch Ball Grid Array)以及接触安装型的DTP(Dual Tape carrier Package)、QTP(Quad Tape-carrier Package)等结构。
可以将包括Si晶体管的运算电路及切换电路和包括OS晶体管的存储电路都形成在Si晶体管层393、布线层394及OS晶体管层395中。也就是说，构成上述半导体装置的元件可以利用同一制造工序形成。由此，图22B所示的IC即便增加构成元件也不需要增加制造工序，所以可以以低成本安装上述半导体装置。
根据上述说明的本发明的一个方式，可以提供一种新颖的半导体装置及电子设备。此外，根据本发明的一个方式，可以提供一种功耗小的半导体装置及电子设备。此外，根据本发明的一个方式，可以提供一种能够抑制发热的半导体装置及电子设备。
本实施方式可以与其他实施方式的记载适当地组合。
(实施方式7)
在本实施方式中，参照图23至图26说明能够使用上述实施方式中记载的集成电路390的电子设备、移动体、运算系统。
图23A示出作为移动体的一个例子的汽车的外观。图23B是汽车内的数据的递送的简图。汽车590包括多个照相机591等。此外，汽车590包括红外线雷达、毫米波雷达、激光雷达等各种传感器(未图示)等。
汽车590的照相机591等可以使用上述集成电路390(或组装有上述集成电路390的半导体芯片391)。汽车590通过将照相机591从多个拍摄方向592拍摄的多个图像在上述实施方式中说明的集成电路390中进行处理并通过总线593等利用主体控制器594等对多个图像进行综合分析，来判断周围的交通状况诸如护栏或行人的有无等，由此可以进行自动驾驶。此外，还可以将上述集成电路390用于进行导航、危险预测等的系统。
在集成电路390中，通过对所得到的图像数据进行神经网络等的运算处理，例如可以进行图像的高分辨率化、图像噪声的减少、人脸识别(以安全防范等为目的)、物体识别(以自动驾驶等为目的)、图像压缩、图像校正(宽动态范围化)、无透镜图像传感器的图像恢复、位置对准、文字识别、反射眩光等的降低等处理。
虽然在上述例子中作为移动体的一个例子说明汽车，但是移动体不局限于汽车。例如，作为移动体，也可以举出电车、单轨铁路、船舶、飞行物(直升机、无人驾驶飞机(无人机)、飞机、火箭)等，可以对这些移动体应用本发明的一个方式的计算机，以提供利用人工智能的系统。
图24A是示出便携式电子设备的一个例子的外观图。图24B是便携式电子设备内的数据的递送的简图。便携式电子设备595包括印刷线路板596、扬声器597、照相机598、麦克风599等。
在便携式电子设备595中，可以在印刷线路板596上设置上述集成电路390。便携式电子设备595通过利用上述实施方式中说明的集成电路390对通过扬声器597、照相机598、麦克风599等获得的多个数据进行处理及分析，可以提高使用者的方便性。此外，还可以将上述集成电路390用于进行声音指南、图像检索等系统。
在集成电路390中，通过对所得到的图像数据进行神经网络等的运算处理，例如可以进行图像的高分辨率化、图像噪声的减少、人脸识别(安全目的等)、物体识别(自动驾驶的目的等)、图像压缩、图像校正(宽动态范围化)、无透镜图像传感器的图像恢复、位置对准、文字识别、反射眩光等的降低等处理。
图25A所示的便携式游戏机1100包括外壳1101、外壳1102、外壳1103、显示部1104、连接部1105、操作键1107等。外壳1101、外壳1102及外壳1103可以卸下。通过将设置在外壳1101的连接部1105安装在外壳1108，可以将输出到显示部1104的影像输出到其他视频显示设备。另一方面，通过将外壳1102及外壳1103安装在外壳1109，可以使外壳1102及外壳1103一体化而作为操作部使用。上述实施方式所示的集成电路390可以组合到设置在外壳1102及外壳1103的衬底上的芯片等。
图25B是USB连接型的条状的电子设备1120。电子设备1120包括外壳1121、盖子1122、USB连接器1123及基板1124。基板1124收纳在外壳1121内。例如，基板1124安装有存储芯片1125、控制芯片1126。上述实施方式所示的集成电路390可以组合到基板1124的控制芯片1126等。
图25C是人型机器人1130。机器人1130包括传感器2101至2106及控制电路2110。例如，上述实施方式所示的集成电路390可以组合到控制电路2110。
在上述实施方式中说明的集成电路390可以不设置在电子设备内而用于与电子设备进行通信的服务器。在此情况下，由电子设备及服务器构成运算系统。图26示出系统3000的结构例子。
系统3000由电子设备3001及服务器3002构成。电子设备3001与服务器3002间的通信可以通过互联网线3003进行。
服务器3002具有多个机架3004。在多个机架设置有多个基板3005，可以在该基板3005上安装上述实施方式中所说明的集成电路390。由此，在服务器3002中构成神经网络。并且，服务器3002可以使用从电子设备3001通过互联网线3003输入的数据进行神经网络的运算。服务器3002的运算结果可以根据需要通过互联网线3003传送到电子设备3001。由此，可以减少电子设备3001中的运算负担。
本实施方式可以与其他实施方式的记载适当地组合。
(实施方式8)
在本实施方式中，参照图27及图28对包括半导体装置10的集成电路390中的卷积神经网络(Convolutional neural network；以下，CNN)等中的卷积运算处理所使用的权重数据的结构例子进行说明。
图27A示出通过输入学习(训练)用数据生成作为CNN的连接参数的权重数据时的示意图。图27A示出服务器31储存的学习用数据DTR以及被输入学习用数据DTR的计算机装置32。另外，图27A中示出通过使用权重数据34(WTR)对学习用数据DTR进行处理33A(积和运算等)及处理33B(激活函数等)得到的学习用卷积数据DCT。
学习用数据DTR相当于语音数据、图像数据或文本数据等。为了便于在计算机装置32内进行处理，优选将各数据归一化为适合机器学习内容的数据大小及格式。权重数据34(WTR)例如利用反向传播法(backpropagation)等对学习用数据DTR进行运算处理而生成。处理学习用数据DTR的计算机装置32是能够进行持续供电的固定式装置，因此可以执行使用庞大存储及运算性能高的运算装置的功耗大的运算处理。因此，可以使用学习用数据DTR的位数为16位至64位的高位数的数据对权重数据34(WTR)进行精准的优化。另外，根据计算算法，数据的位精度可能会影响计算的收敛性，因此优选能够使用宽范围的位数进行运算。
图27B是示出进行CNN运算处理时的示意图，其中通过输入推论用数据来输出推论数据。在图27B中，将用户对电子设备35等发出的语音数据、通过安装在汽车36上的摄像装置获得的图像数据等记作推论用数据DIN。推论用数据DIN被输入到包括上述实施方式中说明的半导体装置10的集成电路390。在集成电路390中，以推论用数据DIN为输入数据，使用存储电路中保持的权重数据37(WINF)进行卷积运算等运算处理。另外，图27B还示出了通过使用权重数据37(WINF)对推论用数据DIN执行积和运算等处理38A及激活函数等处理38B得到的推论用卷积数据DCI。集成电路390通过进行包括卷积运算处理等的运算处理输出推论的输出数据DJD。
处理推论用数据DIN的集成电路390在处理能力有限的环境进行运算处理。与图27A的计算机装置32相比，集成电路390仅进行以较少电路资源就能完成的运算处理。集成电路390要求在处理能力有限的环境中进行高速低功耗的运算处理。本发明的一个方式的半导体装置10可以是小型、低功耗、高速处理方面优异的用作加速器的半导体装置。为此，其适合在边缘设备那样的处理能力有限的环境中使用。
另外，优选推论用数据DIN的位数小于学习用数据DTR的位数。例如，当学习用数据DTR为8位至64位的高位数时，优选输入集成电路390的推论用数据DIN为16位以下、8位以下、4位以下、2位以下的低位数(第一位数)的数据。也就是说，推论用位数优选小于学习用数据DTR的高位数(第二位数)。
同样地，集成电路390所保持的权重数据37(WINF)优选为比权重数据34(WTR)位数低的数据，比如优选为16位以下、8位以下、4位以下、2位以下。通过采用该结构，即便在运算处理中只能实现有限的存储容量及运算性能的电路资源少的环境中，也可以进行精度下降小的运算。在该结构中，优选对应神经网络模型在推论精度下降小的条件内的条件内设定位数。
从权重数据34(WTR)到权重数据37(WINF)的转换通过如下方式进行：为了维持各权重数据间的相对关系进行归一化处理来减少位数。例如，可以通过减少指数部分及/或尾数部分的位数来实现从权重数据34(WTR)到权重数据37(WINF)的位数减少。例如，在图28A所示的从权重数据WTR到权重数据WINF的转换中，符号部39A保持原样，通过减少指数部分39B及尾数部分39C的位数来实现位数减少的权重数据WINF。
在图28B所示的从权重数据WTR到权重数据WINF的转换中，符号部39A及指数部分39B保持原样，对尾数部分39C的位数进行大幅削减，由此实现位数减少的权重数据WINF。
作为图28A及图28B以外的结构，也可以通过将FP32等的浮点形式变为INT8等的整数形式来减少位数。
在位数减少的权重数据WINF中，由于位数减少而发生数值舍入误差，可表示的数值范围变窄。即便减少位数，也可以维持权重数据的大小关系(相对关系)，由此通过卷积运算处理的输出值的大小关系得以维持。因此，依据神经网络模型，可以执行运算精度降低小的运算处理。另外，在处理能力有限的环境中，如边缘设备中，使用位数减少的权重数据WINF的推论处理是合适的。
神经网络模型优选采用对每一层的位宽进行优化的结构或者削减重要性低的神经元来进行优化的结构。通过采用该结构可以在抑制运算精度降低的同时减少运算量。
(关于本说明书等的记载的注释)
下面，对上述实施方式及实施方式中的各结构的说明附加注释。
各实施方式所示的结构可以与其他实施方式或实施例所示的结构适当地组合而构成本发明的一个方式。此外，当在一个实施方式中示出多个结构例子时，可以适当地组合这些结构例子。
此外，可以将某一实施方式中说明的内容(或其一部分)应用/组合/替换成该实施方式中说明的其他内容(或其一部分)及/或另一个或多个其他实施方式中说明的内容(或其一部分)。
注意，实施方式中说明的内容是指各实施方式中利用各种附图所说明的内容或者利用说明书所记载的文章而说明的内容。
此外，通过将某一实施方式中示出的附图(或其一部分)与该附图的其他部分、该实施方式中示出的其他附图(或其一部分)及/或另一个或多个其他实施方式中示出的附图(或其一部分)组合，可以构成更多图。
在本说明书等中，根据功能对构成要素进行分类并在方框图中以彼此独立的方框表示。然而，在实际的电路等中难以根据功能对构成要素进行分类，有时一个电路涉及到多个功能或者多个电路涉及到一个功能。因此，方框图中的方框不局限于说明书中说明的构成要素，而可以根据情况适当地改变。
为了便于说明，在附图中，任意示出尺寸、层的厚度或区域。因此，本发明并不局限于附图中的尺寸。附图是为了明确起见而示意性地示出的，而不局限于附图所示的形状或数值等。例如，可以包括因噪声或定时偏差等所引起的信号、电压或电流的不均匀等。
此外，附图等所示的构成要素的位置关系是相对性的。因此，在参照附图说明构成要素的情况下，为了方便起见，有时使用表示位置关系的“上”、“下”等词句。构成要素的位置关系不局限于本说明书所记载的内容，根据情况可以适当地改换词句。
在本说明书等中，在说明晶体管的连接关系时，使用“源极和漏极中的一个”(第一电极或第一端子)、“源极和漏极中的另一个”(第二电极或第二端子)的表述。这是因为晶体管的源极和漏极根据晶体管的结构或工作条件等改变的缘故。注意，根据情况可以将晶体管的源极和漏极适当地换称为源极(漏极)端子或源极(漏极)电极等。
此外，在本说明书等中，“电极”或“布线”不在功能上限定其构成要素。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”或“布线”还包括多个“电极”或“布线”被形成为一体的情况等。
此外，在本说明书等中，可以适当地对电压和电位进行调换。电压是指与基准电位的电位差，例如在基准电位为地电压(接地电压)时，也可以将电压称为电位。接地电位不一定意味着0V。注意，电位是相对的，对布线等供应的电位有时根据基准电位而变化。
在本说明书等中，节点也可以根据电路结构或器件结构等被称为端子、布线、电极、导电层、导电体或杂质区域等。此外，端子、布线等也可以被称为节点。
在本说明书等中，A与B连接是指A与B电连接。在此，A与B电连接是指在A和B之间存在对象物(开关、晶体管元件或二极管等的元件、或者包含该元件及布线的电路等)时可以在A和B之间传送电信号的连接。注意，A与B电连接的情况包括A与B直接连接的情况。在此，A与B直接连接是指A和B能够不经过上述对象物而在其间通过布线(或者电极)等传送电信号的连接。换言之，直接连接是指在使用等效电路表示时可以看作相同的电路图的连接。
在本说明书等中，开关是指具有通过变为导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过的功能的元件。或者，开关是指具有选择并切换电流路径的功能的元件。
在本说明书等中，例如，沟道长度是指在晶体管的俯视图中，半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅极重叠的区域或者形成沟道的区域中的源极和漏极之间的距离。
在本说明书等中，例如，沟道宽度是指半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极重叠的区域、或者形成沟道的区域中的源极和漏极相对的部分的长度。
在本说明书等中，根据情况或状态，可以互相调换“膜”和“层”等词句。例如，有时可以将“导电层”调换为“导电膜”。此外，有时可以将“绝缘膜”调换为“绝缘层”。
[符号说明]
AIN_1：输入数据、AIN：输入数据、BGL：背栅极线、BK：信号、BKH：信号、BL：位线、C11：电容元件、CK：节点、CLK：时钟信号、DIN：推论用数据、DJD：输出数据、DTR：学习用数据、EN：控制信号、GBL_A：布线、GBL_B：布线、GBL_N：布线、GBL_P：布线、GBL：布线、GL[2]：布线、GL：布线、LBL_1：布线、LBL_7：布线、LBL_N：布线、LBL_P：布线、LBL：布线、LBLP：布线、M11：晶体管、M12：晶体管、M13：晶体管、MAC：输出数据、RC：信号、RCH：信号、RT：节点、RWL_1：读出用字线、RWL：读出用字线、SCE：信号、SD_IN：节点、SD：节点、SE：节点、SL：源极线、SN11：节点、WBL_N：写入用位线、WBL_P：写入用位线、WBL：写入用位线、Wdata：权重数据、WINF：权重数据、WL：字线、WSEL_A：权重数据、WSEL_B：权重数据、WSEL：权重数据、WTR：权重数据、WWL_1：写入用字线、WWL：写入用字线、10_1：半导体装置、10_n：半导体装置、10：半导体装置、11：层、12：层、20_1：存储电路部、20_4：存储电路部、20_6：存储电路部、20_N：存储电路部、20_N(N：存储电路部、20：存储电路部、21_N：存储电路、21_P：存储电路、21A：存储电路、21B：存储电路、21C：存储电路、21：存储电路、22：晶体管、23：半导体层、24：乘法电路、25：加法电路、26：寄存器、30_1：运算电路、30_12：运算电路、30_4：运算电路、30_6：运算电路、30_7：运算电路、30_N：运算电路、30：运算电路、31：服务器、32：计算机装置、33A：处理、33B：处理、34：权重数据、35：电子设备、36：汽车、37：权重数据、38A：处理、38B：处理、39A：符号部、39B：指数部分、39C：尾数部分、40_1：切换电路、40_12：切换电路、40_4：切换电路、40_6：切换电路、40_7：切换电路、40A：切换电路、40B：切换电路、40M：切换电路、40X：切换电路、40Y：切换电路、40：切换电路、50：驱动电路、60：存储电路、61_N：晶体管、61_P：晶体管、61A：晶体管、61B：晶体管、61：晶体管、62_N：晶体管、62_P：晶体管、62B：晶体管、62：晶体管、63_N：晶体管、63_P：晶体管、63：晶体管、64_N：电容元件、64_P：电容元件、64A：电容元件、64B：电容元件、64：电容元件、71G：控制器、71：控制器、72：行译码器、73：字线驱动器、74：列译码器、75：写入驱动器、76：预充电电路、81：输入/输出缓冲器、82：运算控制电路、90A：输入层、90B：中间层、90C：输出层、92：卷积运算处理、93：卷积运算处理、94：池化运算处理、95：卷积运算处理、96：池化运算处理、100：运算处理系统、110：CPU、120：总线、193：PMU、200：CPU核心、202：L1高速缓冲存储装置、203：L2高速缓冲存储装置、205：总线接口部、210：电力开关、211：电力开关、212：电力开关、214：电平转换器、220：触发器、221A：时钟缓冲电路、221：扫描触发器、222：备份电路、300N：OS存储器、311：衬底、312：阱区域、313：绝缘体、314：氧化物层、315：半导体区域、316a：低电阻区域、316b：低电阻区域、316c：低电阻区域、317：绝缘体、318：导电体、320：绝缘体、322：绝缘体、324：绝缘体、326：绝缘体、328：导电体、330：导电体、350：绝缘体、352：绝缘体、354：绝缘体、356：导电体、360：绝缘体、362：绝缘体、364：绝缘体、366：导电体、370：绝缘体、372：绝缘体、374：绝缘体、376：导电体、380：绝缘体、382：绝缘体、384：绝缘体、386：导电体、390：集成电路、391：半导体芯片、392：引线、393：Si晶体管层、394：布线层、395：OS晶体管层、400：封装衬底、401：焊球、402：半导体衬底、403：晶体管、404：布线、405：电极、412：半导体衬底、413：晶体管、414：布线、415：电极、420：区域、430：导电体、431：绝缘体、432：半导体区域、433a：低电阻区域、433b：低电阻区域、440：绝缘体、442：绝缘体、444：绝缘体、446：绝缘体、448：导电体、450：绝缘体、452：绝缘体、454：绝缘体、500：晶体管、503a：导电体、503b：导电体、503：导电体、510：绝缘体、512：绝缘体、514：绝缘体、516：绝缘体、518：导电体、522：绝缘体、524：绝缘体、530a：氧化物、530b：氧化物、530：氧化物、540a：导电体、540b：导电体、542a：导电体、542b：导电体、542：导电体、543a：区域、543b：区域、544：绝缘体、545：绝缘体、546：导电体、548：导电体、550：晶体管、560a：导电体、560b：导电体、560：导电体、574：绝缘体、580：绝缘体、581：绝缘体、582：绝缘体、586：绝缘体、590：汽车、591：照相机、592：拍摄方向、593：总线、594：主体控制器、595：便携式电子设备、596：印刷线路板、597：扬声器、598：照相机、599：麦克风、600：电容元件、610：导电体、612：导电体、620：导电体、630：绝缘体、640：绝缘体、1100：便携式游戏机、1101：外壳、1102：外壳、1103：外壳、1104：显示部、1105：连接部、1107：操作键、1108：外壳、1109：外壳、1120：电子设备、1121：外壳、1122：盖子、1123：USB连接器、1124：衬底、1125：存储芯片、1126：控制芯片、1130：机器人、2101：传感器、2106：传感器、2110：控制电路、3000：系统、3001：电子设备、3002：服务器、3003：互联网线、3004：机架、3005：衬底。

Claims (11)

1.一种半导体装置，包括：
多个存储电路；
切换电路；以及
运算电路，
其中，多个所述存储电路分别具有保持权重数据的功能，
所述切换电路具有切换所述存储电路的任一个与所述运算电路的导通状态的功能，
多个所述存储电路设置在第一层，
所述切换电路及所述运算电路设置在第二层，
并且，所述第一层是与所述第二层不同的层。
2.一种半导体装置，包括：
多个存储电路；
切换电路；以及
运算电路，
其中，多个所述存储电路分别具有保持权重数据的功能以及向第一布线输出所述权重数据的功能，
所述切换电路具有切换多个所述第一布线的任一个与所述运算电路的导通状态的功能，
多个所述存储电路设置在第一层，
所述切换电路及所述运算电路设置在第二层，
并且，所述第一层是与所述第二层不同的层。
3.一种半导体装置，包括：
多个存储电路；
切换电路；以及
运算电路，
其中，多个所述存储电路分别具有保持权重数据的功能以及向第一布线输出所述权重数据的功能，
所述切换电路具有切换多个所述第一布线的任一个与第二布线的导通状态的功能，
所述运算电路具有利用输入数据与供应到所述第二布线的所述权重数据进行运算处理的功能，
多个所述存储电路设置在第一层，
所述切换电路及所述运算电路设置在第二层，
并且，所述第一层是与所述第二层不同的层。
4.根据权利要求3所述的半导体装置，其中所述第二布线包括与衬底表面大致平行设置的布线。
5.根据权利要求2至4中任一项所述的半导体装置，其中所述第一布线包括与衬底表面大致垂直设置的布线。
6.根据权利要求1至5中任一项所述的半导体装置，其中所述第一层包括第一晶体管，所述第一晶体管包括沟道形成区域中含有金属氧化物的半导体层。
7.根据权利要求6所述的半导体装置，其中所述金属氧化物包含In、Ga、Zn。
8.根据权利要求1至7中任一项所述的半导体装置，其中所述第二层包括第二晶体管，所述第二晶体管包括沟道形成区域中含有硅的半导体层。
9.根据权利要求1至8中任一项所述的半导体装置，其中所述运算电路是进行积和运算的电路。
10.根据权利要求1至9中任一项所述的半导体装置，其中所述第一层层叠地设置在所述第二层上。
11.根据权利要求1至10中任一项所述的半导体装置，其中所述权重数据是第一位数的数据，所述权重数据是通过转换学习用数据优化的第二位数的权重数据而得到的数据，并且所述第一位数比所述第二位数小。
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