CN115135817A - 半导体硅晶片的制造方法 - Google Patents

半导体硅晶片的制造方法 Download PDF

Info

Publication number
CN115135817A
CN115135817A CN202180015661.XA CN202180015661A CN115135817A CN 115135817 A CN115135817 A CN 115135817A CN 202180015661 A CN202180015661 A CN 202180015661A CN 115135817 A CN115135817 A CN 115135817A
Authority
CN
China
Prior art keywords
less
minutes
substrate
temperature
defects
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202180015661.XA
Other languages
English (en)
Other versions
CN115135817B (zh
Inventor
仙田刚士
成松真吾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalWafers Japan Co Ltd
Original Assignee
GlobalWafers Japan Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalWafers Japan Co Ltd filed Critical GlobalWafers Japan Co Ltd
Publication of CN115135817A publication Critical patent/CN115135817A/zh
Application granted granted Critical
Publication of CN115135817B publication Critical patent/CN115135817B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24—Deposition of silicon only
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B15/00—Single-crystal growth by pulling from a melt, e.g. Czochralski method
    • C30B15/20—Controlling or regulating
    • C30B15/203—Controlling or regulating the relationship of pull rate (v) to axial thermal gradient (G)
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/16—Controlling or regulating
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/20—Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/02—Heat treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B15/00—Single-crystal growth by pulling from a melt, e.g. Czochralski method
    • C30B15/02—Single-crystal growth by pulling from a melt, e.g. Czochralski method adding crystallising materials or reactants forming it in situ to the melt
    • C30B15/04—Single-crystal growth by pulling from a melt, e.g. Czochralski method adding crystallising materials or reactants forming it in situ to the melt adding doping materials, e.g. for n-p-junction

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Thermal Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

本发明提供可抑制P聚集缺陷(Si‑P缺陷)且抑制外延膜中的SF的、硅晶片的制造方法。具备以下工序：对基板进行镜面加工的工序，该基板是由Si单晶铸锭制造的，其中，掺杂剂为磷(P)，电阻率为1.05mΩcm以下，固溶氧浓度为0.9×1018atoms/cm3以下；热处理工序，在镜面加工后，将基板在700℃以上且850℃以下的温度下保持30分钟以上且120分钟以下，之后进行升温，然后在1100℃以上且1250℃以下的温度下保持30分钟以上且120分钟以下，将之后的降温时的700℃以下和450℃以上的晶片的体验时间设为少于10分钟，且将这一系列的炉内气氛均设为由H2和Ar构成的混合气体；以及外延膜成膜工序，在热处理工序后，将Si单晶外延膜以1.3μm以上且10.0μm以下的厚度成膜。

Description

半导体硅晶片的制造方法
技术领域
本发明涉及半导体硅晶片的制造方法，特别是涉及在掺杂剂为磷(P)、电阻率调整为1.05mΩcm以下、且固溶氧浓度调整为0.9×1018atoms/cm3以下的基板上将Si单晶外延膜予以成膜的半导体硅晶片的制造方法。
背景技术
功率MOS (Metal Oxide Semiconductor：金属氧化物半导体)用外延晶片的基板电阻率在最先进的晶片中为1mΩcm以下。为了降低该基板电阻率，需要增加掺杂剂浓度。为此，n型掺杂剂种类由砷或锑向挥发性较低的磷(P)转移，其浓度成为约1×1020atoms/cc左右。
如此，若增加掺杂剂浓度以使外延膜生长，则如专利文献1～3所述，在外延膜中会产生层叠缺陷(stacking fault：堆垛层错，以下也称作SF)。特别是，在电阻率为1.1mΩcm以下的基板中容易产生SF。
在专利文献1～3中报道了：成为该SF原因的晶体缺陷推测是P和氧(O)的团簇缺陷，还报道了在晶体生长、以及之后的热处理或外延生长中的抑制技术。
具体而言，在高浓度地掺杂有磷的硅晶片中，形成磷和氧的团簇(微小析出物)。之后，若为了去除存在于硅晶片表面的自然氧化膜而在氢气气氛下施行热处理(以下，称作“氢焙(hydrogen baking，氢气烘烤)处理”)，则由于氢气的蚀刻作用、以及硅晶片的最表层与团簇的蚀刻速度的不同，团簇被选择性地蚀刻而成为微小蚀坑(micropit，微点蚀)。
据报道，若对形成有微小蚀坑的该硅晶片进行外延生长，则推测微小蚀坑会成为起源而在外延膜内成为SF而产生。
而且，在专利文献1中给出了外延硅晶片的制造方法，显示了可抑制外延膜的SF，该制造方法具有以下工序：背面氧化膜形成工序，在由通过CZ法制造的单晶铸锭切取的硅晶片的背面形成氧化膜；背面氧化膜去除工序，去除存在于上述硅晶片的外周部的上述氧化膜；氩退火工序，在氩气气氛下、于1200℃以上且1220℃以下的温度下，对上述背面氧化膜去除工序后的上述硅晶片进行热处理；氢焙工序，在氢气气氛下、于1050℃以上且1200℃以下的温度下，对上述氩退火工序后的上述硅晶片进行30秒以上且300秒以下的热处理；以及外延膜生长工序，使外延膜在上述氢焙工序后的上述硅晶片的表面生长。
另外，在专利文献2中，与专利文献1一样也给出了外延硅晶片的制造方法，显示了可抑制外延膜的SF。
而且，在专利文献3中给出了单晶的制造方法，显示了可得到由SF引起的LPD(Light Point Defect (光点缺陷))的产生得以抑制的外延硅晶片，该制造方法进行以下工序：直筒部(直体部)形成工序，以单晶的电阻率成为0.9mΩ·cm以下的方式，使籽晶与在硅熔液中添加了红磷的添加有掺杂剂的熔液接触后进行提拉，从而形成长度为550mm以下的直筒部；尾部形成工序，在上述直筒部的下端形成长度为100mm以上且140mm以下的尾部；以及分离工序，在上述直筒部的上端的温度为590℃以上的状态下，从上述添加有掺杂剂的熔液中分离上述单晶。
现有技术文献
专利文献
专利文献1：日本专利第5845143号公报；
专利文献2：日本专利第6477210号公报；
专利文献3：日本专利第5892232号公报。
发明内容
发明所要解决的课题
然而，即使采用专利文献1～3中所示的外延硅晶片的制造方法、单晶的制造方法，也无法获得如满足要求这样的充分的SF降低效果。
即使充分降低固溶氧浓度以降低磷和氧的团簇(微小析出物)，也难以抑制该SF。
为了解决上述课题，本发明人对外延膜中的SF的抑制进行了深入研究。其结果，本发明人发现了：外延膜中的SF的原因是由P和Si形成的P聚集缺陷(Si-P缺陷)。
另外，判明了：P聚集缺陷(Si-P缺陷)在其内部具有内在的剩余Si面(SF) (参考文献4和5)，这成为外延膜之成膜前的基板表面上的晶体应变，在之后的外延膜的成膜中成为传播外延膜(外延层)的SF。
如参考文献4和5所示，该Si-P缺陷是指含有Si和数atomic%的P的板状缺陷。P不在原子位置而是存在于晶格间，另外还包含剩余Si (外部SF)。由缺陷周围的电阻率推测的P浓度为0.2atomic%左右，P聚集于局部，并且具有晶体应变。
上述参考文献4、5如下。
参考文献4：第29届国际半导体缺陷研讨会(29th International Conference onDefectsin Semiconductors), 红磷高掺杂的CZ-硅晶中的原生Si-P析出物的原子结构(Atomic structures of grown-in Si-P precipitates inred-phosphorus heavilydoped CZ-Sicrystals) (TuP-16)；
参考文献5：第78届 应用物理学会秋季学术演讲会 红磷高掺杂的CZ-Si晶体中的Si-P析出物的结构分析 (7p-PB6-6)
而且，本发明人还认识到：SF的生长(尺寸)依赖于Si单晶在提拉时的低温体验时间。即，认识到为了抑制由P聚集缺陷(Si-P缺陷)引起的SF，凭借专利文献1～3所述的技术难以进行，需要将晶体生长、热处理、外延膜的生长等全部工艺优化，从而完成了本发明。
本发明的目的在于提供可抑制P聚集缺陷(Si-P缺陷)且可抑制外延膜中的SF的、硅晶片的制造方法。
用于解决课题的手段
为了达到上述目的而进行的本发明的硅晶片的制造方法，其特征在于，具备以下工序：对基板进行镜面加工的镜面加工工序，该基板是由通过直拉法培育的Si单晶铸锭制造的，其中，掺杂剂为磷(P)，电阻率调整为1.05mΩcm以下，固溶氧浓度调整为0.9×1018atoms/cm3以下，并且，在该单晶生长中，将提拉速度设为0.5以上且1.0mm/分钟以下，再将磁场施加设为2000以上且4000Gauss，在提拉炉内设置水冷体，以强制性地冷却已生长的晶体，从而包含P在晶体中聚集而形成的缺陷的实体为Si-P晶体缺陷的缺陷；热处理工序，在上述镜面加工工序后，将上述基板在700℃以上且850℃以下的一定温度下保持30分钟以上且120分钟以下，之后进行升温，然后在1100℃以上且1250℃以下的一定温度下保持30分钟以上且120分钟以下，将之后的降温时的700℃以下和450℃以上的晶片的体验时间设为少于10分钟，并且，这一系列的炉内气氛均设为由H2和Ar构成的混合气体；以及外延膜成膜工序，在上述热处理工序后，将Si单晶外延膜以1.3μm以上且10.0μm以下的厚度成膜。
如此，本发明所涉及的硅晶片的制造方法由于在晶体生长、热处理工艺中可抑制P聚集缺陷(Si-P缺陷)，因此可抑制外延膜中的SF。
具体而言，本发明所涉及的基板是掺杂剂为磷(P)、由此导致的电阻率被调整为1.05mΩcm以下、且固溶氧浓度调整为0.9×1018atoms/cm3以下的基板。
而且，在该基板的制造中，将提拉速度设为0.5mm/分钟以上且1.0mm/分钟以下，再将磁场施加设为2000以上且4000Gauss，在提拉炉内设置水冷体，以强制性地冷却已生长的晶体，从而制造P聚集缺陷(Si-P缺陷)的尺寸和密度的增加得以抑制的基板。在晶体生长中，600℃以上且700℃以下的通过时间成为促进Si-P缺陷生长的温度范围，因此该制造条件成为用于缩短该通过时间的条件。
然后，将如此操作而制造的上述基板在700℃以上且850℃以下的一定温度下保持30分钟以上且120分钟以下。若在700℃以上进行热处理，则杂质、水分或氧从形成于晶片背面的Si氧化膜脱离。另一方面，Si基板表面在850℃以上的温度下会发生反应。因此，若在850℃以上的温度下进行热处理，则由于从Si氧化膜脱离的杂质等，导致晶片表面粗糙度恶化。
在本发明中，通过在700℃以上且850℃以下的温度范围保持一定时间，抑制因杂质等从Si氧化膜脱离而导致的晶片表面粗糙度的恶化。由于晶片表面粗糙度增加是在850℃以上发生，因此通过在700℃以上且850℃以下的温度下将Si氧化膜充分高密度化、并且从处理炉内排出其脱离气体，可避免该问题。另外，还会促进Si-P缺陷内的P的分解和扩散，还存在Si-P缺陷的收缩和密度降低的效果。
另外，基板在上述温度范围的保持时间为30分钟以上且120分钟以下。
尚需说明的是，在该保持时间少于30分钟的情况下，Si氧化膜的高密度化不充分，不优选，另外，在保持时间超过120分钟的情况下，产率下降，不优选。
而且，在本发明中，将上述基板在700℃以上且850℃以下的一定温度下保持30分钟以上且120分钟以下，之后升温，在1100℃以上且1250℃以下的一定温度下保持30分钟以上且120分钟以下。
如此，在1100℃以上且1250℃以下的一定温度下保持30分钟以上且120分钟以下是为了校正Si-P缺陷的应变，通过校正Si-P缺陷的应变，在外延膜成膜时SF的发生得以抑制。
另外，之后将上述基板降温，将700℃以下和450℃以上的晶片的体验时间设为少于10分钟。如此，通过缩短在700℃以下和450℃以上的温度范围的通过时间，可抑制P聚集缺陷(Si-P缺陷)。
另外，将上述一系列的基板的热处理中的炉内气氛均设为由H2和Ar构成的混合气体。
如此，由于是使用由H2和Ar构成的混合气体进行硅晶片的热处理，所以Si-P缺陷的消除得以促进，故优选。
而且，在上述热处理工序后，将Si单晶外延膜以1.3μm以上且10.0μm以下的厚度成膜。该外延膜的膜厚是普通的膜厚，如果Si单晶外延膜小于1.3μm，则无法维持器件工艺中的电性耐压，而在超过10.0μm的情况下，外延晶片的成本增加，因此不优选。
如上所述，在本发明中，通过在晶体生长、热处理的工艺中抑制P聚集缺陷(Si-P缺陷)，最终可抑制外延膜中的SF。
这里，希望Si-P缺陷的最大边长小于100nm、并且其密度小于1×1012/cm3。
在Si-P缺陷的最大边长为100nm以上的情况下，Si-P缺陷在外延膜成膜工序后作为SF (LPD：Light Point Defect (光点缺陷))而明显化。而且，在Si-P缺陷的密度为1×1012/cm3以上的情况下，残留很多SF (LPD)，对器件工艺中的电特性造成影响，因此不优选。
另外，希望将热处理工序中的炉内气氛在700℃以上且低于850℃时设为H2分压80～50%的Ar稀释气体，在之后的850℃以上时设为H2分压0.01～20%的Ar稀释气体。
在700℃以上且低于850℃时设为H2分压80～50%的Ar稀释气体的原因在于：利用H2促进Si氧化膜的高密度化，并且抑制由H2引起的Si氧化膜的物理性蚀刻，另外，在之后的850℃以上时设为H2分压0.01～20%的Ar稀释气体的原因在于：促进Si-P缺陷消除，同时同样地抑制由H2引起的Si氧化膜的物理性蚀刻。
另外，包括对外延膜成膜工序前的基板进行表面清洁化处理的工序，在上述表面清洁化处理工序中，希望利用H2 (氢)、HCl (氯化氢)和Si-H-Cl的混合气体，通过50nm以上且150nm以下的蚀刻去除表面Si。
如此，通过进行基板的表面清洁化处理，可进一步降低外延膜成膜工序后的SF。此时，利用HCl (氯化氢)气体去除缺陷是有效的，优选利用H2 (氢)和HCl (氯化氢)的混合气体去除缺陷。
由于利用了H2(氢)、HCl (氯化氢)和Si-H-Cl的混合气体，所以最初将H2和HCl混合气体中的HCl分压设为某一定值，之后通过减少HCl分压，以H2焙进行表面形状重构，之后，可以减少HCl分压，并且导入Si-H-Cl气体。
然而，缺陷残留深度为大致100nm以下，若考虑到其产率等，则对表面Si进行50nm以上且150nm以下的蚀刻是适合的。
另外，希望以Si成膜温度为1100℃以上且1150℃以下、并且以其速度为3.5μm/分钟以上且6.0μm/分钟以下的成膜速度进行成膜。
另外，希望包括如下的氧化膜去除工序：对于热处理前的镜面晶片，在酸溶液或酸气氛下去除其表面氧化膜。
即使是Si-P的缺陷消除都需要去除表面自然氧化膜，所以Si表面的清洁化当然也希望包括氧化膜去除工序。
另外，希望镜面加工前的上述基板的切片角度相对于主表面取向为0.1˚以上且0.4˚以下的范围。
上述基板的切片角度对外延膜成膜时的SF的生长和消除造成影响。通过使切片角度相对于上述主表面取向为0.1˚以上且0.4˚以下的范围，在外延膜的成膜中可进一步消除SF。
发明效果
根据本发明，其目的在于提供硅晶片的制造方法，该制造方法可抑制P聚集缺陷(Si-P缺陷)，可抑制外延膜中的SF。
附图说明
[图1] 图1是显示本发明所涉及的硅晶片的制造方法的实施方式的流程图的图。
[图2] 图2是继图1之后显示本发明所涉及的硅晶片的制造方法的实施方式的流程图的图。
[图3] 图3是显示LPD的Si成膜温度和生长速度依赖性的图。
[图4] 图4是显示Si-P缺陷与提拉速度的关系的图。
[图5] 图5是显示LPD的数量与Si去除量的关系的图。
[图6] 图6是显示LPD的数量与650℃～900℃下的保持时间的关系的图。
[图7] 图7是显示LPD的数量与1050℃～1270℃下的热处理中的保持时间的关系的图。
[图8] 图8是显示LPD的数量与700℃～450℃的体验时间的关系的图。
[图9] 图9是具备水冷体的提拉装置的概略构成图。
具体实施方式
根据图1、图2、图9对本发明所涉及的硅晶片的制造方法的实施方式进行说明。尚需说明的是，以下所示的实施方式表示一例，本发明并不受该实施方式的限制。
如图1所示，通过直拉法使Si单晶生长，制作Si单晶铸锭(步骤S1)。在该Si单晶生长中，掺杂剂为磷(P)，将提拉速度设为0.5mm/分钟以上且1.0mm/分钟以下，再施加2000以上且4000Gauss以下的磁场，进行Si单晶的提拉。
将提拉速度设为0.5mm/分钟以上且1.0mm/分钟以下是基于以下的理由。
由于在低电阻区域的晶体抑制单元生长的组成性过冷却现象，因此需要增大G(熔液温度梯度)/V (提拉速度)。
即，通过减小V (提拉速度)，可抑制组成性过冷却现象，但在减小提拉速度的情况下，700℃以下(600℃～700℃以下的温度范围)的通过时间变长，无法抑制P聚集缺陷(Si-P缺陷)。
因此，通过“在提拉炉内设置水冷体以强制性地冷却晶体，并且将提拉速度设为0.5mm/分钟以上且1.0mm/分钟以下，再以2000以上且4000Gauss进行磁场施加”，增大温度梯度G，抑制组成性过冷却现象，同时抑制P聚集缺陷(Si-P缺陷)。
具体而言，在提拉速度小于0.5mm/分钟的情况下，无法抑制P聚集缺陷(Si-P缺陷)，在提拉速度超过1.0mm/分钟的情况下，无法抑制组成性过冷却现象，因此不优选。
然后，在提拉炉内设置水冷体，强制性地冷却而形成已生长的Si单晶。例如，如图9所示，通过在提拉装置1的提拉炉2的上部与屏蔽板4之间设置圆筒状的水冷体3，强制性地冷却提拉中的硅单晶5，从而可缩短在700℃以下且600℃以上的停留时间。尚需说明的是，图中，符号6是石英玻璃坩埚，符号7是加热器，符号8是磁场施加部，符号9是提拉硅单晶5的线材。
如此，通过水冷体强制性地冷却已生长的Si单晶，冷却至低于600℃的温度。即，通过缩短700℃以下和600℃以上的晶片的体验时间，如图4所示，可抑制P聚集缺陷(Si-P缺陷)。
然后，使切片角度相对于主表面取向成为0.1˚以上且0.4˚以下的范围的方式将Si单晶铸锭进行切片，制作基板(步骤S2)。
上述基板的切片角度对外延膜之成膜时的SF的生长和消除造成影响。主表面取向是Si (100)，切片角度相对于上述主表面取向为0.1˚以上且0.4˚以下的范围。
即，通过使切片角度相对于上述主表面取向设为0.1˚以上且0.4˚以下的范围，在SF的缺陷消除中形成Si台阶宽度，该宽度在外延膜的成膜中成为Si原子进行移动的路径。通过形成该Si台阶宽度，Si原子可以移动，可去除Si原子应变，可消除SF。
然后，如此操作而制作的基板，其电阻率为1.05mΩcm以下、固溶氧浓度为0.9×1018atoms/cm3以下，包含P在晶体中聚集而形成的缺陷的实体为Si-P晶体缺陷的缺陷(步骤S3)。
电阻率为1.05mΩcm以下、固溶氧浓度为0.9×1018atoms/cm3以下的基板是社会上所要求的基板。而且，根据上述的基板的制作方法(步骤S1、S2)，Si-P晶体缺陷虽被抑制但也有残留，包含Si-P晶体缺陷。
尚需说明的是，上述电阻率、上述固溶氧浓度可通过调整掺杂剂浓度、提拉速度、磁场强度来获得。
如此操作而制作的基板的Si-P缺陷希望最大边长小于100nm、并且其密度小于1×1012/cm3。
在Si-P缺陷的最大边长为100nm以上的情况下，在外延膜成膜工序后Si-P缺陷作为SF (LPD)而明显化。另外，在Si-P缺陷的密度为1×1012/cm3以上的情况下，也会残留SF(LPD)。
因而，优选Si-P缺陷的最大边长小于100nm，另外，希望Si-P缺陷的密度小于1×1012/cm3，优选进行已如此调整了的晶体生长。
接下来，在基板的背面形成Si氧化膜(步骤S4)。
在功率MOSFET中，通常是在晶片背面形成Si氧化膜。该Si氧化膜例如通过低于500℃的低温CVD来形成。
该背面氧化膜是用于抑制外延膜之成膜时的自动掺杂。通常是在减压下、于400～500℃的范围以300～800nm的厚度成膜。
接着，对上述基板的正面施行镜面加工(步骤S5)。
一般说来，该镜面抛光是通过抛光布等的机械效果、以及利用浆料等的化学效果来进行的。尚需说明的是，通过该镜面抛光，Si-P缺陷不会直接减少。然而，通过镜面抛光进一步降低表面粗糙度，从而在之后的热处理中可形成容易消除Si-P缺陷的状态。
接下来，如图2所示，对于正面已进行了镜面加工的上述基板，在酸溶液或酸气氛下去除其表面氧化膜(步骤S6)。
由于即使是Si-P的缺陷消除都需要去除表面自然氧化膜，所以Si表面的清洁化当然也希望包括氧化膜去除工序。使用药液进行该清洁化的情形之一例列举如下：所用药液HF、经纯水稀释的HF浓度优选为0.1～5%，处理时间优选为30～120秒。
接着，如图2所示，进行将上述基板在700℃以上且低于850℃的一定温度下保持30分钟以上且120分钟以下的热处理(步骤S7)。
上述的Si氧化膜在约700℃以上会致密化。此时，存在从Si氧化膜脱离的杂质、水分或氧。另一方面，Si基板表面在850℃以上进行反应，若在该850℃以上有上述脱离，则晶片表面粗糙度增加。尚需说明的是，在700℃以上且低于850℃的温度下，也会发生Si-P缺陷内的P的分解和扩散促进，但由于温度带低，因此不会发生Si-P缺陷的增大或密度增加。
因此，通过将上述脱离反应设为上述温度范围、即700℃以上且低于850℃的一定温度，可使杂质、水分或氧从Si氧化膜向外方扩散，同时可抑制晶片表面粗糙度的增大。
另外，基板在上述温度范围内的保持时间为30分钟以上且120分钟以下。
尚需说明的是，在该保持时间少于30分钟的情况下，无法促进向外方扩散，不优选，另外，在保持时间超过120分钟的情况下，产率降低，不优选。
另外，将该热处理的炉内气氛利用由H2和Ar构成的混合气体来进行。设为H2分压80～50%的Ar稀释气体的原因在于：利用H2促进Si氧化膜的高密度化，并且抑制由H2引起的Si氧化膜的物理性蚀刻。
接下来，在升温后，将基板在1100℃以上且1250℃以下的一定温度下保持30分钟以上且120分钟以下(步骤S8)。尚需说明的是，与步骤S7一样，该热处理的炉内气氛也是由H2和Ar构成的混合气体。
如此，通过在1100℃以上且1250℃以下的一定温度下保持30分钟以上且120分钟以下，可校正Si-P缺陷的应变。其结果，外延膜的SF缺陷得以抑制。
尚需说明的是，在低于1100℃、且少于30分钟下，无法校正Si-P缺陷的应变，在超过1250℃的温度、且超过120分钟的时间下，基板会变形，因此不优选。
之后，再以将低于700℃和450℃以上的晶片的体验时间设为少于10分钟的方式进行降温(步骤S9)。
尚需说明的是，与步骤S6一样，该热处理的炉内气氛也是由H2和Ar构成的混合气体。
如此，通过缩短450℃以上且低于700℃的通过时间，可抑制P聚集缺陷(Si-P缺陷)。
另外，在700℃以上且低于850℃的情况下，希望将上述热处理工序中的炉内气氛(由H2和Ar构成的混合气体)设为H2分压80～50%的Ar稀释气体，在低于700℃和850℃以上的情况下，希望设为H2分压0.01～20%的Ar稀释气体。
在700℃以上且低于850℃时设为H2分压80～50%的Ar稀释气体的原因在于：利用H2促进Si氧化膜的高密度化，并且抑制由H2引起的Si氧化膜的物理性蚀刻，另外，在之后的850℃以上时设为H2分压0.01～20%的Ar稀释气体的原因在于：利用H2促进Si氧化膜的高密度化，并且抑制由H2引起的Si氧化膜的物理性蚀刻。
另外，对外延膜成膜工序前的基板进行表面清洁化处理(步骤S10)。
在该表面清洁化处理工序中，利用H2 (氢)、HCl (氯化氢)和Si-H-Cl的混合气体，通过50nm以上且150nm以下的蚀刻去除表面Si。
通过进行这样的处理，物理性地去除Si-P缺陷的应变，并且通过进行基板的表面清洁化处理，可进一步降低外延膜成膜工序后的SF。此时，利用HCl (氯化氢)气体去除缺陷是有效的，优选利用H2 (氢)和HCl (氯化氢)的混合气体去除缺陷。
然而，缺陷残留深度为大致100nm以下，若考虑到其产率等，则对表面Si进行50nm以上且150nm以下的蚀刻是适当的。
由于是利用H2(氢)、HCl(氯化氢)和Si-H-Cl的混合气体来进行，所以最初将H2和HCl混合气体中的HCl分压设为某一定值，之后将其减少，从而也通过H2焙进行表面形状重构，之后，可一边变更HCl分压，并且一边导入Si-H-Cl气体。
然后，将Si单晶外延膜以1.3μm以上且10.0μm以下的厚度成膜。以Si成膜温度为1100℃以上且1150℃以下、并且以其速度为3.5μm/分钟以上且6.0μm/分钟以下的成膜速度进行成膜(步骤S11)。
研究的结果判明了：存在适于降低SF的Si单晶外延膜的生长速度和温度的组合。
如图3所示，判明了：通过将Si成膜温度设为1100℃以上且1150℃以下、并且将其速度设为3.5μm/分钟以上且6.0μm/分钟以下，可抑制LPD。
尚需说明的是，将外延膜以1.3μm以上且10.0μm以下的厚度成膜的原因在于：如果Si单晶外延膜小于1.3μm，则无法维持器件工艺中的电性耐压，而且在超过10.0μm的情况下，外延晶片的成本增加，因此不优选。
关于Si成膜，Si原子在表面的原子台阶上移动，从而进行Si成膜。在该过程中，通过该Si原子移动校正由Si-P缺陷引起的Si原子的排列错乱，可抑制SF。
因此，为了兼顾Si成膜和该校正，需要以下条件：将Si成膜温度设为1100℃以上且1150℃以下，并且将其速度设为3.5μm/分钟以上且6.0μm/分钟以下。
实施例
以下，根据实施例和比较例，进一步具体地说明本发明，但本发明并不受这些实施例等的限制。
(实验1)
通过Si单晶的提拉速度的变化、磁场强度的变化、有无水冷体的强制冷却，验证了基板中产生的Si-P缺陷尺寸和密度。
以掺杂剂为磷(P)、电阻率调整为1.05mΩcm以下、且固溶氧浓度为0.9×1018atoms/cm3以下的方式提拉Si单晶。
在该单晶生长中，将提拉速度变更为0.3mm/分钟～1.4mm/分钟。另外，将磁场施加设为3000Gauss。另外，在提拉炉内设置了水冷体的情况下和未设置的情况下，研究Si-P缺陷的最大边长，同时研究了Si-P缺陷密度。
其结果见图4。尚需说明的是，Si-P缺陷尺寸利用透射电子显微镜来测定，另外，关于密度，利用透射电子显微镜进行缺陷观察，由其观察区域算出了Si-P缺陷密度。其结果，在设置了水冷体的情况下和未设置的情况下，Si-P缺陷的最大边长均小于100nm。
另外，在未设置水冷体的情况下，通过增大提拉速度，密度处于减少的倾向，在约0.7mm/分钟以上的速度下密度为1×1012/cm3以下。然而，此后的减少率非常小。
另一方面，在设置了水冷体的情况下，通过将提拉速度设为0.5mm/分钟以上，密度为1×1012/cm3以下。即使提拉速度大于1mm/分钟，随着其速度的增大，密度也处于减少的倾向，但效果小、而且产率下降，因此优选1mm/分钟以下的提拉速度。
(实验2)
对基板表面的Si去除量和由Si-P缺陷导致的SF (LPD)进行了验证。验证方法是使用KLA-Tencor公司制造的SurfScan SP1测得的LPD数。
该实验2是用于确认以下效果的实验：图2的步骤S10中进行的、在外延膜成膜前利用HCl使Si表层去除量改变的情况下的SF (LPD)抑制效果。
首先，在基板的背面形成Si氧化膜，该基板的电阻率为1.05mΩcm以下、固溶氧浓度为0.9×1018atoms/cm3以下、Si-P缺陷的最大边长小于100nm、并且其密度小于1×1012/cm3。该Si氧化膜是在400～450℃的范围以500nm的厚度成膜。
然后，对上述基板的正面施行了镜面加工。镜面加工的去除量设为15μm。对于正面已进行了镜面加工的该基板，使用立式扩散炉进行了800℃下120分钟、1200℃下60分钟的处理。
尚需说明的是，将此时的热处理的炉内气氛设为由H2和Ar构成的混合气体(H2分压60%的Ar稀释气体)。另外，将低于700℃和450℃以上的晶片的体验时间设为8分钟。
然后，对于该基板，在1150℃下将Si单晶外延膜以膜厚4.0μm、成膜速度4.0μm/分钟进行成膜。将该成膜前的利用HCl的Si表层去除量改变到最大500nm为止。此时的HCl分压设为0.5%。
然后，测定了该基板上的LPD (65nm)的个数。其结果见图5。在该图5中，纵轴的ea表示个数。尚需说明的是，LPD (65nm)是指测定存在于主表面且具有以标准粒子相当尺寸计为65nm以上的散射强度的LPD。
如由图5所知，判明了：在未进行基板表面的Si去除的情况下，LPD (65nm)的个数为1万个，相对于此，在将基板表面的Si去除量设为50nm～150nm的情况下，LPD (65nm)的个数为100个～200个。
(实验3)
该实验3是通过图2的步骤S7所示的将基板在700℃以上且低于850℃的一定温度下保持30分钟以上且120分钟以下，来降低晶片表面粗糙度的增加，由此也抑制所产生的晶片表面蚀坑(LPD)，而且对促进Si-P缺陷消除进行了验证实验。
在基板的背面形成Si氧化膜，该基板的电阻率为1.05mΩcm以下、固溶氧浓度为0.9×1018atoms/cm3以下、Si-P缺陷的最大边长小于100nm、并且其密度小于1×1012/cm3。该Si氧化膜是在400～450℃的范围以500nm的厚度成膜。
然后，对上述基板的正面施行了镜面加工。镜面加工的去除量设为15μm。对于正面已进行了镜面加工的该基板，使用立式扩散炉进行了1200℃和60分钟的处理。尚需说明的是，将此时的热处理的炉内气氛设为由H2和Ar构成的混合气体(H2分压1%的Ar稀释气体)。
在上述1200℃和60分钟的热处理的升温时，进行以下的热处理：将基板在650℃、700℃、800℃、850℃、900℃的温度下保持15分钟、30分钟、120分钟、180分钟。尚需说明的是，将此时的热处理的炉内气氛设为由H2和Ar构成的混合气体(H2分压60%的Ar稀释气体)。
另外，在降温时将低于700℃和450℃以上的晶片的体验时间设为8分钟。
然后，对于该基板，在1150℃下将Si单晶外延膜以膜厚4.0μm、成膜速度4.0μm/分钟进行成膜。
将该成膜前的利用HCl的Si表层去除量设为100nm。此时的HCl分压设为0.5%。
验证方法是使用KLA-Tencor公司制造的SurfScan SP1测得的LPD数。其结果见图6。如图6所示，可知LPD数在30分钟成为大致固定值。若考虑到产率，则确认了保持时间优选30分钟～120分钟。
另外，认为在650℃或900℃下保持的情况下LPD数恶化的原因在于：由于在该温度下保持，因此导致杂质、水分、氧从晶片背面的Si氧化膜脱离，使晶片表面粗糙度增加，还因此而产生蚀坑，即使在外延后也以LPD的形式残留。因此，基板的热处理温度优选700℃～850℃的温度。
(实验4)
该实验4对以下情形进行了验证实验：如图2的步骤S8所示，通过将基板在1100℃以上且1250℃以下的一定温度下保持30分钟以上且120分钟以下，观察到可校正Si-P缺陷的应变。
首先，在基板的背面形成Si氧化膜，该基板的电阻率为1.05mΩcm以下、固溶氧浓度为0.9×1018atoms/cm3以下、Si-P缺陷的最大边长小于100nm、且其密度小于1×1012/cm3。该Si氧化膜是在400～450℃的范围以500nm的厚度成膜。
然后，对上述基板的正面施行了镜面加工。镜面加工的去除量设为15μm。
然后，对于正面已进行了镜面加工的该基板，使用立式扩散炉在1050℃、1100℃、1200℃、1250℃、1270℃下进行了15分钟、30分钟、120分钟、180分钟的处理。尚需说明的是，在该1050℃、1100℃、1200℃、1250℃、1270℃下的处理前的升温时，进行了将基板保持800℃和120分钟的热处理。
将此时的热处理的炉内气氛设为由H2和Ar构成的混合气体(H2分压1%的Ar稀释气体)。另外，在降温时将低于700℃和450℃以上的晶片的体验时间设为8分钟。
然后，对于该基板，在Si单晶外延膜的成膜前，利用HCl去除了100nm的Si表层。此时的HCl分压设为0.5%。此时的温度设为1180℃。
之后，在1150℃下将Si单晶外延膜以膜厚4.0μm、成膜速度4.0μm/分钟进行成膜。
验证方法是使用KLA-Tencor公司制造的SurfScan SP1测得的LPD数。其结果见图7。
如图7所示，可知LPD数在30分钟成为大致固定值。若考虑到产率，则确认了保持时间优选为30分钟～120分钟。另外，如图7所示，温度增加时LPD减少，但存在滑移或产率的问题，优选为1100～1250℃。
(实验5)
该实验5对以下情形进行了验证实验：如图2的步骤S9所示，通过将450℃以上且低于700℃的通过时间缩短为10分钟，观察到可抑制P的再聚集缺陷(Si-P缺陷)。
首先，在基板的背面形成Si氧化膜，该基板的电阻率为1.05mΩcm以下、固溶氧浓度为0.9×1018atoms/cm3以下、Si-P缺陷的最大边长小于100nm、且其密度小于1×1012/cm3。该Si氧化膜是在400～450℃的范围以500nm的厚度成膜。
然后，对上述基板的正面施行了镜面加工。镜面加工的去除量设为15μm。
然后，对于正面已进行了镜面加工的该基板，进行了在1200℃的温度下保持60分钟的热处理。尚需说明的是，将热处理的炉内气氛设为由H2和Ar构成的混合气体(H2分压1%的Ar稀释气体)。
在该1200℃的温度下保持60分钟的热处理前的升温时，进行了将基板保持800℃和120分钟的热处理。尚需说明的是，将此时的热处理的炉内气氛设为由H2和Ar构成的混合气体(H2分压60%的Ar稀释气体)。
将上述热处理结束后的出炉温度设定为700℃，改变了此后的出炉时速度。利用热成像技术对暴露于一般大气中的Si晶片进行温度测定，与保持700℃的时间相加，算出了体验时间。由此，将低于700℃和450℃以上的晶片的体验时间变更为3分钟、5分钟、8分钟、10分钟、12分钟、15分钟、20分钟。
然后，对于该基板，在Si单晶外延膜的成膜前，利用HCl去除了100nm的Si表层。此时的HCl分压设为0.5%。此时的温度设为1180℃。
之后，在1150℃下将Si单晶外延膜以膜厚4.0μm进行成膜。其结果见图8。
如图8所示，观察到：通过以将低于700℃和450℃以上的晶片的体验时间设为少于10分钟的方式进行降温，LPD数成为100个以下，可抑制P的再聚集缺陷(Si-P缺陷)。
(实验6)
该实验6对以下情形进行了验证实验：如图2的步骤S11所示，以Si成膜温度为1100℃以上且1150℃以下、并且以其速度为3.5μm/分钟以上且6.0μm/分钟以下的成膜速度进行成膜，将外延膜以1.3μm以上且10.0μm以下的厚度成膜，这可抑制P聚集缺陷(Si-P缺陷)。
首先，在基板的背面形成Si氧化膜，该基板的电阻率为1.05mΩcm以下、固溶氧浓度为0.9×1018atoms/cm3以下、Si-P缺陷的最大边长小于100nm、且其密度小于1×1012/cm3。该Si氧化膜是在400～450℃的范围以500nm的厚度成膜。
然后，对上述基板的正面施行了镜面加工。镜面加工的去除量设为15μm。对于正面已进行了镜面加工的该基板，使用立式扩散炉进行了1200℃和60分钟的处理。尚需说明的是，将此时的热处理的炉内气氛设为由H2和Ar构成的混合气体(H2分压1%的Ar稀释气体)。
在该1200℃和60分钟的处理前的升温时，进行了将基板在800℃的温度下保持120分钟的热处理。尚需说明的是，将此时的热处理的炉内气氛设为由H2和Ar构成的混合气体(H2分压60%的Ar稀释气体)。
然后，关于该处理的降温，将低于700℃和450℃以上的晶片的体验时间设为8分钟。
之后，对于该基板，在外延生长前，以利用HCl的Si表层去除量为100nm来进行。此时的HCl分压设为0.5%、温度设为1180℃。
然后，对于该基板，在成膜温度1100℃、1125℃、1150℃下改变成膜速度，进行了Si成膜。其速度变更为2.4μm/分钟、3.8μm/分钟、4μm/分钟、5m/分钟、6.4μm/分钟，进行了成膜。Si外延成膜膜厚设为4μm。
然后，使用KLA-Tencor公司制造的SurfScan SP1测定了LPD数。其结果见图3。
如图3所示，判明了：通过将Si成膜温度设为1100℃以上且1150℃以下、并且将其速度设为3.5μm/分钟以上且6.0μm/分钟以下，可抑制LPD。尚需说明的是，在Si成膜温度为1200℃下，由于基板上滑移等问题明显化，因此优选将Si成膜温度设为1100℃以上且1150℃以下。

Claims (7)

1.硅晶片的制造方法，其是在基板表面设置有Si单晶外延膜的硅晶片的制造方法，
该基板是由通过直拉法培育的Si单晶铸锭制造的，其中，掺杂剂为磷(P)，电阻率调整为1.05mΩcm以下，固溶氧浓度调整为0.9×1018atoms/cm3以下，并且，在该单晶生长中，将提拉速度设为0.5以上且1.0mm/分钟以下，再将磁场施加设为2000以上且4000Gauss，在提拉炉内设置水冷体以强制性地冷却已生长的晶体，从而包含P在晶体中聚集而形成的缺陷的实体为Si-P晶体缺陷的缺陷，
该制造方法的特征在于，具备以下工序：
镜面加工工序，对上述基板进行镜面加工；
热处理工序，在上述镜面加工工序后，将上述基板在700℃以上且低于850℃的一定温度下保持30分钟以上且120分钟以下，之后进行升温，然后在1100℃以上且1250℃以下的一定温度下保持30分钟以上且120分钟以下，将之后的降温时的700℃以下和450℃以上的晶片的体验时间设为少于10分钟，并且将这一系列的炉内气氛均设为由H2和Ar构成的混合气体；以及
外延膜成膜工序，在上述热处理工序后，将Si单晶外延膜以1.3μm以上且10.0μm以下的厚度成膜。
2.权利要求1所述的硅晶片的制造方法，其特征在于：上述Si-P缺陷的最大边长小于100nm，并且其密度小于1×1012/cm3。
3.权利要求1所述的硅晶片的制造方法，其特征在于：将热处理工序中的炉内气氛在升温时的700℃以上且低于850℃时设为H2分压80～50%的Ar稀释气体，在之后的850℃以上时设为H2分压0.01～20%的Ar稀释气体。
4.权利要求1所述的硅晶片的制造方法，其特征在于：包括对外延膜成膜工序前的基板进行表面清洁化处理的工序，
在上述表面清洁化处理工序中，利用H2 即氢、HCl 即氯化氢和Si-H-Cl的混合气体，通过50nm以上且150nm以下的蚀刻去除表面Si。
5.权利要求1所述的硅晶片的制造方法，其特征在于：在外延膜成膜工序中，以Si成膜温度为1100℃以上且1150℃以下、并且以其速度为3.5μm/分钟以上且6.0μm/分钟以下的成膜速度进行成膜。
6.权利要求1所述的硅晶片的制造方法，其特征在于：包括氧化膜去除工序，即对于热处理前的镜面晶片在酸溶液或酸气氛下去除其表面氧化膜。
7.权利要求1所述的硅晶片的制造方法，其特征在于：镜面加工前的上述基板的切片角度相对于主表面取向为0.1˚以上且0.4˚以下的范围。
CN202180015661.XA 2020-02-19 2021-02-16 半导体硅晶片的制造方法 Active CN115135817B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020026332A JP2021130577A (ja) 2020-02-19 2020-02-19 半導体シリコンウェーハの製造方法
JP2020-026332 2020-02-19
PCT/JP2021/005674 WO2021166895A1 (ja) 2020-02-19 2021-02-16 半導体シリコンウェーハの製造方法

Publications (2)

Publication Number Publication Date
CN115135817A true CN115135817A (zh) 2022-09-30
CN115135817B CN115135817B (zh) 2023-07-14

Family

ID=77391265

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180015661.XA Active CN115135817B (zh) 2020-02-19 2021-02-16 半导体硅晶片的制造方法

Country Status (6)

Country Link
US (1) US20230055929A1 (zh)
JP (1) JP2021130577A (zh)
CN (1) CN115135817B (zh)
DE (1) DE112021001083T5 (zh)
TW (1) TWI741950B (zh)
WO (1) WO2021166895A1 (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013048137A (ja) * 2011-08-29 2013-03-07 Covalent Silicon Co Ltd シリコンウェーハの製造方法
JP2013163597A (ja) * 2012-01-10 2013-08-22 Globalwafers Japan Co Ltd シリコンウェーハの製造方法
JP2019142733A (ja) * 2018-02-16 2019-08-29 株式会社Sumco エピタキシャルシリコンウェーハにおける積層欠陥の発生予測方法及びエピタキシャルシリコンウェーハの製造方法
JP2019186449A (ja) * 2018-04-13 2019-10-24 信越半導体株式会社 エピタキシャルウェーハの製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5845143B2 (ja) 1979-05-11 1983-10-07 株式会社フジクラ ケ−ブル接続部
JPH08264552A (ja) * 1995-03-24 1996-10-11 Toshiba Ceramics Co Ltd シリコンウエーハの製造方法
JP3787472B2 (ja) * 1999-11-12 2006-06-21 信越半導体株式会社 シリコンウエーハおよびその製造方法ならびにシリコンウエーハの評価方法
EP1408540A4 (en) * 2001-06-28 2008-12-10 Shinetsu Handotai Kk PROCESS FOR PRODUCING RECLAIMED WAFER AND RECEIVED WAFER THUS OBTAINED
JP4633977B2 (ja) * 2001-08-30 2011-02-16 信越半導体株式会社 アニールウエーハの製造方法及びアニールウエーハ
JP4854917B2 (ja) * 2003-03-18 2012-01-18 信越半導体株式会社 Ｓｏｉウェーハ及びその製造方法
CN1940150A (zh) * 2005-09-27 2007-04-04 东芝陶瓷株式会社 硅片的制造方法
JP2011054821A (ja) * 2009-09-03 2011-03-17 Sumco Corp エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ
US8357939B2 (en) * 2009-12-29 2013-01-22 Siltronic Ag Silicon wafer and production method therefor
JP5892232B1 (ja) 2014-12-24 2016-03-23 株式会社Sumco 単結晶の製造方法およびシリコンウェーハの製造方法
JP6458551B2 (ja) * 2015-02-25 2019-01-30 株式会社Sumco シリコンウェーハの良否判定方法、該方法を用いたシリコンウェーハの製造方法およびシリコンウェーハ
JP6477210B2 (ja) * 2015-04-30 2019-03-06 株式会社Sumco エピタキシャルシリコンウェーハの製造方法
JP6413952B2 (ja) * 2015-06-26 2018-10-31 株式会社Sumco シリコンウェーハの良否判定方法、該方法を用いたシリコンウェーハの製造方法およびシリコンウェーハ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013048137A (ja) * 2011-08-29 2013-03-07 Covalent Silicon Co Ltd シリコンウェーハの製造方法
JP2013163597A (ja) * 2012-01-10 2013-08-22 Globalwafers Japan Co Ltd シリコンウェーハの製造方法
JP2019142733A (ja) * 2018-02-16 2019-08-29 株式会社Sumco エピタキシャルシリコンウェーハにおける積層欠陥の発生予測方法及びエピタキシャルシリコンウェーハの製造方法
JP2019186449A (ja) * 2018-04-13 2019-10-24 信越半導体株式会社 エピタキシャルウェーハの製造方法

Also Published As

Publication number Publication date
TWI741950B (zh) 2021-10-01
WO2021166895A1 (ja) 2021-08-26
JP2021130577A (ja) 2021-09-09
CN115135817B (zh) 2023-07-14
TW202136595A (zh) 2021-10-01
DE112021001083T5 (de) 2022-12-15
US20230055929A1 (en) 2023-02-23

Similar Documents

Publication Publication Date Title
US20090017291A1 (en) Silicon epitaxial wafer and production method for same
WO2001017024A1 (fr) Procede de fabrication d'une tranche du type silicium sur isolant collee et tranche du type silicium sur isolant collee
US7211141B2 (en) Method for producing a wafer
JP4419147B2 (ja) 貼り合わせウェーハの製造方法
JP3381816B2 (ja) 半導体基板の製造方法
CN110603350B (zh) 外延硅晶片的制造方法及外延硅晶片
WO2010131412A1 (ja) シリコンウェーハおよびその製造方法
US11761118B2 (en) Carbon-doped silicon single crystal wafer and method for manufacturing the same
CN115135817B (zh) 半导体硅晶片的制造方法
JP7207204B2 (ja) 炭素ドープシリコン単結晶ウェーハの製造方法
CN115135818B (zh) 半导体硅晶片的制造方法
WO2021166896A1 (ja) 半導体シリコンウェーハの製造方法
JP7491705B2 (ja) 半導体シリコンウェーハの製造方法
JPH09199507A (ja) 半導体基板およびその製造方法
JP4069554B2 (ja) エピタキシャルシリコンウェーハの製造方法
JP2005064256A (ja) エピタキシャルウエーハの製造方法
JP2016124756A (ja) シリコンウェーハ及びその製造方法
JP5434239B2 (ja) シリコンウェーハの製造方法
CN116072515A (zh) 硅晶片和外延硅晶片
TW201909246A (zh) 晶圓製造方法和晶圓
JP2017157812A (ja) ウェハの熱処理方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant