CN115132575A - 半导体装置的制造方法 - Google Patents

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小西和也
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Abstract

本发明的目的在于针对具有沟槽型MOS栅极构造的半导体装置，削减用于形成杂质层的掩模数量并且减小杂质层的分布的波动。半导体装置的制造方法具有：工序(b)，使用第1掩模注入p型杂质离子，在有源区域(10)处的漂移层(1)的第1主面(S1)侧形成基极层(15)；工序(c)，使用第1掩模注入n型杂质离子，在基极层(15)的第1主面(S1)侧形成发射极层(13)；工序(d)，在工序(b)及(c)后形成沟槽(11c)；工序(e)，在沟槽(11c)内隔着栅极绝缘膜(11b)埋入栅极电极(11a)；工序(g)，使用第2掩模(61)注入高剂量的p型杂质离子，将发射极层(13)的一部分变换为第1接触层(14a)。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造方法。
背景技术
从节能的观点出发，在通用逆变器或AC伺服机构等领域中，在用于进行三相电动机的可变速控制的功率模块等中使用IGBT或二极管。为了减小逆变器损耗，要求IGBT或二极管为通断损耗和接通电压低的器件。
作为具有低通断损耗的器件而存在沟槽栅型IGBT。N沟道沟槽栅型IGBT具有P型基极层、N型发射极层及P型接触层这3个杂质层。由于这3个杂质层各自是使用不同的掩模而形成的，因此存在制造成本高这样的问题。该问题并不限于沟槽栅型IGBT，在具有沟槽型的MOS栅极构造的其它半导体装置中也发生该问题。
针对该问题，在专利文献1中提出了如下方法，即，通过在形成沟槽栅极后使用倾斜注入而使N型杂质离子进入P型接触层，从而形成N型发射极层(第0064段)。
专利文献1：日本特开2016-046445号公报
根据在专利文献1中提出的制造方法，由于在形成沟槽栅极后使用倾斜注入而形成杂质层，因此存在受到半导体基板表面的台阶的影响而使杂质层的分布产生波动这样的问题。
发明内容
本发明就是为了解决上述问题而提出的，其目的在于，针对具有沟槽型的MOS栅极构造的半导体装置，削减用于形成杂质层的掩模数量，并且减小杂质层的分布的波动。
在本发明的第1半导体装置的制造方法中，该半导体装置在俯视观察时被划分为有源区域、将有源区域包围的边界区域、将边界区域包围的边缘区域，该半导体装置的制造方法具有如下工序：工序(a)，在具有第1导电型的漂移层的半导体基板的第1主面形成第1掩模；工序(b)，通过使用第1掩模而将第2导电型杂质离子向半导体基板的第1主面注入，从而在有源区域处的漂移层的至少一部分区域的第1主面侧形成第2导电型的基极层；工序(c)，通过使用第1掩模而将第1导电型杂质离子向半导体基板的第1主面注入，从而在基极层的第1主面侧形成第1导电型的杂质层；工序(d)，在工序(b)及(c)后，形成从半导体基板的第1主面到达漂移层的沟槽；工序(e)，在沟槽的内部隔着绝缘膜埋入栅极电极；工序(f)，在半导体基板的第1主面形成与第1掩模不同的图案的第2掩模；以及工序(g)，通过使用第2掩模而将剂量比在工序(c)中注入的第1导电型杂质离子高的第2导电型杂质离子向半导体基板的第1主面注入，从而使杂质层的一部分变换为第2导电型的第1接触层。
在本发明的第2半导体装置的制造方法中，该半导体装置在俯视观察时被划分为有源区域、将有源区域包围的边界区域、将边界区域包围的边缘区域，该半导体装置的制造方法具有如下工序：工序(a)，在具有第1导电型的漂移层的半导体基板的第1主面形成第1掩模；工序(b)，通过使用第1掩模而将第2导电型杂质离子向半导体基板的第1主面注入，从而在有源区域处的漂移层的第1主面侧形成第2导电型的基极层；工序(c)，通过使用第1掩模而将第2导电型杂质离子向半导体基板的第1主面注入，从而在基极层的第1主面侧形成第2导电型的接触层；工序(d)，在工序(b)及(c)后，形成从半导体基板的第1主面到达漂移层的沟槽；工序(e)，在沟槽的内部隔着绝缘膜埋入栅极电极；工序(f)，在半导体基板的第1主面形成与第1掩模不同的图案的第2掩模；以及工序(g)，通过使用第2掩模而将剂量比在工序(c)中注入的第2导电型杂质离子高的第1导电型杂质离子向半导体基板的第1主面注入，从而使接触层的一部分变换为第1导电型的杂质层。
发明的效果
根据本发明的半导体装置的制造方法，针对具有沟槽型的MOS栅极构造的半导体装置，能够削减用于形成杂质层的掩模数量，并且减小杂质层的分布的波动。
附图说明
图1是实施方式1的IGBT的俯视图。
图2是图1的区域P处的实施方式1的IGBT的放大俯视图。
图3是沿图2的A-A线的实施方式1的IGBT的剖视图。
图4是沿图2的B-B线的实施方式1的IGBT的剖视图。
图5是表示实施方式1的IGBT的制造工序的流程图。
图6是表示实施方式1的IGBT的制造工序的俯视图。
图7是表示实施方式1的IGBT的制造工序的俯视图。
图8是表示实施方式1的IGBT的制造工序的俯视图。
图9是对比例的IGBT的剖视图。
图10是沿图2的B-B线的实施方式1的变形例的IGBT的剖视图。
图11是与图4对应的实施方式2的IGBT的剖视图。
图12是表示第1接触层比发射极层浅的情况下的问题的IGBT的剖视图。
图13是与图2对应的实施方式3的IGBT的放大俯视图。
图14是沿图13的C-C线的实施方式3的IGBT的剖视图。
图15是与图2对应的实施方式4的IGBT的放大俯视图。
图16是沿图14的B-B线的实施方式4的IGBT的剖视图。
图17是表示实施方式4的IGBT的制造工序的流程图。
图18是表示实施方式4的IGBT的制造工序的俯视图。
图19是表示实施方式4的IGBT的制造工序的俯视图。
图20是表示实施方式4的IGBT的制造工序的俯视图。
具体实施方式
下面，一边参照附图一边对各实施方式进行说明。由于附图只是示意性地表示的，因此在不同的附图中各自示出的结构的尺寸及位置的相互关系未必是准确的，能够进行适当变更。在各附图中，对相同的结构要素标注相同的标号，它们的名称及功能相同。因此，有时省略对它们的详细的说明。
在下面的说明中，将第1导电型设为n型，将第2导电型设为p型而进行说明。n+型表示n型杂质的浓度比n型高，p+型表示p型杂质的浓度比p型高。
另外，在下面的说明中，有时使用“上”、“下”、“侧”、“底”、“表”或“背”等表示特定位置及方向的术语。但是，这些术语只是为了易于对实施方式的内容进行理解，出于方便而使用的，不是对实际实施时的方向进行限定。
<A.实施方式1>
<A-1.结构>
图1是实施方式1的半导体装置即IGBT 101的俯视图。图2是将IGBT 101的图1所示的区域P放大后的俯视图。图3是沿图2的A-A线的IGBT 101的剖视图。图4是沿图2的B-B线的IGBT 101的剖视图。
首先，对IGBT 101的平面构造进行说明。如图1所示，IGBT 101具有有源区域10、边界区域50及边缘区域30。即，IGBT 101在俯视观察时被划分为有源区域10、边界区域50及边缘区域30。边界区域50在俯视观察时将有源区域10包围。边缘区域30在俯视观察时将边界区域50包围。在俯视观察时，也可以在边界区域50和边缘区域30之间设置有包含焊盘41的焊盘区域40。
接下来，参照图4，对有源区域10、边界区域50及边缘区域30之间共通的IGBT 101的剖面构造进行说明。IGBT 101具有半导体基板8。半导体基板8具有第1主面S1、与第1主面S1相对的第2主面S2。半导体基板8构成为具有n型的漂移层1、n型的缓冲层3及p型的集电极层16。
在漂移层1的第2主面S2侧形成缓冲层3。在缓冲层3的第2主面S2侧形成集电极层16。集电极层16的下表面构成第2主面S2。在半导体基板8的第2主面S2之上设置集电极(collector)电极(electrode)7。
接下来，参照图2至图4，对有源区域10所特有的IGBT 101的剖面构造进行说明。有源区域10具有n型的载流子积蓄层2、p型的基极层15、n型的发射极层13、p型的第1接触层14a、有源沟槽栅极11、层间绝缘膜4及发射极电极6。
在漂移层1的第1主面S1侧形成载流子积蓄层2。在载流子积蓄层2的第1主面S1侧形成基极层15。在基极层15的第1主面S1侧形成发射极层13及第1接触层14a。发射极层13及第1接触层14a的上表面构成第1主面S1。发射极层13为杂质层，在半导体装置为MOSFET的情况下为源极层。
如图2及图3所示，在有源区域10形成从第1主面S1将发射极层13或第1接触层14a、基极层15及载流子积蓄层2贯穿而达到漂移层1的沟槽11c。在沟槽11c的内壁形成栅极绝缘膜11b，进一步在沟槽11c的内部隔着栅极绝缘膜11b埋入栅极电极11a。将栅极电极11a和栅极绝缘膜11b合起来称为有源沟槽栅极11。另外，在有源区域10也可以形成有由哑沟槽电极12a和哑沟槽绝缘膜12b构成的哑沟槽栅极12。即，在有源区域10形成从第1主面S1将发射极层13或第1接触层14a、基极层15及载流子积蓄层2贯穿而达到漂移层1的沟槽12c。而且，在沟槽12c的内壁形成哑沟槽绝缘膜12b，进一步在沟槽12c的内部隔着哑沟槽绝缘膜12b埋入哑沟槽电极12a。
如图3及图4所示，也可以在发射极电极6与层间绝缘膜4、发射极层13、第1接触层14a、第2接触层14b及阱层31之间设置有阻挡金属5。发射极电极6例如由Al或AlSi等金属构成。阻挡金属5例如由Ti、TiN或TiSi等构成，也可以包含由W等构成的插塞。
如图3所示，在栅极电极11a的上部隔着层间绝缘膜4形成发射极电极6。而且，发射极层13及第1接触层14a经由接触孔与发射极电极6连接。
接下来，参照图2及图4，对边缘区域30及边界区域50所特有的IGBT 101的剖面构造进行说明。在边缘区域30及边界区域50，在漂移层1的第1主面S1侧形成p型的阱层31。在边界区域50，在阱层31的第1主面S1侧形成p型的第2接触层14b。第2接触层14b与有源区域10的第1接触层14a是连续的。在边缘区域30，阱层31的上表面构成第1主面S1，在边界区域50，第2接触层14b的上表面构成第1主面S1。
第2接触层14b的n型杂质浓度与漂移层1的n型杂质浓度相同。另一方面，第1接触层14a的n型杂质浓度大于或等于漂移层1的n型杂质浓度。而且，第1接触层14a的净杂质浓度比第2接触层14b的净杂质浓度低。净杂质浓度是指在n型区域，从该区域的n型杂质浓度减去p型杂质浓度而得到的浓度，从p型区域的p型杂质浓度减去n型杂质浓度而得到的浓度。
<A-2.制造工序>
图5是表示实施方式1的IGBT 101的制造方法的流程图。图6至图8是表示IGBT 101的制造中途的状态的俯视图。下面，参照图5至图8对IGBT 101的制造方法进行说明。此外，下面说明的IGBT101的制造方法也适用于后述的实施方式2的IGBT 103。
首先，在步骤S101中准备n型的半导体基板。该半导体基板具有第1主面S1及第2主面S2，与图3及图4所示的半导体基板8相当，但在该阶段仅包含漂移层1，还未包含载流子积蓄层2、缓冲层3、集电极层16、基极层15、第1接触层14a及发射极层13。
接下来，在步骤S102中，在半导体基板的外周部的第1主面S1侧形成p型的阱层31。在俯视观察时，半导体基板的形成有阱层31的区域为边缘区域30及边界区域50，未形成阱层31的区域为有源区域10。
之后，在步骤S103中，在半导体基板的第1主面S1之上形成第1掩模。第1掩模将边缘区域30及边界区域50覆盖，在有源区域10的整体具有开口。
接下来，在步骤S104中，使用第1掩模将n型杂质离子向有源区域10注入，形成载流子积蓄层2。接下来，在步骤S105中，使用第1掩模将p型杂质离子向有源区域10注入，在载流子积蓄层2之上形成基极层15。接下来，在步骤S106中，使用第1掩模将n型杂质离子向有源区域10注入，在基极层15之上形成发射极层13。这样，得到图6所示的平面结构。此外，就步骤S104-S106中的各离子注入而言，除了有源区域10之外，也可以对边界区域50进行。
接下来，在步骤S107中，在边界区域50及有源区域10形成有源沟槽栅极11及哑沟槽栅极12，得到图7所示的平面结构。
之后，在步骤S108中，如图8所示形成第2掩模61。第2掩模61具有与第1掩模不同的图案，在边界区域50和有源区域10的一部分具有开口。
接下来，在步骤S109中，使用第2掩模61将p型杂质离子向有源区域10的一部分及边界区域50注入。这里，将每单位面积的离子注入量称为剂量。本步骤中的p型杂质离子的剂量比在步骤S106中为了形成发射极层13而注入的n型杂质离子的剂量多。因此，发射极层13中的在本步骤中注入了p型杂质离子的区域的导电型变为p型，成为第1接触层14a。发射极层13中的被第2掩模61覆盖且在本步骤中未注入p型杂质离子的区域以原状态残留为发射极层13。这样，得到图2所示的平面结构。
如上所述，在使用用于形成载流子积蓄层2及基极层15的第1掩模而形成发射极层13后，通过将发射极层13的一部分变换为第1接触层14a，从而能够削减用于形成发射极层13的掩模。
另外，在步骤S109中通过将p型杂质离子向边界区域50注入，从而在阱层31的第1主面S1侧形成第2接触层14b。由于第2接触层14b是通过将p型杂质离子向p型的阱层31注入而形成的，因此净杂质浓度比第1接触层14a高。通过在边界区域50形成第2接触层14b，从而抑制由于制造波动而在边缘区域30形成发射极层13，破坏耐量提高。此外，在本步骤中，也可以不对边界区域50进行离子注入。
接下来，在步骤S110中，在半导体基板的第1主面S1之上形成层间绝缘膜4，进一步形成接触孔。
之后，在步骤S111中形成阻挡金属5及发射极电极6。另外，适当进行半导体基板的第2主面S2侧的结构，即缓冲层3、集电极层16及集电极电极7的形成。
在步骤S104-S106及步骤S109中进行了离子注入。用于使注入的离子激活的激活退火可以每次在各离子注入工序后进行，也可以在全部离子注入工序完成后集中进行。另外，在步骤S107中形成有源沟槽栅极11及哑沟槽栅极12，但也可以将形成栅极绝缘膜11b及哑沟槽绝缘膜12b时的热处理兼作其之前注入的离子的激活退火。在该情况下，能够降低制造成本。
在步骤S103至步骤S106中说明的第1掩模的形成及使用了第1掩模的离子注入也可以在步骤S102中说明的阱层31的形成之前进行。另外，在步骤S108及步骤S109中说明的第2掩模61的形成及使用了第2掩模61的离子注入也可以在步骤S107中说明的有源沟槽栅极11及哑沟槽栅极12的形成之前进行。将有源沟槽栅极11及哑沟槽栅极12合起来称为沟槽栅极。
通过在步骤S107中形成沟槽栅极，在半导体基板8的第1主面S1产生台阶。但是，根据上述制造方法，在形成沟槽栅极前的步骤S104-S106中，对半导体基板8的平坦的第1主面S1进行离子注入，能够形成基极层15、载流子积蓄层2及发射极层13。因此，抑制了由于半导体基板8的表面的台阶产生的杂质分布的波动。
在上述制造方法中，基极层15和发射极层13是通过使用了相同的第1掩模的离子注入而形成的。因此，在各离子注入后实施的热处理是相同的。因此，如果构成基极层15的p型杂质的在半导体基板8中的扩散系数比构成发射极层13的n型杂质的在半导体基板8中的扩散系数小，则如图9所示基极层15全部变为发射极层13，变得不进行IGBT动作。因此，构成基极层15的p型杂质的在半导体基板8中的扩散系数必须比构成发射极层13的n型杂质的在半导体基板8中的扩散系数大。
<A-3.变形例>
图10是沿图2的B-B线的实施方式1的变形例的IGBT 101A的剖视图。IGBT 101A的其它剖面结构及平面结构与实施方式1的IGBT 101相同。就IGBT 101A而言，第1接触层14a不仅形成于有源区域10，也形成于边界区域50的一部分。这样的结构是通过使形成载流子积蓄层2、基极层15及发射极层13时的离子注入所使用的第1掩模的开口不仅包含有源区域10的整体，还包含边界区域50的一部分而实现的。即，如图10所示，注入构成载流子积蓄层2的n型杂质离子的区域的端部EC与注入构成基极层15的p型杂质离子的区域的端部EB均位于边界区域50内，与阱层31重叠。如上所述，通过使阱层31与基极层15重叠，从而抑制由于制造波动导致阱层31与基极层15分离而使耐压降低。
<A-4.效果>
实施方式1的半导体装置的制造方法具有如下工序：工序(a)，在具有第1导电型的漂移层1的半导体基板8的第1主面S1形成第1掩模；工序(b)，通过使用第1掩模而将第2导电型杂质离子向半导体基板8的第1主面S1注入，从而在有源区域处的漂移层1的至少一部分区域的第1主面S1侧形成第2导电型的基极层15；工序(c)，通过使用第1掩模而将第1导电型杂质离子向半导体基板8的第1主面S1注入，从而在基极层15的第1主面S1侧形成第1导电型的杂质层；工序(d)，在工序(b)及(c)后，形成从半导体基板8的第1主面S1到达漂移层1的沟槽11c；工序(e)，在沟槽11c的内部隔着栅极绝缘膜11b埋入栅极电极11a；工序(f)，在半导体基板8的第1主面S1形成与第1掩模不同的图案的第2掩模；以及工序(g)，通过使用第2掩模而将剂量比在工序(c)中注入的第1导电型杂质离子高的第2导电型杂质离子向半导体基板8的第1主面S1注入，从而使杂质层的一部分变换为第2导电型的第1接触层14a。由此，能够削减用于形成发射极层13的掩模。另外，由于在形成沟槽栅极前，对半导体基板8的平坦的第1主面S1进行离子注入，形成基极层15、载流子积蓄层2及发射极层13，因此抑制了由于半导体基板8的表面的台阶产生的杂质分布的波动。
实施方式1的半导体装置的制造方法具有：工序(h)，在边界区域50及边缘区域30，在半导体基板8形成第2导电型的阱层31，工序(g)也可以是在将杂质层的一部分变换为第1接触层14a的同时，在边界区域50处在阱层31的第1主面S1侧形成第2导电型的第2接触层14b的工序。而且，第2接触层14b的净杂质浓度比第1接触层14a高。通过在边界区域50形成第2接触层14b，从而抑制由于制造波动而在边缘区域30形成发射极层13，破坏耐量提高。
<B.实施方式2>
<B-1.结构>
图11是沿图2的B-B线的实施方式2的IGBT 102的剖视图。IGBT 102的其它剖面结构及平面结构与实施方式1的IGBT 101相同。
就IGBT 102而言，边界区域50的宽度Wi比发射极层13的深度De大。另外，就IGBT102而言，第1接触层14a及第2接触层14b的深度Dh比发射极层13的深度De深。
<B-2.效果>
就实施方式2的IGBT 102而言，边界区域50的宽度Wi比发射极层13的深度De大。因此，即使为了形成发射极层13而注入的n型杂质离子在半导体基板8沿横向扩散也不会达到边缘区域30。其结果，抑制了在边缘区域30的表面形成寄生发射极层，IGBT 102的破坏耐量提高。
另外，就实施方式2的IGBT 102而言，第1接触层14a的深度Dh比发射极层13的深度De大。如在<A-2>中说明过那样，第1接触层14a是通过将p型杂质离子向发射极层13注入，使导电型从n型变换为p型而形成的。因此，如果设为第1接触层14a及第2接触层14b的深度Dh比发射极层13的深度De浅，则如图12所示，在第1接触层14a的第2主面S2侧残留发射极层13，变为n型的寄生发射极层17。根据IGBT 102，通过上述结构，抑制了寄生发射极层17的形成，破坏耐量提高。
<C.实施方式3>
<C-1.结构>
图13是图1的区域P处的实施方式2的IGBT 102的放大俯视图。图14是沿图13的C-C线的IGBT 103的剖视图。如图13及图14所示，IGBT 103在有源区域10具有两侧被第1接触层14a夹着的p型的第3接触层14c，其它方面与IGBT 101相同。
第3接触层14c不包含浓度大于或等于漂移层1的n型杂质浓度的n型杂质。第3接触层14c的净杂质浓度比第1接触层14a的净杂质浓度高。在图14中，第3接触层14c的正下方的基极层15及载流子积蓄层2局部地变浅，但也可以与实施方式1的IGBT 101同样地均一地形成。
第3接触层14c正下方的基极层15及载流子积蓄层2是通过相邻的第1接触层14a正下方的基极层15及载流子积蓄层2的横向扩散而形成的。因此，第3接触层14c正下方的基极层15及载流子积蓄层2的深度能够由基极层15及载流子积蓄层2的扩散深度以及沟槽栅极的间隔等控制。
<C-2.制造工序>
由于实施方式3的IGBT 103的制造工序与在<A-2>中说明过的实施方式1的IGBT101的制造工序基本相同，因此下面仅主要对区别进行说明。
在半导体基板8的边缘区域30及边界区域50形成了阱层31后，在半导体基板8的第1主面S1形成第1掩模。在实施方式1、2中，第1掩模在有源区域10整体具有开口。相对于此，在实施方式3中，第1掩模将有源区域10中的第3接触层14c的形成区域覆盖，在除此之外的区域具有开口。
接下来，使用第1掩模而注入n型杂质离子，形成载流子积蓄层2。接下来，使用第1掩模而注入p型杂质离子，在载流子积蓄层2之上形成基极层15。接下来，使用第1掩模而注入n型杂质离子，在基极层15之上形成发射极层13。如上所述，由于第1掩模将第3接触层14c的形成区域覆盖，因此在这些离子注入工序中，离子没有直接地注入至第3接触层14c的形成区域及其正下方。但是，注入的离子在半导体基板8的横向上扩散，从而在第3接触层14c的形成区域及其正下方也形成载流子积蓄层2及基极层15。但是，针对发射极层13，对n型杂质离子的扩散深度进行调整，使得在第3接触层14c的形成区域不形成发射极层13。
接下来，将第1掩模除去，在半导体基板8的第1主面S1形成第2掩模。第2掩模具有与第1掩模不同的图案，在边界区域50整体及有源区域10的一部分具有开口。特别地，在有源区域10中的被第1掩模覆盖的区域设置第2掩模的开口。
接下来，使用第2掩模而注入p型杂质离子，形成第1接触层14a、第2接触层14b及第3接触层14c。具体而言，将p型杂质离子向有源区域10中的位于第1掩模的开口处且形成有发射极层13的区域注入，形成第1接触层14a。另外，将p型杂质离子向边界区域50的阱层31注入，形成第2接触层14b。另外，将p型杂质离子向有源区域10中的被第1掩模覆盖且没有形成发射极层13的区域注入，形成第3接触层14c。这样，通过1次离子注入工序，形成净杂质浓度不同的第1接触层14a、第2接触层14b及第3接触层14c。按照第2接触层14b、第3接触层14c、第1接触层14a的顺序，净杂质浓度变高。
<C-3.效果>
根据实施方式3的IGBT 103的制造方法，在将杂质层即发射极层13的一部分变换为第1接触层14a的同时，在有源区域10处在与半导体基板8的第1主面S1接触的漂移层1形成第2导电型的第3接触层14c。第3接触层14c未包含浓度比漂移层1的第1导电型杂质浓度高的第1导电型杂质，第3接触层14c的净杂质浓度比第1接触层14a的净杂质浓度高。第3接触层14c与第1接触层14a相比，在IGBT 103截止时排出空穴的能力高，因此IGBT 103的破坏耐量提高。
<D.实施方式4>
<D-1.结构>
图15是图1的区域P处的实施方式4的IGBT 104的放大俯视图。图16是沿图15的B-B线的IGBT 104的剖视图。下面，参照图15及图16对IGBT 104的结构进行说明。
IGBT 104与IGBT 101相比，替代阱层31而具有第1阱层31a、第2阱层31b及第3阱层31c，替代第1接触层14a及第2接触层14b而具有p型的接触层14。第1阱层31a、第2阱层31b、第3阱层31c及接触层14均为p型。
在有源区域10，在基极层15的第1主面S1侧形成接触层14。
在边缘区域30及边界区域50，在漂移层1的第1主面S1侧形成第1阱层31a。
在边界区域50，在第1阱层31a的第1主面S1侧形成第2阱层31b。在第2阱层31b和第1阱层31a之间形成第3阱层31c。在第2阱层31b的第1主面S1侧形成接触层14。有源区域10的接触层14与边界区域50的接触层14是连续的。第2阱层31b的净浓度比第1阱层31a高。第3阱层31c的净浓度比第1阱层31a低。
发射极层13包含浓度比基极层15高的第2导电型杂质。发射极层13的净杂质浓度比接触层14的净杂质浓度低。
<D-2.制造工序>
图17是表示实施方式4的IGBT 104的制造方法的流程图。图18至图20是表示IGBT104的制造中途的状态的俯视图。下面，参照图17至图20对IGBT 104的制造方法进行说明。
首先，在步骤S201中准备n型的半导体基板。该半导体基板具有第1主面S1及第2主面S2，相当于图16所示的半导体基板8，但在该阶段仅包含漂移层1，还未包含载流子积蓄层2、缓冲层3、集电极层16、基极层15、接触层14及发射极层13。
接下来，在步骤S202中，在半导体基板的外周部的第1主面S1侧形成p型的第1阱层31a。在俯视观察时，半导体基板的形成有第1阱层31a的区域为边缘区域30及边界区域50，未形成第1阱层31a的区域为有源区域10。
之后，在步骤S203中，在半导体基板的第1主面S1之上形成第1掩模。第1掩模将边缘区域30覆盖，在有源区域10及边界区域50整体具有开口。
接下来，在步骤S204中，使用第1掩模将n型杂质离子向有源区域10及边界区域50注入，分别在有源区域10形成载流子积蓄层2，在边界区域50形成第3阱层31c。
之后，在步骤S205中，使用第1掩模将p型杂质离子向有源区域10及边界区域50注入，分别在有源区域10的载流子积蓄层2之上形成基极层15，在边界区域50的第3阱层31c之上形成第2阱层31b。
接下来，在步骤S206中，使用第1掩模将p型杂质离子向有源区域10及边界区域50注入，在有源区域10的基极层15之上及边界区域50的第2阱层31b之上形成接触层14。这样，得到图18所示的平面结构。
接下来，在步骤S207中，在边界区域50及有源区域10形成有源沟槽栅极11及哑沟槽栅极12，得到图19所示的结构。
之后，在步骤S208中，如图20所示形成第2掩模62。第2掩模62具有与第1掩模不同的图案，在有源区域10的一部分具有开口。
接下来，在步骤S209中，使用第2掩模62将n型杂质离子向有源区域10的一部分注入。本步骤中的n型杂质离子的剂量比在步骤S206中为了形成接触层14而注入的p型杂质离子的剂量多。因此，接触层14中的在本步骤中注入了n型杂质离子的区域的导电型变为n型，成为发射极层13。接触层14中的被第2掩模62覆盖且在本步骤中未注入n型杂质离子的区域以原状态残留为接触层14。这样，得到图15所示的平面结构。
如上所述，在使用用于形成载流子积蓄层2及基极层15的第1掩模而形成接触层14后，通过将接触层14的一部分变换为发射极层13，从而能够削减用于形成接触层14的掩模。
接下来，在步骤S210中，形成层间绝缘膜4，进一步形成接触孔。
之后，在步骤S211中形成阻挡金属5及发射极电极6。另外，适当进行半导体基板的第2主面S2侧的结构，即缓冲层3、集电极层16及集电极电极7的形成。
在步骤S204-S106及步骤S209中进行了离子注入。用于使注入的离子激活的激活退火可以每次在各离子注入工序后进行，也可以在全部离子注入工序完成后集中进行。另外，在步骤S207中形成有源沟槽栅极11及哑沟槽栅极12，但也可以将形成栅极绝缘膜11b及哑沟槽绝缘膜12b时的热处理兼作其之前注入的离子的激活退火。在该情况下，能够降低制造成本。
在步骤S203至步骤S206中说明的第1掩模的形成及使用了第1掩模的离子注入也可以在步骤S202中说明的阱层31的形成之前进行。另外，在步骤S208及步骤S209中说明的第2掩模61的形成及使用了第2掩模61的离子注入也可以在步骤S207中说明的有源沟槽栅极11及哑沟槽栅极12的形成之前进行。
通过在步骤S207中形成沟槽栅极，在半导体基板8的第1主面S1产生台阶。但是，根据上述制造方法，在形成沟槽栅极前的步骤S204-S206中，对半导体基板8的平坦的第1主面S1进行离子注入，能够形成基极层15、载流子积蓄层2及接触层14。因此，抑制了由于半导体基板8的表面的台阶产生的杂质分布的波动。
<D-3.效果>
实施方式4涉及的半导体装置的制造方法具有如下工序：工序(a)，在具有第1导电型的漂移层1的半导体基板8的第1主面S1形成第1掩模；工序(b)，通过使用第1掩模而将第2导电型杂质离子向半导体基板8的第1主面S1注入，从而在有源区域(10)处的漂移层的第1主面S1侧形成第2导电型的基极层15；工序(c)，通过使用第1掩模而将第2导电型杂质离子向半导体基板8的第1主面S1注入，从而在基极层15的第1主面S1侧形成第2导电型的接触层14；工序(d)，在工序(b)及(c)后，形成从半导体基板8的第1主面S1到达漂移层1的沟槽11c；工序(e)，在沟槽11c的内部隔着栅极绝缘膜11b埋入栅极电极11a；工序(f)，在半导体基板8的第1主面S1形成与第1掩模不同的图案的第2掩模62；以及工序(g)，通过使用第2掩模62而将剂量比在工序(c)中注入的第2导电型杂质离子高的第1导电型杂质离子向半导体基板8的第1主面S1注入，从而使接触层14的一部分变换为第1导电型的杂质层。因此，能够削减接触层的掩模。
另外，实施方式4涉及的半导体装置的制造方法具有：工序(h)，在边界区域50及边缘区域30，在半导体基板8形成第2导电型的第1阱层31a，工序(b)也可以是在形成基极层15的同时，在边界区域50处在第1阱层31a的第1主面S1侧形成第2导电型的第2阱层31b的工序。第2阱层31b的净杂质浓度比第1阱层31a高。在该情况下，通过在边界区域50形成第2阱层31b，从而能够提高截止时的空穴排出能力，使破坏耐量提高。
此外，可以将各实施方式自由地组合，对各实施方式适当进行变形、省略。
标号的说明
1漂移层，2载流子积蓄层，3缓冲层，4层间绝缘膜，5阻挡金属，6发射极电极，7集电极电极，8半导体基板，10有源区域，11有源沟槽栅极，11a栅极电极，11b栅极绝缘膜，11c、12c沟槽，12哑沟槽栅极，12a哑沟槽电极，13发射极层，14接触层，14a第1接触层，14b第2接触层，14c第3接触层，15基极层，16集电极层，17寄生发射极层，30边缘区域，31阱层，31a第1阱层，31b第2阱层，31c第3阱层，40焊盘区域，41焊盘，50边界区域，61、62第2掩模。

Claims (8)

1.一种半导体装置的制造方法，该半导体装置在俯视观察时被划分为有源区域、将所述有源区域包围的边界区域、将所述边界区域包围的边缘区域，
该半导体装置的制造方法具有如下工序：
工序(a)，在具有第1导电型的漂移层的半导体基板的第1主面形成第1掩模；
工序(b)，通过使用所述第1掩模而将第2导电型杂质离子向所述半导体基板的所述第1主面注入，从而在所述有源区域处的所述漂移层的至少一部分区域的所述第1主面侧形成第2导电型的基极层；
工序(c)，通过使用所述第1掩模而将第1导电型杂质离子向所述半导体基板的所述第1主面注入，从而在所述基极层的所述第1主面侧形成第1导电型的杂质层；
工序(d)，在所述工序(b)及(c)后，形成从所述半导体基板的所述第1主面到达所述漂移层的沟槽；
工序(e)，在所述沟槽的内部隔着绝缘膜埋入栅极电极；
工序(f)，在所述半导体基板的所述第1主面形成与所述第1掩模不同的图案的第2掩模；以及
工序(g)，通过使用所述第2掩模而将剂量比在所述工序(c)中注入的所述第1导电型杂质离子高的第2导电型杂质离子向所述半导体基板的所述第1主面注入，从而使所述杂质层的一部分变换为第2导电型的第1接触层。
2.根据权利要求1所述的半导体装置的制造方法，其中，
还具有：工序(h)，在所述边界区域及所述边缘区域，在所述半导体基板形成第2导电型的阱层，
所述工序(g)是在将所述杂质层的一部分变换为所述第1接触层的同时，在所述边界区域处在所述阱层的所述第1主面侧形成第2导电型的第2接触层的工序，
所述第2接触层的净杂质浓度比所述第1接触层高。
3.根据权利要求1所述的半导体装置的制造方法，其中，
所述工序(b)中注入的第2导电型杂质离子的在所述半导体基板中的扩散系数比所述工序(c)中注入的第1导电型杂质离子的在所述半导体基板中的扩散系数大。
4.根据权利要求1至3中任一项所述的半导体装置的制造方法，其中，
所述边界区域的宽度比所述杂质层的深度大。
5.根据权利要求1至4中任一项所述的半导体装置的制造方法，其中，
所述第1接触层的深度比所述杂质层的深度大。
6.根据权利要求1至5中任一项所述的半导体装置的制造方法，其中，
所述工序(g)是在将所述杂质层的一部分变换为所述第1接触层的同时，在所述有源区域处在与所述半导体基板的第1主面接触的所述漂移层形成第2导电型的第3接触层的工序，
所述第3接触层未包含浓度比所述漂移层的第1导电型杂质浓度高的第1导电型杂质，
所述第3接触层的净杂质浓度比所述第1接触层的净杂质浓度高。
7.一种半导体装置的制造方法，该半导体装置在俯视观察时被划分为有源区域、将所述有源区域包围的边界区域、将所述边界区域包围的边缘区域，
该半导体装置的制造方法具有如下工序：
工序(a)，在具有第1导电型的漂移层的半导体基板的第1主面形成第1掩模；
工序(b)，通过使用所述第1掩模而将第2导电型杂质离子向所述半导体基板的所述第1主面注入，从而在所述有源区域处的所述漂移层的所述第1主面侧形成第2导电型的基极层；
工序(c)，通过使用所述第1掩模而将第2导电型杂质离子向所述半导体基板的所述第1主面注入，从而在所述基极层的所述第1主面侧形成第2导电型的接触层；
工序(d)，在所述工序(b)及(c)后，形成从所述半导体基板的所述第1主面到达所述漂移层的沟槽；
工序(e)，在所述沟槽的内部隔着绝缘膜埋入栅极电极；
工序(f)，在所述半导体基板的所述第1主面形成与所述第1掩模不同的图案的第2掩模；以及
工序(g)，通过使用所述第2掩模而将剂量比在所述工序(c)中注入的第2导电型杂质离子高的第1导电型杂质离子向所述半导体基板的所述第1主面注入，从而使所述接触层的一部分变换为第1导电型的杂质层。
8.根据权利要求7所述的半导体装置的制造方法，其中，
还具有：工序(h)，在所述边界区域及所述边缘区域，在所述半导体基板形成第2导电型的第1阱层，
所述工序(b)是在形成所述基极层的同时，在所述边界区域处在所述第1阱层的所述第1主面侧形成第2导电型的第2阱层的工序，
所述第2阱层的净杂质浓度比所述第1阱层高。
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