CN115101585B - 氮化镓基高电子迁移率晶体管及其制备方法 - Google Patents

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Abstract

本发明提出一种氮化镓基高电子迁移率晶体管及其制备方法，该晶体管包括包括复合沟道层，其中的第一掺杂InxGa1‑xN沟道层中的Si掺杂浓度低于第二掺杂InyGa1‑yN沟道层中的Si掺杂浓度，第一掺杂InxGa1‑xN沟道层中的C掺杂浓度高于第二掺杂InyGa1‑yN沟道层中的C掺杂浓度，第一掺杂InxGa1‑xN沟道层中的In组分浓度低于第二掺杂InyGa1‑yN沟道层中的In组分浓度，第二掺杂InyGa1‑yN沟道层中的In组分浓度低于第三非掺杂InzGa1‑zN沟道层中的In组分浓度。本发明提出的氮化镓基高电子迁移率晶体管，能够提高HEMT器件的二维电子气浓度，进而提升器件的输出功率。

Description

氮化镓基高电子迁移率晶体管及其制备方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种氮化镓基高电子迁移率晶体管及其制备方法。
背景技术
氮化镓半导体材料是一种具有较大禁带宽度的半导体，属于所谓宽禁带半导体之列。它是微波功率晶体管的优良材料，也是蓝色光发光器件中的一种具有重要应用价值的半导体。
高电子迁移率晶体管(High Electron Mobility Transistor)中GaN沟道层处的二维电子气主要是由于AlGaN势垒层和GaN沟道层异质结影响而产生的，因极化效应而产生的二维电子气被束缚在电子势阱中，在现有的HEMT技术中，HEMT器件通常采用传统的AlGaN/GaN或AlGaN/AlN/GaN异质结外延片来进行制作。
然而，AlGaN/GaN或AlGaN/AlN/GaN异质结外延结构由于材料本身的限制，异质结界面由极化效应产生的二维电子气浓度不够高，限制了HEMT器件的输出功率。
发明内容
基于此，本发明的目的是提出一种氮化镓基高电子迁移率晶体管及其制备方法，以解决传统HEMT器件采用AlGaN/GaN或AlGaN/AlN/GaN异质结外延结构导致的二维电子气浓度较低的问题，有效提高HEMT器件的输出功率。
根据本发明提出的一种氮化镓基高电子迁移率晶体管，包括复合沟道层，所述复合沟道层包括依次层叠的第一掺杂InxGa1-xN沟道层、第二掺杂InyGa1-yN沟道层以及第三非掺杂InzGa1-zN沟道层，所述第一掺杂InxGa1-xN沟道层和所述第二掺杂InyGa1-yN沟道层在生长时均掺杂有Si和C；
所述第一掺杂InxGa1-xN沟道层中的Si掺杂浓度低于所述第二掺杂InyGa1-yN沟道层中的Si掺杂浓度，所述第一掺杂InxGa1-xN沟道层中的C掺杂浓度高于第二掺杂InyGa1-yN沟道层中的C掺杂浓度，所述第一掺杂InxGa1-xN沟道层中的In组分浓度低于所述第二掺杂InyGa1-yN沟道层中的In组分浓度，所述第二掺杂InyGa1-yN沟道层中的In组分浓度低于所述第三非掺杂InzGa1-zN沟道层中的In组分浓度。
综上，根据上述的氮化镓基高电子迁移率晶体管，通过新设计的复合沟道层，由于第二掺杂InyGa1-yN沟道层相对高Si、低C掺杂浓度，可使第二掺杂InyGa1-yN沟道层充分产生电子，以增强二维电子气的浓度，第一掺杂InxGa1-xN沟道层的高碳掺杂可增强自身电阻，以防止第二掺杂InyGa1-yN沟道层产生的电子向着第一掺杂InxGa1-xN沟道层远离第二掺杂InyGa1-yN沟道层的一面发生迁移，避免发生漏电现象，第一掺杂InxGa1-xN沟道层的低Si掺杂能够提升电子横向扩散能力，防止电子聚集于一点，提高器件的耐压能力，通过设置第三非掺杂InzGa1-zN沟道层，能够具有更低的势阱，可更好的容纳第二掺杂InyGa1-yN沟道层产生的高浓度二维电子气，进而能够有效提高HEMT器件的输出功率。此外，由于第一掺杂InxGa1-xN中的In组分浓度最低，具有更高的势垒，进而能够进一步的降低第二掺杂InyGa1-yN沟道层充分产生高浓度电子气引发的漏电风险，第三非掺杂InzGa1-zN沟道层具有更低的势垒，更利于电子的注入，提高二维电子气浓度，通过x＜y＜z，能够有效降低沟道层之间的晶格失配，提高复合沟道层的生长质量。
进一步地，所述第一掺杂InxGa1-xN沟道层中的Si掺杂浓度为1×1016-5×1016atoms/cm3，所述第二掺杂InyGa1-yN沟道层中的Si掺杂浓度为1×1018-5×1018atoms/cm3。
进一步地，所述第一掺杂InxGa1-xN沟道层中的C掺杂浓度为1×1019-8×1019atoms/cm3，所述第二掺杂InyGa1-yN沟道层中的C掺杂浓度为1×1016-8×1016atoms/cm3。
进一步地，所述第一掺杂InxGa1-xN沟道层中的x取值范围为0-0.15，所述第二掺杂InyGa1-yN沟道层中的y取值范围为0.15-0.3，第三非掺杂InzGa1-zN沟道层中的z取值范围为0.3-0.65。
进一步地，还包括衬底以及依次层叠于所述衬底上的成核层、缓冲层以及高阻层，所述第一掺杂InxGa1-xN沟道层层叠于所述高阻层上；
还包括依次层叠于所述第三非掺杂InzGa1-zN沟道层上的插入层、势垒层以及氮极性GaN盖帽层。
进一步地，所述势垒层为BαAlβGa1-α-βN势垒层和ScαAlβGa1-α-βN势垒层中的任意一种。
进一步地，所述BαAlβGa1-α-βN势垒层或所述ScαAlβGa1-α-βN势垒层沿远离所述插入层的方向其Al组分浓度逐渐降低。
进一步地，在所述BαAlβGa1-α-βN势垒层或所述ScαAlβGa1-α-βN势垒层中：
α的取值范围为10%-25%，β的取值范围为0-25%。
另一方面，本发明还提出一种氮化镓基高电子迁移率晶体管的制备方法，用于制备上述的氮化镓基高电子迁移率晶体管，在制备所述氮化镓基高电子迁移率晶体管的复合沟道层时，所述制备方法包括：
依次生长第一掺杂InxGa1-xN沟道层、第二掺杂InyGa1-yN沟道层以及第三非掺杂InzGa1-zN沟道层，其中：
所述第一掺杂InxGa1-xN沟道层中的Si掺杂浓度低于所述第二掺杂InyGa1-yN沟道层中的Si掺杂浓度，所述第一掺杂InxGa1-xN沟道层中的C掺杂浓度高于第二掺杂InyGa1-yN沟道层中的C掺杂浓度，所述第一掺杂InxGa1-xN沟道层中的In组分浓度低于所述第二掺杂InyGa1-yN沟道层中的In组分浓度，所述第二掺杂InyGa1-yN沟道层中的In组分浓度低于所述第三非掺杂InzGa1-zN沟道层中的In组分浓度。
进一步地，在制备所述复合沟道层之前，所述制备方法包括：
提供一衬底，并在所述衬底上依次生长成核层、缓冲层、高阻层，所述复合沟道层中的第一掺杂InxGa1-xN沟道层层叠于所述高阻层上；
在制备所述复合沟道层之后，所述制备方法还包括：
在所述复合沟道层中的第三非掺杂InzGa1-zN沟道层上依次生长插入层、势垒层以及氮极性GaN盖帽层。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实施例了解到。
附图说明
图1为本发明第一实施例提出的氮化镓基高电子迁移率晶体管的结构示意图；
图2为本发明第二实施例提出的氮化镓基高电子迁移率晶体管的制备方法的流程图。
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的若干实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及／或”包括一个或多个相关的所列项目的任意的和所有的组合。
实施例1
请参阅图1，所示为本发明第一实施例中的氮化镓基高电子迁移率晶体管的结构示意图，该氮化镓基高电子迁移率晶体管包括衬底10和设于所述衬底10上的成核层20、缓冲层30、高阻层40、复合沟道层50、插入层60、势垒层70以及氮极性盖帽层80，其中：
为了解决目前传统异质结外延结构极化效应产生的二维电子气浓度不高的问题，该复合沟道层50包括依次层叠的第一掺杂InxGa1-xN沟道层501、第二掺杂InyGa1-yN沟道层502以及第三非掺杂InzGa1-zN沟道层503，在本实施例中，第一掺杂InxGa1-xN沟道层501具体层叠于高阻层上，所述第一掺杂InxGa1-xN沟道层501和所述第二掺杂InyGa1-yN沟道层502在生长时均掺杂有Si和C，同时，所述第一掺杂InxGa1-xN沟道层501中的Si掺杂浓度低于所述第二掺杂InyGa1-yN沟道层502中的Si掺杂浓度，所述第一掺杂InxGa1-xN沟道层501中的C掺杂浓度高于第二掺杂InyGa1-yN沟道层502中的C掺杂浓度，第二掺杂InyGa1-yN沟道层502相对高Si、低C掺杂可充分产生电子，增强二维电子气的浓度，第一掺杂InxGa1-xN沟道层501相对低Si高C掺杂，首先高C掺杂可增强此层电阻以防止电子迁移至缓冲层30，避免器件出现漏电现象，其次低Si掺杂提升电子横向扩散能力，防止电子聚集于一点，提高器件耐压能力，提升器件可靠性，第三非掺杂InzGa1-zN沟道层503具有更低的势阱，可更好的容纳产生的高浓度二维电子气。
进一步的，所述第一掺杂InxGa1-xN沟道层501中的In组分浓度低于所述第二掺杂InyGa1-yN沟道层502中的In组分浓度，所述第二掺杂InyGa1-yN沟道层502中的In组分浓度低于所述第三非掺杂InzGa1-zN沟道层503中的In组分浓度，即x＜y＜z，使得第一掺杂InxGa1-xN沟道层501具有更高的势垒，可进一步阻挡第二掺杂InyGa1-yN沟道层502产生电子迁移至缓冲层，避免产生漏电问题，第三非掺杂InzGa1-zN沟道层503具有更低的势垒，更利于电子的注入，以进一步提高二维电子气浓度。此外通过将各层中的In组分浓度设置成x＜y＜z，能够有效降低各沟道层之间的晶格失配，进而提高复合沟道层的生长质量。
示例而非限定，所述第一掺杂InxGa1-xN沟道层501中的Si掺杂浓度为1×1016-5×1016atoms/cm3，例如1×1016 atoms/cm3、3×1016 atoms/cm3或者5×1016 atoms/cm3等等，所述第二掺杂InyGa1-yN沟道层502中的Si掺杂浓度为1×1018-5×1018atoms/cm3，例如1×1018atoms/cm3、3×1018 atoms/cm3或者5×1018 atoms/cm3等等。
所述第一掺杂InxGa1-xN沟道层501中的C掺杂浓度为1×1019-8×1019atoms/cm3，例如1×1019 atoms/cm3、4.5×1019 atoms/cm3以及8×1019 atoms/cm3，所述第二掺杂InyGa1- yN沟道层502中的C掺杂浓度为1×1016-8×1016atoms/cm3，例如1×1016atoms/cm3、4.5×1016atoms/cm3以及8×1016 atoms/cm3。
所述第一掺杂InxGa1-xN沟道层501中的x取值范围为0-0.15，例如x可为0.01、0.07、0.15等等，所述第二掺杂InyGa1-yN沟道层502中的y取值范围为0.15-0.3，例如0.16、0.22、0.3等等，第三非掺杂InzGa1-zN沟道层503中的z取值范围为0.3-0.65，例如0.31、0.48、0.65等等，需要说明的是，x、y、z的取值范围均为左开右闭。
还需说明的是，本实施例中的势垒层为BαAlβGa1-α-βN势垒层和ScαAlβGa1-α-βN势垒层中的任意一种，由于第三非掺杂InzGa1-zN沟道层503具有更大的晶格常数，势垒层70因为B元素或者Sc元素的掺杂，使得本实施例中的势垒层70晶格常数要远比传统的AlGaN势垒层更小，因此第三非掺杂InzGa1-zN沟道层503和掺B或Sc的势垒层70组成的异质结将具有更强的极化作用，使得第三非掺杂InzGa1-zN沟道层503可产生高浓度的二维电子气浓度，提高电子迁移率晶体管的工作频率。
示例而非限定，在BαAlβGa1-α-βN势垒层或ScαAlβGa1-α-βN势垒层中，α的取值范围均为10%-25%，例如10%、17.5%、25%等等。
进一步地，BαAlβGa1-α-βN势垒层或ScαAlβGa1-α-βN势垒层中的Al组分沿生长方向逐渐降低，即沿远离所述插入层的方向其Al组分浓度逐渐降低，也就是说BαAlβGa1-α-βN势垒层或ScαAlβGa1-α-βN势垒层在与GaN盖帽层交界处部分的Al组分浓度最低，可以降低Al组分和空气中氧反应产生悬挂键，减少了势垒层表面态，提高了器件的性能，具体的，β的取值范围为0-25%，即BαAlβGa1-α-βN势垒层或ScαAlβGa1-α-βN势垒层中Al组分的浓度沿生长方向递减，且浓度范围在0-25%之内，包含端值。
除此之外，由于传统的氮镓铝势垒层上方覆盖GaN盖帽层后也会产生极化效应，进而产生与 HEMT 器件异质结相反的极化电场，导致异质结处的极化作用退化，从而影响器件沟道层处二维电子气浓度，造成器件性能下降，因为掺杂有B或Sc元素的AlGaN势垒层受到复合沟道层50的应力，而盖帽层受到势垒层70的应力，若采用的盖帽层与势垒层的极性一致，盖帽层产生和HEMT器件异质结相反的极化电场，会影响器件沟道处的二维电子器浓度。基于此，本实施例中的盖帽层采用氮极性GaN盖帽层，以保证受到压应力的氮极性盖帽层产生和HEMT器件异质结一致的极化电场，可增强器件沟道处的二维电子气浓度，在本实施例中，生长所述氮极性GaN层时N源的摩尔浓度与Ga源摩尔浓度比值取值范围为：1500-4000，即N源的摩尔浓度与Ga源摩尔浓度比值相对较高。
进一步的，在电子气浓度得到进一步加强的情况下，在BαAlβGa1-α-βN势垒层或ScαAlβGa1-α-βN势垒层上可沉积更厚的氮极性GaN盖帽层，厚度范围为：5-30nm，例如5nm、25nm、30nm等等，传统的盖帽层由于会与势垒层产生相反的极化电场，为了削弱这种影响，一般会将盖帽层做的较薄，但同时又会使得势垒层极容易与外界的空气发生反应，产生氧悬挂件，进而影响器件性能，基于此，通过设置更厚的氮极性GaN盖帽层，能够进一步隔绝势垒层中Al元素和外界的氧发生反应，有效减少氧悬挂键的形成，提升器件性能，改善电流崩塌的问题。
与此同时，在HEMT器件的实际制作过程中，为了保证极化强度，AlGaN势垒层需保证一定的厚度，但厚AlGaN势垒层会导致二维电子气迁移率因散射作用而降低，且需增加器件栅极长度来有效控制沟道二维电子气，这同样会限制了高电子迁移率晶体管工作频率的提高，然而，在本实施例中，在异质结的极化作用得到加强的情况下，势垒层的厚度可以相对制作的偏薄，势垒层厚度范围为2-80nm，例如2nm、41nm、80nm等等，通过减薄了势垒层厚度，能够改善了二维电子气因厚度大而被散射的问题，同时提高了二维电子气迁移率，进而提高高电子迁移率晶体管的工作频率。
综上，根据上述的氮化镓基高电子迁移率晶体管，通过新设计的复合沟道层，由于第二掺杂InyGa1-yN沟道层相对高Si、低C掺杂浓度，可使第二掺杂InyGa1-yN沟道层充分产生电子，以增强二维电子气的浓度，第一掺杂InxGa1-xN沟道层的高碳掺杂可增强自身电阻，以防止第二掺杂InyGa1-yN沟道层产生的电子向着第一掺杂InxGa1-xN沟道层远离第二掺杂InyGa1-yN沟道层的一面发生迁移，避免发生漏电现象，第一掺杂InxGa1-xN沟道层的低Si掺杂能够提升电子横向扩散能力，防止电子聚集于一点，提高器件的耐压能力，通过设置第三非掺杂InzGa1-zN沟道层，能够具有更低的势阱，可更好的容纳第二掺杂InyGa1-yN沟道层产生的高浓度二维电子气，进而能够有效提高HEMT器件的输出功率。此外，由于第一掺杂InxGa1-xN中的In组分浓度最低，具有更高的势垒，进而能够进一步的降低第二掺杂InyGa1-yN沟道层充分产生高浓度电子气引发的漏电风险，第三非掺杂InzGa1-zN沟道层具有更低的势垒，更利于电子的注入，提高二维电子气浓度，通过x＜y＜z，能够有效降低沟道层之间的晶格失配，提高复合沟道层的生长质量。
实施例2
请参阅图2，所示为本发明第二实施例中的氮化镓基高电子迁移率晶体管的制备方法的流程图，该方法包括步骤S01至步骤S07，其中：
步骤S01：提供一衬底，并在衬底的表面沉积成核层；
需要说明的是，本步骤中的衬底包括但不限于硅衬底、蓝宝石衬底、碳化硅衬底、GaN衬底；作为本发明的一个示例，采用硅衬底作为本实施例的外延层生长衬底。
成核层包括但不限于AlN、AlGaN、GaN中的任意一种或两种以上材料的组合，作为本发明的一个示例，成核层具体为AlN成核层，N（氮）源可为NH3， Al（铝）源可为TMAl，具体沉积工艺为，控制反应腔温度为600-1000℃，腔体压力可为100-300torr，制成生长厚度为5-40nm，具体的作为本发明的一个示例， AlN成核层生长厚度为15nm，通过成核层的插入能提高GaN的晶体质量。
步骤S02：在成核层的表面沉积缓冲层；
需要说明的是，缓冲层包括但不限于AlN、AlGaN、GaN中任意一种或多种材料的组合，作为本发明的一个示例，成核层具体为AlGaN缓冲层，N（氮）源可为NH3，Ga（镓）源可为TMGa，Al（铝）源可为TMAl，具体沉积工艺为，反应腔温度可为800-1200℃，腔体压力可为100-300torr，生长厚度可为1-4um，具体的作为本发明的一个示例，AlGaN缓冲层厚度可为2.5um。
步骤S03：在缓冲层的表面沉积GaN高阻层；
在本步骤中，该GaN高阻层可为掺杂的，也可为不掺杂的，作为本发明的一个示例，所述GaN高阻层为含碳掺杂的GaN高阻层，其N（氮）源可为NH3，Ga（镓）源可为TMGa，具体沉积工艺为，控制反应腔温度范围为800-1200℃，反应腔压力可为50-200torr，碳掺杂浓度为0.1× 1020 atoms/cm3-2× 1020 atoms/cm3，生长厚度可为1-4um，具体的，在本实施例中，GaN高阻层的碳掺杂浓度为0.4× 1020 atoms/cm3，GaN高阻层厚度可为1.5um。
步骤S04：在GaN高阻层的表面沉积复合沟道层；
作为本发明的一个示例，第一掺杂InxGa1-xN沟道层的具体沉积工艺为：N（氮）源采用NH3，Ga（镓）源可为TMGa，In（铟）源可为TMIn，反应腔温度控制在750-1000℃，反应腔压力控制在80-200torr，生长厚度为10-40nm，具体的，以x取值0.1为例，得到第一掺杂In0.1Ga0.9N沟道层，其Si掺杂浓度可为5×1016atoms/cm3，C掺杂浓度可以为5×1019atoms/cm3，厚度可以为30nm。
进一步的，对于第二掺杂InyGa1-yN沟道层，具体沉积工艺为N（氮）源选用NH3，Ga（镓）源选用TMGa，In（铟）源选用TMIn，反应腔温度可为700-950℃，反应腔压力可为80-200torr，Si掺杂浓度为1×1018-5×1018atoms/cm3，C掺杂浓度为1×1016-8×1016atoms/cm3，生长厚度可为10-40nm，例如，第二掺杂InyGa1-yN沟道层中的Si掺杂浓度可为4×1018atoms/cm3，C掺杂浓度为3.5×1016atoms/cm3，厚度可为25nm。
进一步的，在生长第三非掺杂InzGa1-zN沟道层时，z取值可为0.5、具体沉积工艺为：N（氮）源可为NH3，Ga（镓）源可为TMGa，In（铟）源可为TMIn，反应腔温度可为700-900℃，反应腔压力可为80-200torr，生长厚度可为50-200nm。
步骤S05：在复合沟道层中的第三非掺杂InzGa1-zN沟道层的表面沉积AlN插入层；
作为本发明的一个示例，在生长AlN插入层时，其N（氮）源可采用NH3，Al（铝）源可采用TMGa，AlN插入层的具体沉积工艺为：控制反应腔温度在700-1100℃，反应腔压力在100-200torr，生长厚度可为1-6nm，例如，AlN插入层厚度可为2nm。
步骤S06：在AlN插入层的表面沉积BαAlβGa1-α-βN势垒层或ScαAlβGa1-α-βN势垒层；
需要重点说明的是，由于B元素或者Sc元素的掺杂，使得BαAlβGa1-α-βN势垒层或ScαAlβGa1-α-βN势垒层的晶格常数要远比传统的AlGaN势垒层小，因此由第三非掺杂InzGa1-zN沟道层/BαAlβGa1-α-βN势垒层组成的异质结或第三非掺杂InzGa1-zN沟道层/ScαAlβGa1-α-βN势垒层组成的异质结将具有更强的极化作用，作为本发明的一个示例，以BαAlβGa1-α-βN势垒层为例，沿生长方向，BαAlβGa1-α-βN势垒层的B组分浓度为20%，Al组分由25%降低至0%，即沿生长方向（远离插入层的方向）Al的浓度逐渐降低，甚至降为零，例如：势垒层由B0.2Al0.25Ga0.55N势垒层过渡至B0.2Ga0.8N势垒层，即与后续生长的盖帽层直接接触的为纯BGaN势垒层或者极低Al组分浓度的BGaN势垒层，以降低势垒层与外界空气产生悬挂件的可能，起到减少了势垒层表面态，提高了器件性能的目的。
进一步的，在生长BαAlβGa1-α-βN势垒层时，Al（铝）源采用TMAl， N（氮）源采用NH3，Ga（镓）源采用TMGa，B（硼）源采用三乙基硼，反应腔温度控制在800-1200℃，反应腔压力可为100-200torr，BαAlβGa1-α-βN势垒层生长厚度可为2-80nm。
步骤S07：在BαAlβGa1-α-βN势垒层的表面沉积N极性盖帽层。
需要说明的是，N极性盖帽层为N极性GaN盖帽层，在生长N极性GaN盖帽层前，需通入NH3进行氮化处理，NH3流量可为200slm，反应腔温度可为1050℃，时间可为2min。
进一步的，生长N极性GaN盖帽层时，N源的摩尔浓度与Ga源的摩尔浓度比值取值范围为：1500-4000，即N源的摩尔浓度与Ga源摩尔浓度比值相对较高， 同时N（氮）源采用NH3，流量可为150-240 slm，Ga（镓）源可为TEGa，流量可为60-100 sccm，反应腔温度可为700-1100℃，反应腔压力可为100-200torr，N极性GaN盖帽层生长厚度可为5-50nm。
综上，根据本发明提出的氮化镓基高电子迁移率晶体管的制备方法，具有以下优点：
1. 由于第二掺杂InyGa1-yN沟道层相对高Si、低碳掺杂可使沟道层产生电子，增强二维电子气的浓度，第一掺杂InxGa1-xN沟道层相对低Si高碳掺杂，高碳掺杂可增强此层电阻防止电子迁移至缓冲层防止器件出现漏电现象，低Si掺杂提升电子横向扩散能力，防止电子聚集于一点，提高期间耐压能力，进而提升器件可靠性，第三非掺杂InzGa1-zN沟道层具有更低的势阱，可更好的容纳产生的高浓度二维电子气。
2.由于第一掺杂InxGa1-xN沟道层具有更高的势垒，可进一步阻挡第二掺杂InyGa1- yN沟道层产生的电子迁移至缓冲层，从而产生漏电问题，第三非掺杂InzGa1-zN沟道层具有更低的势垒，更利于电子的注入提高二维电子气。此外，通过第一掺杂InxGa1-xN沟道层In组分浓度低于第二掺杂InyGa1-yN沟道层，第二掺杂InyGa1-yN沟道层In组分浓度低于第三非掺杂InzGa1-zN沟道层，可以降低和GaN薄膜的晶格失配，提升沟道层的晶体质量。
3.第三非掺杂InzGa1-zN沟道层具有更大的晶格常数，势垒层因为B元素或者Sc元素的掺杂，使得势垒层的晶格常数要远比单纯的AlGaN势垒层更小，因此本实施例中的第三非掺杂InzGa1-zN沟道层/势垒层组成的异质结将具有更强的极化作用，可产生高浓度的二维电子气浓度，提高高电子迁移率晶体管工作频率。
4.势垒层中的Al组分沿生长方向逐渐降低，与GaN盖帽层交界处Al组分最低，靠近表面部分低Al组分也可以降低Al组分和空气中氧反应产生悬挂键，减少了势垒层表面态，提高了器件的性能。
5. 因掺B或掺Sc的势垒层受到沟道层拉应力，盖帽层受到势垒层压应力，若在势垒层和盖帽层极性一致的情况下，盖帽层产生和HEMT器件异质结相反的极化电场，会影响器件沟道处的二维电子器浓度，而本发明设置氮极性盖帽层，因氮极性和镓极性的极性相反，受到压应力的氮极性盖帽层产生和HEMT器件异质结一致的极化电场，可增强器件沟道处的二维电子器浓度。
6.因氮极性盖帽层产生的极化电场不再是削弱器件的二维电子器浓度，反而在一定程度得到了加强，势垒层上可沉积相对更厚的盖帽层，进一步隔绝AlGaN势垒层中Al元素和氧反应，减少氧悬挂键的形成，提升器件性能，改善电流崩塌的问题。
对比例1
在本对比例中，制备氮化镓基高电子迁移率晶体管的工艺为：依次生长衬底、成核层、缓冲层、GaN高阻层、GaN沟道层、AlN插入层、AlGaN势垒层、GaN盖帽层，其中：
GaN沟道层：反应腔温度可为1050℃，反应腔压力可为150torr，以NH3作为N（氮）源，TMGa作为（镓）源，生长厚度为100nm的（未掺杂的单层的）GaN沟道层。
AlGaN势垒层：反应腔温度为1150℃，反应腔压力可为150torr，NH3作为N（氮）源，TMGa作为（镓）源，TMAl作为Al（铝）源，生长厚度为25nm的（未掺杂B或Sc的、Al组分未渐变的）AlGaN势垒层。
对照组盖帽层：反应腔温度可为1000℃，反应腔压力可为100torr，NH3作为N（氮）源，TMGa作为（镓）源，生长厚度为10nm的镓极性GaN帽层。
通过上述对比例，得到的晶体管其二维电子气约为6×1011cm-2，击穿电压约为55V。
实验例1-9
请参阅表1，所示为实验例1-9的实验数据，与对比例不同的是，在实验例1-9中，只对应将传统的GaN沟道层调整为复合沟道层，并改变第一掺杂InxGa1-xN沟道层和第二掺杂InyGa1-yN沟道层掺Si量，且规定第一掺杂InxGa1-xN沟道层和第二掺杂InyGa1-yN沟道层均不掺杂碳，得到的数据如下：
表1
Figure 628430DEST_PATH_IMAGE001
实验例10-14
请参阅表2，所示为实验例10-14的实验数据，与对比例不同的是，在实验例10-14中，只对应将传统的GaN沟道层调整为复合沟道层，并改变第一掺杂InxGa1-xN沟道层和第二掺杂InyGa1-yN沟道层掺C量，且规定第一掺杂InxGa1-xN沟道层和第二掺杂InyGa1-yN沟道层均不掺杂Si，得到的数据如下：
表2
Figure 76728DEST_PATH_IMAGE002
实验例15-18
请参阅表3 ，所示为实验例15-18的实验数据，与对比例不同的是，在实验例15-18中，只对应将传统的AlGaN势垒层调整为BαAlβGa1-α-βN势垒层，并改变BαAlβGa1-α-βN势垒层中B的含量，得到的数据如下：
表3
Figure 387624DEST_PATH_IMAGE003
综上，根据本发明上述实验例与对比例的实验数据可知，相比于传统的制备方法，采用本发明公开的制备方法制备晶体管，其二维电子气浓度提高了3.5-10.3倍，击穿电压提高了12.7%-30.9%，说明其性能得到极大程度的加强。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明的保护范围应以所附权利要求为准。

Claims (10)

1.一种氮化镓基高电子迁移率晶体管，其特征在于，包括依次层叠的缓冲层、复合沟道层以及势垒层，其中：
所述复合沟道层包括依次层叠于所述缓冲层上的第一掺杂InxGa1-xN沟道层、第二掺杂InyGa1-yN沟道层以及第三非掺杂InzGa1-zN沟道层，所述第一掺杂InxGa1-xN沟道层和所述第二掺杂InyGa1-yN沟道层在生长时均掺杂有Si和C；
所述第一掺杂InxGa1-xN沟道层中的Si掺杂浓度低于所述第二掺杂InyGa1-yN沟道层中的Si掺杂浓度，所述第一掺杂InxGa1-xN沟道层中的C掺杂浓度高于第二掺杂InyGa1-yN沟道层中的C掺杂浓度，所述第一掺杂InxGa1-xN沟道层中的In组分浓度低于所述第二掺杂InyGa1-yN沟道层中的In组分浓度，所述第二掺杂InyGa1-yN沟道层中的In组分浓度低于所述第三非掺杂InzGa1-zN沟道层中的In组分浓度。
2.根据权利要求1所述的氮化镓基高电子迁移率晶体管，其特征在于，所述第一掺杂InxGa1-xN沟道层中的Si掺杂浓度为1×1016-5×1016atoms/cm3，所述第二掺杂InyGa1-yN沟道层中的Si掺杂浓度为1×1018-5×1018atoms/cm3。
3.根据权利要求1所述的氮化镓基高电子迁移率晶体管，其特征在于，所述第一掺杂InxGa1-xN沟道层中的C掺杂浓度为1×1019-8×1019atoms/cm3，所述第二掺杂InyGa1-yN沟道层中的C掺杂浓度为1×1016-8×1016atoms/cm3。
4.根据权利要求1所述的氮化镓基高电子迁移率晶体管，其特征在于，所述第一掺杂InxGa1-xN沟道层中的x取值范围为0-0.15，所述第二掺杂InyGa1-yN沟道层中的y取值范围为0.15-0.3，第三非掺杂InzGa1-zN沟道层中的z取值范围为0.3-0.65。
5.根据权利要求1-4任一项所述的氮化镓基高电子迁移率晶体管，其特征在于，还包括衬底以及层叠于所述衬底上的成核层以及层叠于所述缓冲层上的高阻层，所述第一掺杂InxGa1-xN沟道层层叠于所述高阻层上，所述缓冲层层叠于所述成核层上；
还包括依次层叠于所述第三非掺杂InzGa1-zN沟道层上的插入层，以及层叠于所述势垒层上的氮极性GaN盖帽层，所述势垒层层叠于所述插入层上。
6.根据权利要求5所述的氮化镓基高电子迁移率晶体管，其特征在于，所述势垒层为BαAlβGa1-α-βN势垒层和ScαAlβGa1-α-βN势垒层中的任意一种。
7.根据权利要求6所述的氮化镓基高电子迁移率晶体管，其特征在于，所述BαAlβGa1-α-βN势垒层或所述ScαAlβGa1-α-βN势垒层沿远离所述插入层的方向其Al组分浓度逐渐降低。
8.根据权利要求7所述的氮化镓基高电子迁移率晶体管，其特征在于，在所述BαAlβGa1-α-βN势垒层或所述ScαAlβGa1-α-βN势垒层中：
α的取值范围为10%-25%，β的取值范围为0-25%。
9.一种氮化镓基高电子迁移率晶体管的制备方法，用于制备权利要求1-8任一项所述的氮化镓基高电子迁移率晶体管，其特征在于，在制备所述氮化镓基高电子迁移率晶体管的复合沟道层时，所述制备方法包括：
依次生长第一掺杂InxGa1-xN沟道层、第二掺杂InyGa1-yN沟道层以及第三非掺杂InzGa1- zN沟道层，其中：
所述第一掺杂InxGa1-xN沟道层中的Si掺杂浓度低于所述第二掺杂InyGa1-yN沟道层中的Si掺杂浓度，所述第一掺杂InxGa1-xN沟道层中的C掺杂浓度高于第二掺杂InyGa1-yN沟道层中的C掺杂浓度，所述第一掺杂InxGa1-xN沟道层中的In组分浓度低于所述第二掺杂InyGa1-yN沟道层中的In组分浓度，所述第二掺杂InyGa1-yN沟道层中的In组分浓度低于所述第三非掺杂InzGa1-zN沟道层中的In组分浓度。
10.根据权利要求9所述的氮化镓基高电子迁移率晶体管的制备方法，其特征在于，在制备所述复合沟道层之前，所述制备方法包括：
提供一衬底，并在所述衬底上依次生长成核层、缓冲层、高阻层，所述复合沟道层中的第一掺杂InxGa1-xN沟道层层叠于所述高阻层上；
在制备所述复合沟道层之后，所述制备方法还包括：
在所述复合沟道层中的第三非掺杂InzGa1-zN沟道层上依次生长插入层、势垒层以及氮极性GaN盖帽层。
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* Cited by examiner, † Cited by third party
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CN115954378B (zh) * 2023-03-15 2023-06-02 江西兆驰半导体有限公司 氮化镓功率器件及其制备方法
CN116978944B (zh) * 2023-09-15 2023-12-01 江西兆驰半导体有限公司 一种高电子迁移率晶体管及制备方法
CN117352537B (zh) * 2023-12-06 2024-03-08 江西兆驰半导体有限公司 氮化镓基高电子迁移率晶体管外延片及其制备方法、hemt

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2014108946A1 (ja) * 2013-01-10 2017-01-19 パナソニックＩｐマネジメント株式会社 電界効果トランジスタ
CN103633133B (zh) * 2013-12-04 2016-03-02 中国电子科技集团公司第五十研究所 量子阱hemt器件及其制备方法和二维电子气分布方法
CN104269433B (zh) * 2014-09-05 2017-03-22 电子科技大学 具有复合沟道层的氮化镓基增强型异质结场效应晶体管
JP6398678B2 (ja) * 2014-12-11 2018-10-03 富士通株式会社 半導体装置及び半導体装置の製造方法
JP7393138B2 (ja) * 2019-06-24 2023-12-06 住友化学株式会社 Ｉｉｉ族窒化物積層体
CN114530499A (zh) * 2022-01-26 2022-05-24 湖北文理学院 一种InP HEMT外延结构
CN114914296B (zh) * 2022-07-19 2022-09-16 江西兆驰半导体有限公司 一种外延片、外延片制备方法及高电子迁移率晶体管

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