CN115097691A

CN115097691A - 一种掩模板及形成方法

Info

Publication number: CN115097691A
Application number: CN202211036759.6A
Authority: CN
Inventors: 叶伟; 魏姣阳
Original assignee: Nexchip Semiconductor Corp
Current assignee: Nexchip Semiconductor Corp
Priority date: 2022-08-29
Filing date: 2022-08-29
Publication date: 2022-09-23
Anticipated expiration: 2042-08-29
Also published as: CN115097691B

Abstract

本发明公开了一种掩模板及形成方法，属于显示元件设计及制造领域。所述掩模板包括：多个曝光图案区呈阵列排布；第一边界区，设置在所述曝光图案区的一侧；第二边界区，与所述第一边界区对称设置在所述曝光图案区的另一侧；第三边界区和第四边界区，设置在所述第一边界区和所述第二边界区之间，且对称设置在曝光图案区的两侧；保护区，设置在第四边界区上；多个测试区域，设置在曝光图案区的一侧，且部分所述测试区域位于所述第三边界区上；第一套刻标记单元，部分设置在所述第一边界区上，部分设置在所述第二边界区上；第二套刻标记单元，设置在所述第三边界区上。通过本发明提供的一种掩模板及形成方法，能够增加晶圆上有效芯片的数量。

Description

一种掩模板及形成方法

技术领域

本发明属于显示元件设计及制造领域，特别涉及一种掩模板及形成方法。

背景技术

随着半导体制造业工艺技术节点不断更新，光刻掩膜图形均匀性的量测要求增加，需要尽可能全面的量测到掩模板的所有区域。目前测量点（testpad）经常会设计放在芯片之间的切割道（scribe line）区域上，测量点只用做量测，封装测试后会被切割掉中。但在形成掩模板的过程中，会在芯片的测量区的方向产成一个切割外圈，用于形成曝光工序用的刻套标记，用于与晶圆上的对位图形(Overlay Mark）对齐，相当于测量区占用一个切割道，相邻方向有一个摆放刻套标记的切割外圈，不利于晶圆空间有效利用，减少晶圆上生产的芯片个数。同时，掩模板的一侧有两道切割道，不利于封装切割。

发明内容

本发明的目的在于提供一种掩模板及形成方法，通过本发明提供的一种掩模板及形成方法，可提高晶圆的利用率，增加晶圆上有效芯片的数量。

为解决上述技术问题，本发明是通过以下技术方案实现的：

本发明提供一种掩模板，包括：

多个曝光图案区，且所述多个曝光图案区呈阵列排布；

第一边界区，设置在所述曝光图案区的一侧；

第二边界区，设置在所述曝光图案区的另一侧，且与所述第一边界区对称设置；

第三边界区和第四边界区，设置在所述第一边界区和所述第二边界区之间，且所述第三边界区与所述第四边界区对称设置在所述曝光图案区的两侧；

保护区，设置在所述第四边界区上；

多个测试区域，设置在所述曝光图案区的一侧，且部分所述测试区域位于所述第三边界区上；

第一套刻标记单元，部分设置在所述第一边界区上，部分设置在所述第二边界区上；以及

第二套刻标记单元，设置在所述第三边界区上。

在本发明一实施例中，所述第一边界区和所述第二边界区的宽度相等，且所述第一边界区的宽度为50μm~60μm。

在本发明一实施例中，所述多个曝光图案区之间具有切割道。

在本发明一实施例中，所述第三边界区的宽度等于所述切割道的宽度。

在本发明一实施例中，所述第一套刻标记单元包括第一分部和第二分部，所述第一分部和所述第二分部交错设置在所述第一边界区和所述第二边界区上。

在本发明一实施例中，所述第一边界区上的所述第一分部与所述第二边界区上的第二分部对称设置，所述第一边界区上的所述第二分部与所述第二边界区上的第一分部对称设置。

在本发明一实施例中，所述第二套刻标记单元包括多个第二套刻标记，所述第二套刻标记与所述测试区域设置在同一所述切割道内，且所述第二套刻标记与所述测试区域紧邻设置。

在本发明一实施例中，所述第二套刻标记的长度大于或等于350μm。

本发明还提供一种掩模板的形成方法，至少包括以下步骤：

提供一布局设计图；

在所述布局设计图上阵列排布多个曝光图案区和多个测试区域；

在所述布局设计图上包括位于所述曝光图案区的边缘的第一边界区、第二边界区、第三边界区和第四边界区，所述第一边界区与所述第二边界区对称设置在所述曝光图案区的两侧，所述第三边界区设置在所述第一边界区和所述第二边界区之间，所述第三边界区和所述第四边界区对称设置在所述曝光图案区的两侧，且部分所述测试区域位于所述第三边界区上；

在所述第三边界区相对于所述曝光图案区的一侧设置占位区；

在所述第四边界区上设置保护区；

在所述第一边界区上设置部分第一套刻标记单元，在所述第二边界区上设置部分所述第一套刻标记单元；

在所述第三边界区上设置第二套刻标记单元；以及

以所述第一边界区、所述第二边界区、所述第四边界区以及所述第二套刻标记单元的边界为界，获取掩模板。

本发明一实施例中，所述占位区与所述第三边界区上的所述测试区域紧邻设置。

综上所述，本发明提供一种掩模板及形成方法，能够准确定位曝光图案区的位置，提高曝光区域的边缘区域与中心区域的曝光均匀性，从而提高半导体器件制作的良率。去除掩模板在测试区域的外侧的切割外圈，从而提升掩模板的利用率。且制备的掩模板在完成一个曝光单元的曝光后，在进行下一个曝光单元的曝光时，避免已曝光区域再次受到影响，提高曝光的效率。第一套刻标记单元分别设置，即能够完成曝光，形成结构完整，又不影响掩模板与晶圆的曝光对位，有效节省了晶圆的空间，增加晶圆上有效芯片的数量，提高封装切割效率，增加生产效率，且定位准确，提高曝光精度。

当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一实施例中布局设计图上曝光图案区和测试区的排列布局图。

图2为一实施例中占位区结构示意图。

图3为一实施例中保护区结构示意图。

图4为一实施例中第一套刻标记单元结构示意图。

图5为一实施例中第二套刻标记单元结构示意图。

图6为一实施例中掩膜板结构示意图。

标号说明：

10布局设计图；101第一边界区；102第二边界区；103第三边界区；104第四边界区；11曝光图案区；12测试区域；13占位区；14保护区；15第一分部；16第二分部；17第二套刻标记。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。

在集成电路制造过程中，需要将半导体器件中的多层进行物理关联，以满足使用要求。那么，套刻精度（verlay）必须满足要求，即每一层就必须达到和前层在一定范围内的对准(alignment)。在满足制作精度的同时，一片晶圆上芯片的数量也需要达到最大数量值，即在曝光过程中，最大化的利用晶圆的表面积。因此，需要减小掩模板的边界区的面积占比，增加曝光图案区的数量。本发明提供一种掩模板及形成方法，在芯片的测量点的方向上，曝光工序用的套刻标记单元设置在测量点所在的切割道上，减少套刻标记单元占用的切割道，减小掩模板的边界区的面积占比，增加曝光图案区的数量。

请参阅图1所示，在本发明一实施例中，选取待优化的掩模板的布局设计图的至少部分进行建模，具体例如以一个曝光单元为例进行阐述。在布局设计图10中，待优化的掩模板包括多个曝光图案区11和多个边界区。曝光图案区11阵列设置排布在布局设计图10上，在每个曝光图案区11一侧的相同位置设置测试区域12，边界区设置在曝光图案区11阵列和测试区域12的四周，构成布局设计图10的边界。

请参阅图1所示，在本发明一实施例中，在布局设计图10中设置多个曝光图案区11，形成一个曝光单元，即最终形成的掩模板的尺寸，在X轴方向上，最大尺寸例如为30mm~40nm，在Y轴方向上，最大尺寸例如20mm~30mm。其中，曝光图案区11可以分别沿相互垂直的X轴和Y轴间隔设置在布局设计图10上，从而在布局设计图10上形成曝光图案阵列。本发明并不限制曝光图案区阵列中曝光图案区11的个数，例如为4×3~8×7个，在本实施例中，曝光图案区11的个数例如为6×5个，以在曝光时，对多个芯片进行曝光，同时，控制曝光图案区11的个数在一定范围内，即控制一个曝光单元的尺寸，防止因掩模板较大而导致的曝光区域的边缘区域与中心区域的曝光不均匀，从而提高半导体器件制作的良率。

请参阅图1所示，在本发明一实施例中，在布局设计图10的四周分别设置边界区，其中，边界区包括对称设置的第一边界区101和第二边界区102以及对称设置的第三边界区103和第四边界区104。即第一边界区101和第二边界区102对称设置在曝光图案区11的两侧，第三边界区103和第四边界区104设置在第一边界区101和第二边界区102之间，且位于布局设计图10的边缘，从而构成矩形的布局设计图10，便于规则的掩模板。

请参阅图1所示，在本发明一实施例中，在设置曝光图案区11之前，先确定相邻的两个边界区的尺寸。在本实施例中，例如先确定第一边界区101和第四边界区104的尺寸，其中，第一边界区101沿X轴方向的宽度例如为50μm~60μm，第四边界区104沿Y轴方向的宽度例如为60μm~80μm，在第一边界区101和第四边界区104的交接处，依据第一边界区101和第四边界区104的宽度，设置第一个曝光图案区11。在其他实施例中，也可以依据任意相邻的两个边界区的尺寸，设置第一个曝光图案区11。通过设定相邻的两个边界区的尺寸，能够准确定位曝光图案区11的位置。

请参阅图1所示，在本发明一实施例中，在第一个曝光图案区11的位置确定后，依据曝光图案区11之间的距离进行排列。其中，曝光图案区11之间的四周设置有切割道，且切割道的宽度例如为70μm~80μm，即相邻的曝光图案区11的边界在X轴方向上的距离为70μm~80μm，相邻的曝光图案区11的边界在Y轴方向上的距离为70μm~80μm。在曝光图案区11的排布过程中，确定相邻两边界区的宽度和曝光图案区11之间的距离，以进行第一列或第一行曝光图案区11的排布。在本实施例中，例如以第一个曝光图案区11和第一边界区101，进行第一列的排列，然后，以第一个曝光图案区11和第四边界区104，进行第一行的排列，再依据曝光图案区11之间的距离，在布局设计图10上形成阵列排布的曝光图案区11。通过该方法形成的掩模板，芯片之间的距离相等，在制作和封装过程中，确保形成芯片的准确性，提高芯片制作良率。

请参阅图1所示，在本发明一实施例中，在芯片制作过程中，为确保最终制备芯片的良率，需要在每个芯片的位置设置测试点。在掩膜板中，则设置测试区域12，测试区域12和曝光图案区11的数量相同，即每个曝光图案区11的一侧设置一个测试区域12。测试区域12设置在切割道里，在芯片的形成过程中，在测试区域12中同步制备测试点，对制备完成的芯片进行检测，检测完成后，在封装过程中，不需要对测试点做特殊处理，在切割过程中即被切除。在本实施例中，测试区域12固定在曝光图案区11的相应位置，例如设置在每个曝光图案区11的一侧，且测试区域12的一边与曝光图案区11的侧边对齐，其中，形成的测试区域12也呈阵列分布。

请参阅图1所示，在本发明一实施例中，在形成曝光图案区11和测试区域12阵列后，在布局设计图10中，在与第一边界区101对称的一边，形成第二边界区102，且第二边界区102沿X轴方向的宽度与第一边界区101的宽度相等，例如为50μm~60μm。在与第四边界区104对称的一边，形成第三边界区103，且第三边界区103沿Y轴方向的原始宽度等于第四边界区104沿Y轴方向的宽度与切割道宽度的和，具体例如为130μm~160μm，以在第三边界区103上设置占位区，确保最终形成的掩模板的面积利用率达到最大。在其他实施例中，若测试区域12设置在第四边界区104内，则第三边界区103和第四边界区104的宽度则和本实施例中相反。

请参阅图1和图2所示，在本发明一实施例中，在形成曝光图案区11和测试区域12阵列后，在第三边界区103内设置占位区13。其中，占位区13与第三边界区103内的测试区域12紧贴设置，占位区13在X轴方向上，与布局设计图10的边界重叠，占位区13在Y轴方向上的宽度例如为60μm~80μm。通过设置占位区13，以防止在形成套刻标记单元时，在测试区域12相对于曝光图案区11的外侧形成套刻标记单元，从而造成掩模板在测试区域的外侧还存在切割外圈，降低掩模板的利用率。即在设计掩模板的过程中，占位区13能够解决上述问题，提高掩模板的利用率。

请参阅图2和图3所示，在本发明一实施例中，在第三边界区103内形成占位区13后，在第四边界区104内形成保护区14。其中，保护区14与占位区13对称设置，即保护区14在X轴方向上，与布局设计图10的边界重叠，保护区14在Y轴方向上的宽度例如为60μm~80μm。且保护区14的一侧边与曝光图案区11的侧边紧贴设置，以在制备的掩膜板在完成一个曝光单元的曝光后，在进行下一个曝光单元的曝光时，避免已曝光区域再次受到影响，提高曝光的准确性。

请参阅图3和图4所示，在本发明一实施例中，在形成占位区13和保护区14后，在布局设计图10中形成第一套刻标记单元。其中，第一套刻标记单元包括第一分部15和第二分部16，第一分部15和第二分部16构成完整的第一套刻标记单元，第一套刻标记单元与芯片上的对位图形对应设置。在本实施例中，在第一边界区101内等距交错设置第一分部15和第二分部16，其中，第一分部15和第二分部16的总数量例如为4~8个。在第二边界区102内等距交错设置第一分部15和第二分部16，其中，第一分部15和第二分部16的总数量例如为4~8个。其中，在X轴方向上，第一分部15和第二分部16对应设置，即在第一边界区101内的第一分部15和第二边界区102内第二分部16对应设置，在第一边界区101内的第二分部16和第二边界区102内第一分部15对应设置。在曝光时，掩模板上的第一分部15和第二分部16与晶圆上的一个曝光单元两侧中的部分对位图形对齐，在第二次曝光时，与下一个曝光单元中的另一部分对位图形对齐，即能够完成曝光以形成构成完整，又不影响掩模板与晶圆的曝光对位，有效节省了晶圆的空间，增加晶圆上有效芯片的数量，提高封装切割效率，增加生产效率。

请参阅图4和图5所示，在本发明一实施例中，在布局设计图10中形成第一套刻标记单元后，能够确保掩模板与晶圆沿X轴方向的对齐，为确保掩模板与晶圆的完全对齐，还需在布局设计图10中的Y轴方向形成第二套刻标记单元，第二套刻标记单元包括多个第二套刻标记17，第二套刻标记17和曝光图案区11沿X轴方向上的个数相等，且第二套刻标记17和测试区域12的长度之和等于曝光图案区11的一侧边长。在本实施例中，第二套刻标记17设计在第三边界区103内，且第二套刻标记17与测试区域12并列设置在曝光图案区11的一侧。在本实施例中，测试区域12的侧边与曝光图案区11的一侧边对齐，测试区域12的另一侧边到曝光图案区11的另一侧边的距离记为a，其中，a≥350μm，即a的值大于等于350微米，以在相邻的测试区域12之间设置完整的第二套刻标记17，即单独一个第二套刻标记17沿X轴方向的长度大于或等于350μm。且在第三边界区103内的测试区域12的外侧，设置有占位区13，因此，在设计第二套刻标记17时，不会在测试区域12的外侧，再占用一个切割道。测试区域12和第二套刻标记17设置在同一个切割道上，能够减少掩模板在测试区域12的外侧，再形成一个外切割道，可以在掩膜板上节省一个切割道的空间，从而在对晶圆进行多次曝光时增加晶圆的有效空间利用率。

请参阅图5所示，在本发明一实施例中，第一套刻标记单元和第二套刻标记单元中的套刻标记的形状例如为圆形、方形、三角形或椭圆形等。在其他实施例中，第一套刻标记单元和第二套刻标记单元中的套刻标记的形状也可以依据制作要求，设置成其他形状，本发明不做特殊要求，确保和晶圆上的对位图形对应设置即可。通过在X轴和Y轴方向上分别设置套刻标记单元，能够准确对晶圆进行曝光。

请参阅图5至图6所示，在本发明一实施例中，在布局设计图10上形成一个曝光单元使用的掩模板布局后，进入掩膜板制造端（mask house）进行制作掩膜板。具体的，通过抓取布局设计图10上设计好的掩模板布局进行加工，且在抓取时，抓取的边界为第一边界区101和第二边界区102远离曝光图案区11的边界、第三边界区103中测试区域12以及第二套刻标记17与占位区13的边界、以及保护区14远离曝光图案区11的边界。即在制备掩模板时，占位区13不在掩膜板内，只在设计过程中，限定第二套刻标记17的位置，防止在测试区域所在的切割道外侧，再形成一个切割道，从而减少掩模板上的多余体积，提高晶圆的有效利用率，增加晶圆上生产的芯片个数，从而提高企业生产产能。

综上所述，本发明提供一种掩模板及形成方法，在设计掩模板时，在掩模板上的测试区域的外侧设置占位区，确保形成的掩模板的利用率达到最大，增加晶圆上生产的芯片个数。在占位区对称的边界区内设置保护区，在对晶圆进行多次曝光时，保护已曝光区域，提高曝光效率。同时，在第一边界区和第二边界区分别设置部分第一套刻标记单元，在第三边界区内设置第二套刻标记单元，能够对准晶圆上的对位图形，定位准确，提高曝光精度。

本发明所示实施例的上述描述(包括在说明书摘要中所述的内容)并非意在详尽列举或将本发明限制到本文所公开的精确形式。尽管在本文仅为说明的目的而描述了本发明的具体实施例和本发明的实例，但是正如本领域技术人员将认识和理解的，各种等效修改是可以在本发明的精神和范围内的。如所指出的，可以按照本发明所述实施例的上述描述来对本发明进行这些修改，并且这些修改将在本发明的精神和范围内。

以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明，本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案，例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。除说明书所述的技术特征外，其余技术特征为本领域技术人员的已知技术，为突出本发明的创新特点，其余技术特征在此不再赘述。

Claims

1.一种掩模板，其特征在于，包括：

多个曝光图案区，且所述多个曝光图案区呈阵列排布；

第一边界区，设置在所述曝光图案区的一侧；

保护区，设置在所述第四边界区上；

第二套刻标记单元，设置在所述第三边界区上。

2.根据权利要求1所述的掩模板，其特征在于，所述第一边界区和所述第二边界区的宽度相等，且所述第一边界区的宽度为50μm~60μm。

3.根据权利要求1所述的掩模板，其特征在于，所述多个曝光图案区之间具有切割道。

4.根据权利要求3所述的掩模板，其特征在于，所述第三边界区的宽度等于所述切割道的宽度。

5.根据权利要求1所述的掩模板，其特征在于，所述第一套刻标记单元包括第一分部和第二分部，所述第一分部和所述第二分部交错设置在所述第一边界区和所述第二边界区上。

6.根据权利要求5所述的掩模板，其特征在于，所述第一边界区上的所述第一分部与所述第二边界区上的第二分部对称设置，所述第一边界区上的所述第二分部与所述第二边界区上的第一分部对称设置。

7.根据权利要求4所述的掩模板，其特征在于，所述第二套刻标记单元包括多个第二套刻标记，所述第二套刻标记与所述测试区域设置在同一所述切割道内，且所述第二套刻标记与所述测试区域紧邻设置。

8.根据权利要求7所述的掩模板，其特征在于，所述第二套刻标记的长度大于或等于350μm。

9.一种掩模板的形成方法，其特征在于，至少包括以下步骤：

提供一布局设计图；

在所述第四边界区上设置保护区；

在所述第三边界区上设置第二套刻标记单元；以及

10.根据权利要求9所述的掩模板的形成方法，其特征在于，所述占位区与所述第三边界区上的所述测试区域紧邻设置。