CN109324471A - 一种形成半导体器件的方法和掩模 - Google Patents

一种形成半导体器件的方法和掩模 Download PDF

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Abstract

提供了多掩模多曝光光刻技术以及适当的掩模的实例。在一些实例中，光掩模包括：管芯区域；以及拼接区域，设置为邻近管芯区域并沿着光掩模的界线。拼接区域包括：用于形成集成电路部件的掩模部件；以及用于片内重叠测量的对准标记。本发明实施例涉及一种形成半导体器件的方法和掩模。

Description

一种形成半导体器件的方法和掩模
技术领域
本发明实施例涉及一种形成半导体器件的方法和掩模。
背景技术
半导体集成电路(IC)工业经历了快速增长。在IC演进的过程中，功能密度(即，单位芯片面积中的互连器件的数量)通常已经增加，同时几何尺寸(即，可使用制造工艺创建的最小组件(或线))却已减小。这种按比例缩小工艺通常通过增加生产效率和降低相关成本来提供很多益处。然而，伴随着这种按比例缩小，也增加了设计和制造包含这些IC的器件的复杂度。制造的并行进步使得日益复杂的设计被更精密和可靠地制造。
仅作为一个示例，光刻的进步使得能够形成来越复杂的电路。总的来说，光刻是在目标上形成图案。一种类型的光刻，称为光刻法，诸如紫外光的辐射在撞击目标上的光刻胶涂层之前穿过掩模或者由掩模反射。光刻胶包括当暴露于辐射时经历化学转变的一个或多个组件。因而发生的特性变化允许选择性的去除光刻胶的曝光部分或者未曝光部分。这样，光刻将来自掩模的图案转印至光刻胶，然后选择性的去除光刻胶以显露图案。目标随后经历利用剩余的光刻胶的形状在目标上创建部件的工艺步骤。
发明内容
根据本发明的一些实施例，提供了一种光掩模，包括：管芯区域；以及拼接区域，设置为邻近所述管芯区域并沿着光掩模的界线，其中，所述拼接区域包括：掩模部件，用于形成集成电路部件；以及对准标记，用于片内重叠测量。
根据本发明的另一些实施例，还提供了一种掩模，包括多个掩模部件，延伸至所述掩模的界线；以及多个第一对准区域，包括与所述界线平行对准的多个第一片内对准部件，其中：所述多个第一对准区域与相邻掩模的曝光区域重叠；以及所述多个第一片内对准部件与所述相邻掩模关连用于重叠测量。
根据本发明的又一些实施例，还提供了一种形成半导体器件的方法，包括：接收布局，所述布局包括对应于掩模的部件的功能形状以用于形成集成电路的功能部件；将所述布局划分为多个重叠的掩模区域；在布局中的所述多个重叠的掩模区域的区域间的界线处限定对准带；在所所述对准带中插入对准形状；在所述多个重叠的掩模区域之间分配所述功能形状和所述对准形状；以及提供所述多个重叠的掩模区域以用于制造多掩模多曝光掩模组的掩模。
附图说明
当结合附图进行阅读时，通过以下详细描述可更好地理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本公开的各个实施例的光刻系统的框图；
图2是根据本公开的各个实施例的用于集成电路制造的掩模的顶视图；
图3是根据本公开的各个实施例的由布局形成掩模组的方法的流程图；
图4至图8是根据本公开的各个实施例的形成掩模的方法中的布局的示意图；
图9是根据本公开的各个实施例的多掩模多曝光图案化的方法的流程图；
图10是根据本公开的各个实施例的多掩模多曝光图案化的方法中的集成电路工件的一部分的截面图；
图11至图17是根据本公开的各个实施例的多掩模多曝光图案化的方法中的集成电路工件的一部分的顶视图；
图18是根据本公开的各个实施例的光刻环境的框图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
另外，在本公开的以下描述中，在部件上形成、连接至、和/或耦接至另一部件可以包括部件形成为直接接触的实施例，也可以包括形成在部件之间的附加部件使得部件不直接接触的实施例。此外，在此可以使用诸如“下方的”、“上方的”、“水平”、“竖直”、“在...之上”、“在...上方”、“在...之下”、“在...下方”、“向上”、“向下”、“顶部”、“底部”等以及其派生词(诸如“水平地”、“垂直地”、“向上地”等)的空间相对术语，以描述本公开的一个部件与另一个部件的关系。空间关系术语旨在包括器件(包括部件)的不同方位。
在许多集成电路制造工艺中使用掩模(即，光掩模)以将集成电路工件上的光刻胶曝光于光线，以及通过选择性的去除光刻胶曝光或未曝光区域以选择性的处理工件的相应部分。由给定的掩模曝光的工件的数量可取决于掩模尺寸、中间掩模尺寸、和/或用于曝光工件的掩模或光刻系统的其他特征。在许多实例中，曝光区域的尺寸限制了能够使用掩模和/或光刻系统形成的集成电路的最大尺寸。为了制造比给定的曝光区域更大的电路，本公开的一些实施例提供了用于使用不同位置的不同掩模曝光单个光刻胶以形成单个单片集成电路的一组掩模和技术。
使得在多掩模多曝光工艺中由掩模形成的部件正确地对准，每个掩模可包括对准标记，对准标记沿着与相邻掩模的交界。可通过测量由第一掩模形成的第一对准部件与由第二掩模形成的第二对准部件之间的距离和/或偏离来检验和修正掩模的对准，并且适当的对准部件图案包括框中框(box-in-box)、叉中叉(cross-in-cross)和检测线型对准标记。在一组四掩模的实例中，第一掩模包括沿着与第二掩模的界面设置在管芯区域内用于对准标记的对准区域和沿着与第三掩模的界面设置在场(field)中用于对准标记的对准区域。同样地，第二掩模包括沿着与第一掩模的界面的对准区域以及沿着与第四掩模的界面的对准区域，以此类推。对准区域和对准标记不被环绕掩模的管芯区域的边框限制，并且对准标记可形成在最终电路中。一些实例提供了用于将布局分为独立掩模以用于多掩模多曝光工艺的技术。一些实例提供了在多掩模多曝光工艺期间检验和修正对准的技术。这样，多个实施例允许形成比任意一个掩模的曝光区域更大的集成电路。
图1是根据本公开的各个实施例的光刻系统100的框图。光刻系统100一般也可称为扫描仪，光刻系统100利用特征辐射源和曝光模式可操作的执行曝光工艺。在示出的实施例中，光刻系统100是极紫外线(EUV)光刻系统，设计为使用具有波长范围在大约1nm至大约100nm的EUV辐射曝光工件。在一些示例性实施例中，光刻系统100包括辐射源102，辐射源102生成具有波长中心大约在13.5nm的EUV辐射。在这样的实施例中，辐射源102利用激光产生的等离子体(LPP)通过加热介质来生成EUV辐射，诸如使用激光将锡液滴加热成高温等离子体。
光刻系统100也可包括照射器104，照射器104聚焦和成形由辐射源102产生的辐射。照射器104可包括折射光学组件，折射光学组件包括单片透镜和/或阵列透镜(例如波带片)，并且照射器104可包括反射光学组件，反射光学组件包括单片反光镜和/或反光镜阵列。虽然在实际的实施例中，照射器104包括几十个甚者几百个透镜和/或反光镜，但是为了清楚，减少了图1示出的光学组件的数量。布置并对准光学组件，以将辐射源102发出的辐射投射到保持在掩模工作台108上的掩模106上。将在图2的上下文中进一步详细描述示例性的掩模106。为了在掩模106上产生特定的照射图案，照射器104的光学组件也可沿着光路成形辐射。
在传输穿过掩模106或者被掩模106反射之后，辐射直接穿过投射光学模块110，投射光学模块110也称为投射光学箱(POB)。与照射器104相似，投射光学模块110可包括折射光学组件，折射光学组件包括单片透镜和/或阵列透镜(例如波带片)，并且投射光学模块110可包括反射光学组件，反射光学组件包括单片反光镜和/或反光镜阵列。布置投射光学模块110的光学组件并与传输穿过掩模106或者被掩模106反射的直接辐射对准以将其投射到保持在衬底工作台114上的工件112(诸如示出的半导体衬底或者任意其他适当的工件)上。除了引导辐射，投射光学模块110的光学组件也可以沿光路放大辐射、缩小辐射、聚焦辐射和/或以其他方式成形辐射。
通过投射光学模块110投射在工件112上的辐射引起目标的光敏组件的变化。在一个实例中，工件112包括具有光刻胶116的半导体衬底。曝光于辐射下的部分光刻胶116经历化学转变，使得它们对显影工艺更加敏感或者更加不敏感。在一些实例中，在形成单个集成电路的过程中，使用多于一个的掩模106曝光以及多于一次的曝光来曝光光刻胶116。由一个掩模曝光的光刻胶116的部分和由另一个掩模曝光的光刻胶116的部分可以相邻或交错。在一个示例性实施例中，在曝光之后，光刻胶116经过曝光后烘焙、显影、冲洗、和干燥以完成转变。可使用剩余的光刻胶116的图案在工件112上执行随后的工艺步骤以选择性处理工件112的部分。
图2是根据本公开的各个实施例的用于集成电路制造的掩模200的顶视图。掩模200包括掩模部件202，掩模部件202用于通过将集成电路工件上的相应区域暴露或者不暴露在光线下来限定集成电路的部件。在实例中，掩模200是反射掩模200，掩模部件202可以是设置在非反射场204中的反射区域或者是设置在反射场204中的非反射区域。在实例中，掩模200是透射掩模200，掩模部件202可以是设置在吸收场204中的透射区域或者是设置在透射场204中的吸收区域。因为典型的掩模200可包括数以亿计的掩模部件202，所以为了清楚在图2中放大了掩模部件202并减少了掩模部件202的数量。
掩模部件202用于形成集成电路器件的功能部件(例如，对集成电路操作做出贡献的部件)。在各个实例中，因为在相同的曝光工艺中每个掩模部件202曝光集成电路工件上相同的光刻胶，所以给定的掩模200的掩模部件202代表和限定同一类型的电路器件部件(例如，掺杂阱、掺杂有源区、器件栅极、接触件、互连线、互连通孔等)。其他类型的部件和其他层中的部件通过组中的其他掩模形成。
另外，为了形成更大的电路，一些实施例提供了具有掩模200的掩模组，掩模组配置为用于多掩模多曝光工艺，其中通过多于一个的不同掩模曝光单个光刻胶以形成单个单片电路，单片电路包括由多于一个的掩模形成的电路部件。这样，电路的尺寸不受使用单个掩模曝光的区域的限制。虽然具有任意掩模数量的另外实例都适于使用，但是图2中的掩模200配置为与至少三个其他掩模一起使用以形成单个电路。
掩模200包括主管芯区域206，主管芯区域206包含任意数量的掩模部件202。主管芯区域206中的掩模部件202对应于要形成的电路部件，并且当形成电路部件时，由主管芯区域206曝光的区域与多掩模多曝光工艺中任何其他掩模曝光的区域不重叠。
掩模200也可包括其他区域，其他区域对应的曝光区域与其他掩模的曝光区域重叠。例如，由拼接(stitching)区域208A和208B曝光的区域与多掩模多曝光工艺中使用的其他掩模的拼接区域曝光的区域重叠。在一些这样的实例中，由沿着拼接区域重叠的掩模两次或多次曝光拼接区域(例如，区域208A和/或208B)中的部件。如以下将更详细地示出的，可以减小拼接区域中的相应的掩模部件202的尺寸，以使多曝光的总曝光与单曝光工艺中的主管芯区域206中的掩模部件202的曝光相当。此外或可选的，可在掩模200之间分配拼接区域中(例如区域208A和/或208B)的掩模部件202，因此每个部件202包含在单个掩模中并且没有部件是使用多于一个的掩模被曝光。
部分取决于由掩模200形成的电路部件的类型和其他工艺因素，掩模200的拼接区域208A和208B中的掩模部件202可以与其他掩模的主管芯区域206中的掩模部件连接。例如，为了连接穿过掩模的导电线，相应的掩模部件可以连接。然而，在一些实施例中，其他类型的电路部件(例如有源区)不允许在掩模之间延伸，并且相应的掩模不允许连接掩模部件202。
为了避免部件冲突，在掩模200的一些拼接区域(例如，拼接区域208C)中禁止形成对应于功能电路的掩模部件202。例如，在一些实施例中，拼接区域208C与三个其他掩模的曝光区域重叠，在此区域中禁止掩模部件202以简化光刻工艺。
由于不同掩模的掩模部件202之间的相互作用，多掩模多曝光工艺中涉及的掩模的对准对最终电路的完整性是重要的。因此，掩模200在拼接区域208A、208B和/或208C中可包括用于芯片内重叠测量工艺的对准标记(例如，对准标记210A、210B、210C、210D和/或210E)。与层间重叠测量工艺不同，片内重叠测量比较在同一层中由不同掩模形成的对准部件，作为多掩模多曝光工艺的一部分，而在层间重叠测量工艺中，在工件的第一层中由第一掩模形成的对准部件与由在第二层中由第二掩模形成的对准部件比较。为了避免拼接区域208A和208B中的对准标记210A-210E和掩模部件202之间的冲突，对准标记210A-210E可以包含在对准区域212中，对准区域212包括对准区域212A-212D。可以在对准区域212中禁止形成功能电路部件的掩模部件202。在图1的实例中，指定对准区域212A和212B用于与第一相邻掩模片内对准，第一相邻掩模曝光直接位于掩模200区域下方并且与掩模200区域重叠的区域，指定对准区域212C和212D用于与第二相邻掩模进行片内对准，第二相邻掩模曝光直接位于掩模200区域右侧并且与掩模200区域重叠的区域。
用于片内重叠测量工艺的对准标记可以与层间重叠测量工艺中使用的对准标记相似或者不同，并且用于片内重叠测量工艺的对准标记可以包括框中框图案、叉中叉图案、平行或邻接的检测线、和/或任意其它适当类型的对准标记。在各个实例中，拼接区域208A包括一个或多个第一类型的对准标记210A(诸如框中框对准标记组中的外部框)，和/或一个或多个第二类型的对准标记210B(诸如叉中叉对准标记组中的外部叉)。在这一方面，拼接区域208A可包括任意数量的第一类型的对准标记，第一类型的对准标记与掩模200和第一相邻掩模之间的界线平行对准，拼接区域208A的对准标记用于与第一相邻掩模对准。
相似地，拼接区域208A可以包括一个或多个第二类型的对准标记，诸如代表框中框对准标记组的内部框的对准标记210D、代表叉中叉标记组的内部叉的对准标记210E、检测线对准标记、和/或其它适当的对准标记。拼接区域208A可包括任意数量的第二类型的对准标记，第二类型的对准标记与掩模200和第一相邻掩模之间的界线平行对准，拼接区域208A的第二类型的对准标记用于与第二相邻掩模对准。
此外或可选的，拼接区域208A可包括诸如对准标记210C的其它类型的对准标记，对准标记210C包括配置为与第一相邻掩模的检测线平行延伸和/或与第一相邻掩模的检测线邻接的检测线。
拼接区域208B可相似的构造为与第二相邻掩模对准。在这一方面，拼接区域208B可包括任意数量的对准标记(例如，对准标记210A、210B、210C、210D和210E和/或其它适当的对准标记)，其中一些对准标记与掩模200和第二相邻掩模之间的界线平行对准，对准标记用于与第二相邻掩模对准。
在主管芯区域206、拼接区域、和对准区域外部，掩模200可包括边框区域222。边框区域222可包括划线(专门留出用于切割晶圆的牺牲区域)、层间对准标记224、和/或其它基准部件226(标识不是集成电路的一部分但仍是掩模的一部分，诸如徽标和文本)。
边框区域222也可包括基本上与对准区域中的对准标记210A-210E相似的边框区域片内对准标记228，对准标记228包括对准标记228A和228B。在这一方面，类似于对准区域212A和212B，指定对准标记228A用于与第一相邻掩模进行片内对准，第一相邻掩模曝光直接位于掩模200区域下方并且与掩模200区域重叠的区域；类似于对准区域212C和212D，可指定对准标记228B用于与第二相邻掩模进行片内对准，第二相邻掩模曝光直接位于掩模200区域右侧并且与掩模200区域重叠的区域。在各个实例中，边框区域片内对准标记228A和228B包括框中框对准标记、叉中叉对准标记、期望与其它掩模的检测线平行或邻接的检测线、和/或其它适当的对准标记。这样，边框区域片内对准标记228提供额外的参考点以用于对准多掩模多曝光工艺的掩模。
参考图3至图8示出了由布局形成掩模200的技术。在这一方面，图3是根据本公开的各个实施例的由布局形成掩模组的方法300的流程图。可在方法300之前、期间和之后提供额外的操作，对于方法300的其他实施例，可将描述的一些步骤替换或去除。图4至图8是根据本公开的各个实施例的形成掩模的方法300中的布局400的框图。由于布局400可包含数以百万或数以亿计的形状，为了清楚，简化了布局400的示图。
首先，参考图3的框302以及图4，接收用于制造的布局400。在各个实例中，布局400以数据文件的形式存储在非暂时性计算机可读介质中，并以诸如GDSII、OASIS和/或(应用材料的注册商标)的设计标准表示。布局400可以是集成电路的数字表示，布局400的形状402通过延伸可对应于并限定掩模的物理部件以及将由掩模形成的集成电路部件。
布局400的形状402对应于集成电路的部件(例如，掺杂阱、掺杂有源区、器件栅极、接触件、互连线、互连通孔等)，并且在一些实例中，由布局400限定的集成电路将由多掩模多曝光工艺中的多掩模形成。因此，参考图3的框304以及图4，布局400划分为掩模区域404，使得每个掩模区域404对应于离散的掩模。根据相应的集成电路的尺寸，掩模的尺寸，中间掩模的尺寸，电路、掩模或光刻系统的其他特性，和/或其他适当的因素，可将布局400划分为任意适当数量的掩模区域404。在一个实例中，布局400细分为四个掩模区域404。掩模区域404可沿着掩模间的交叉相互重叠。
参考图3的框306以及图5，沿着掩模区域404间的交叉限定对准带502。对准带502包括为对准形状预留的区域，与同样可包括对准形状的掩模边框相比，对准带502可位于由布局400限定的集成电路中。由于可在对准带502中禁止布局形状402，所以对准带502的数量和尺寸可以与剩余的可用于布局形状402的区域的尺寸进行平衡。
参考框308并且继续参考图5，在布局400的对准带502中插入对准形状504。适当的对准形状504包括框中框形状、叉中叉形状和检测线，并且多个对准形状504作为一个组来操作，该组具有分配至第一掩模和掩模区域404的一个对准形状504(例如，内部形状)以及分配至第二掩模和掩模区域404的第二对准形状504。在一些这样的实例中，增加框中框对准形状504包括在第一掩模区域404中增加外部框以及在第二掩模区域404中增加内部框，从而在外部框中形成内部框。在一些这样的实例中，增加叉中叉对准形状504包括在第一掩模区域404中增加外部叉以及在第二掩模区域404中增加内部叉，从而在外部叉中形成内部叉。在一些这样的实例中，增加检测线对准形状504包括在第一掩模区域中增加具有一组平行或邻接的测试线的第一检测线以及在第二掩模区域404中增加一组第二测试线。
在一些实例中，为了保护对准形状504的完整性，在对准带502中禁止功能布局形状402。相似的，在多于两个的掩模404重叠的中央区域506中，可禁止布局形状402。参考图3的框310，检查布局402以确保没有功能形状402位于对准带502或中央区域506内。如果在对准带502或中央区域506中发现了功能形状402，则可触发警报。
参考图3的框312以及图6A，沿着掩模之间的重叠区域限定拼接带602。参考图3的框314，在重叠的掩模区域404间分配拼接带602中的形状402。在一些实例中，每个掩模区域404将接收掩模区域的拼接带602中的各个形状402。由于使用了各个掩模，这可以实现相应光刻胶区域的多次曝光。因此，在一些这样的实例中，形状402在拼接带602内的一部分的尺寸(例如，线宽)小于同一形状402在拼接带602外的一部分的尺寸，这样即使一些部分曝光了两次(或更多次)，但是部件各处的总曝光剂量基本上保持相同。例如，参考图6B，拼接带602内的部件部分402A具有第一宽度604，第一宽度604小于拼接带602外的部件部分402B具有的第二宽度606。在一些实例中，第一宽度604为第二宽度606的大约50％至大约90％之间，并且在一个这样的实例中，第一宽度604为第二宽度606的大约87.5％(例如，第二宽度606为8nm以及第一宽度604为7nm)。
此外或可选的，可将拼接带602中的形状402分配至共用拼接带602的掩模区域404中的一个，这样每个形状402包含在单个掩模区域404中，相应地每个部件使用一个掩模曝光。在一些这样的实例中，沿着拼接带的中线划分布局形状402，位于中线一侧的形状402和形状部分分配至一个掩模区域404而位于中线另一侧的形状402和形状部分分配至另一个掩模区域404。在一些实例中，拼接带602中的迹线分配至特定的掩模区域404，并且足迹中的任意形状402分配至相应的掩模区域404。其他实例使用其他技术来分配形状402。
参考图3的框316和图7，在布局400中限定边框702，并在边框702中增加形状，诸如划线形状、层间对准形状704、边框区域片内对准形状706和/或其他基准形状708。
参考图3的框318以及图8，掩模区域404分离为单独的掩模区域404。这包括将保留的形状402、层间对准形状704、边框区域片内对准形状706和基准形状708分配至其相应的掩模区域404。在一些实例中，分离掩模区域404包括为每个掩模区域404创建一个分离的布局。此外或可选的，一个布局文件可包括多于一个的掩模区域。
参考图3的框320，提供各个掩模区域404以制造各自的掩模。制造可涉及利用对应于各自掩模区域404中的布局形状402的掩模部件202、对应于各自掩模区域404中的对准形状504的对准标记210、对应于各自掩模区域404中的边框区域片内对准形状706的边框片内对准标记228、和/或对应于各自掩模区域404中的基准形状708的基准部件226来形成掩模200。一旦制造完成，掩模可用于制造集成电路。
参考图9-17示出了使用诸如上述的掩模200执行光刻的技术。在这一方面，图9是根据本公开的各个实施例的多掩模多曝光图案化的方法900的流程图。可在方法900之前、期间和之后提供额外的操作，对于方法900的其他实施例，可将描述的一些步骤替换或去除。图10是根据本公开的各个实施例的多掩模多曝光图案化的方法900中的集成电路工件1000的一部分的截面图。图11至图17是根据本公开的各个实施例的多掩模多曝光图案化的方法900中的集成电路工件1000的一部分的顶视图。
参考图9的框902以及图10，接收集成电路工件1000和用于图案化工件1000的一组掩模。工件1000包括衬底1002，其他层和部件在衬底1002上形成。在各个实例中，衬底1002包括晶体结构形式的硅或锗的元素(单一元素)半导体，诸如锗化硅、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟的化合物半导体，诸如钠钙玻璃、熔融玻璃、熔融石英、和/或氟化钙(CaF2)的非半导体材料，和/或其组合。
衬底1002可以是组成均匀的或者衬底1002可以包括各个层，可选择性蚀刻各个层中的一些以形成鳍。在各个实施例中，各个层可具有相似的或不同的组成，一些衬底层具有非均匀的组成以引起器件应变从而调整器件性能。多层衬底的实例包括绝缘体上硅(SOI)衬底1002。在一些这样的实例中，衬底1002的层可包括绝缘体，诸如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、和/或其他适当的绝缘材料。
在一些实例中，工件1000包括布置在衬底1002上方的材料层1004。在一些这样的实例中，材料层1004包括介电层，诸如硬掩模介电层、以及用于材料层1004的电介质的合适的材料(包括半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、和/或其他合适的材料)。在一些实例中，材料层1004包括半导体层，诸如硅层或锗层、硅锗层、和/或其他合适的半导体层。
工件1000可进一步包括布置在材料层1004的顶部上方的光刻胶层1006。光刻胶1006可与以上描述的基本上相似。
参考图9的框904以及图11，使用诸如图1示出的光刻系统100对光刻胶1006实施第一光刻曝光。第一光刻曝光可使用组中的第一掩模以曝光光刻胶1006的第一部分。第一光刻曝光可根据第一掩模中存在的掩模部件202和对准标记(诸如以上的对准标记210A-210E和/或边框区域片内对准标记228)曝光光刻胶1006。光刻胶1006的由第一掩模的对准标记曝光的区域由标号1102标示，并且为了清楚加上了阴影。由于第一掩模可包括任意数量的与第一掩模的曝光区域和第二掩模的曝光区域之间的界线平行对准的对准标记以及任意数量的与第一掩模和第三掩模之间的界线平行对准的对准标记，所以光刻胶1006可具有任意数量的曝光区域1102。在各个实例中，区域1102对应于框中框图案的内部框、框中框图案的外部框、叉中叉图案的内部叉、叉中叉图案的外部叉、和/或平行或邻接的检测线中的一组检测线。
参考图9的框906以及图12，使用光刻系统100和第二掩模对光刻胶1006的第二部分执行第二光刻曝光。在一些实例中，由第二掩模曝光的第二部分与由第一掩模曝光的第一部分重叠。与第一曝光一样，第二光刻曝光可根据第二掩模中提供的掩模部件202和对准标记(诸如以上的对准标记210A-210E和/或边框区域片内对准标记228)图案化光刻胶1006。由第二掩模的对准标记曝光的光刻胶1006的区域由标号1202标示，并且为了清楚加上了阴影。由于第二掩模可包括任意数量的与第一掩模和第二掩模之间的界线平行对准的对准标记，所以光刻胶1006可具有任意数量的曝光区域1202。在各个实例中，区域1202对应于框中框图案的内部框、框中框图案的外部框、叉中叉图案的内部叉、叉中叉图案的外部叉、和/或平行或邻接的检测线中的一组检测线。
参考图9的框908以及图13，使用光刻系统100和第三掩模对光刻胶1006的第三部分执行第三光刻曝光。在一些实例中，由第三掩模曝光的第三部分与由第一掩模曝光的第一部分重叠。第三光刻曝光可根据第三掩模中存在的掩模部件202和对准标记(诸如以上的对准标记210A-210E和/或边框区域片内对准标记228)图案化光刻胶1006。由第三掩模的对准标记曝光的光刻胶1006的区域由标号1302标示，并且为了清楚加上了阴影。由于第三掩模可包括任意数量的与第一掩模和第四掩模之间的界线平行对准的对准标记，所以光刻胶1006可具有任意数量的曝光区域1302。在各个实例中，区域1302对应于框中框图案的内部框、框中框图案的外部框、叉中叉图案的内部叉、叉中叉图案的外部叉、和/或平行或邻接的检测线中的一组检测线。
参考图9的框910以及图14，使用光刻系统100和第四掩模对光刻胶1006的第四部分执行第四光刻曝光。在一些实例中，由第四掩模曝光的第四部分与由第二部分和第三部分重叠。第四光刻曝光可根据第四掩模中存在的掩模部件202和对准标记(诸如以上的对准标记210A-210E和/或边框区域片内对准标记228)图案化光刻胶1006。由第四掩模的对准标记曝光的光刻胶1006的区域由标号1402标示，并且为了清楚加上了阴影。由于第四掩模可包括任意数量的与第二掩模和第三掩模之间的界线平行对准的对准标记，所以光刻胶1006可具有任意数量的曝光区域1402。在各个实例中，区域1402对应于框中框图案的内部框、框中框图案的外部框、叉中叉图案的内部叉、叉中叉图案的外部叉、和/或平行或邻接的检测线中的一组检测线。
在一些这样的实例中，由第一掩模的掩模部件202曝光的光刻胶1006区域、由第二掩模的掩模部件202曝光的光刻胶1006区域、由第三掩模的掩模部件202曝光的光刻胶1006区域、以及由第四掩模的掩模部件202曝光的光刻胶1006区域来自单个单片集成电路的电路部件。
因为使用各个掩模以及多次曝光来图案化工件1000，所以可重复框904至框910的工艺。
参考图9的框912以及图15，在最后的光刻曝光之后，显影光刻胶1006。显影工艺可只保留光刻胶1006曝光的部分，或者只保留光刻胶层没有曝光的部分。参考图9的框914以及图16，使用图案化的光刻胶来选择性处理材料层1004的曝光部分。在一些实例中，这包括蚀刻材料层1004的曝光部分以暴露下面的衬底1002。在另外的实例中，处理材料层1004的曝光部分包括掺杂材料层1004、在材料层1004上沉积另一材料、在材料层1004上外延生长材料、和/或其它适当的电路制造工艺。参考图9的框916以及图17，在处理材料层1004之后，可去除光刻胶1006。
如图17所示，处理后的材料层1004的部分对应于第一掩模、第二掩模、第三掩模、和第四掩模的对准标记。参考图9的框918，通过测量对应于第一掩模的对准标记的部分处理后的材料层1004和对应于第二掩模的对准标记的部分处理后的材料层1004之间的距离和/或偏离，如标号1702标示的，以分析第一掩模和第二掩模之间的对准。可在两部分之间的多于一个的位置测量距离。如框920所示，对各个对准标记和各种掩模组合可重复框918的测量。参考图9的框922，进行重叠调整以使掩模的曝光区域与用于后续工件的另一个掩模的曝光区域对准。
在各个实施例中，通过使用专用的、固定功能的计算元件以及执行软件指令的可编程计算元件来执行技术。因此，应理解，方法300和/或方法900的任意步骤可由计算系统实现，计算系统使用存储在非暂时性机器可读存储介质上或中的处理系统可访问的相应的指令。参考图18示出了这样的系统和非暂时性机器可读存储介质的实例。在这一方面，图18是根据本公开的各个实施例的光刻环境1800的框图。
光刻环境1800包括控制系统1802。控制系统1802包括处理资源1804，处理资源1804可包括任意数量和任意类型的处理元件，诸如中央处理器(CPU)、图形处理器(GPU)、专用集成电路(ASIC)、微控制器和/或其它适当的处理元件。处理资源1804连接于有形的非暂时性机器可读存储介质1806以执行存储在介质1806上的指令。出于本说明的目的，有形的非暂时性机器可读存储介质1806可以是能够存储用于使用的程序的任意装置或是连接于指令执行系统、装置或器件的任意装置。介质1806可包括非易失性存储器，非易失性存储器包括磁存储，固态存储，光存储，高速缓冲存储器和/或后备电池随机存取存储器(RAM)。在各个实例中，介质1806存储指令，该指令使得处理资源1804执行由布局形成掩模组的方法300的过程和/或多掩模多曝光图案化的方法900的过程。
为此，控制系统1802可包括光刻接口1808，光刻接口1808向光刻系统100和/或计量系统1810发送信号并接受来自光刻系统100和/或计量系统1810的信号。控制系统1802还可包括I/O接口1812，用于与用户和/或其它计算系统通信检测信息和结果。相应地I/O接口1812可包括用于视频输出的控制器(例如，GPU)、用户输入(例如，键盘、鼠标、笔输入器件、触摸板的控制器等)、网络控制器(例如，以太网和/或无线通信控制器)、和/或其它适当的I/O控制器。
因此，本公开提供用于在工件上执行多掩模多曝光光刻技术的技术实例，并提供适当的掩模的实例。在一些实例中，光掩模包括：管芯区域；以及拼接区域，与管芯区域相邻并沿着光掩模的界线，其中拼接区域包括：掩模部件，用于形成集成电路部件；以及对准标记，用于片内重叠测量。在一些这样的实例中，拼接区域还包括多个第一对准标记，包括对准标记；以及多个第一对准标记与界线平行布置。在一些这样的实例中，拼接区域还包括：多个第二对准标记，与界线平行布置并且设置在多个第一对准标记和界线之间。在一些这样的实例中，多个第一对准标记包括第一框中框图案的外部框；多个第二对准标记包括第二框中框图案的内部框。在一些这样的实例中，界线为光掩模的第一界线；对准标记为第一对准标记并与第一相邻光掩模关连用于片内重叠测量；拼接区域为第一拼接区域并与第一相邻光掩模的曝光区域重叠；光掩模还包括：第二拼接区域，与管芯区域相邻并沿着光掩模的第二界线；以及第二拼接区域与第二相邻光掩模的曝光区域重叠并包括第二对准标记，第二对准标记与第二相邻光掩模关连用于片内重叠测量。在一些这样的实例中，第一界线与第二界线垂直。在一些这样的实例中，对准标记为第一对准标记并与第一相邻光掩模关连用于片内重叠测量；光掩模还包括围绕管芯区域的边框区域；以及边框区域包括第二对准标记，第二对准标记与第一相邻光掩模关连用于片内重叠测量。在一些这样的实例中，掩模部件延伸至界线。在一些这样的实例中，掩模部件延伸进入管芯区域。
在另外的实例中，掩模，包括多个掩模部件，延伸至掩模的界线；以及多个第一对准区域，包括与界线平行并对准的多个第一片内对准部件。多个第一对准区域与相邻掩模的曝光区域重叠；以及多个第一片内对准部件与相邻掩模关连用于重叠测量。在一些这样的实例中，掩模还包括多个第二对准区域，包括与界线平行并对准的多个第二片内对准部件，位于多个第一对准区域和界线之间。在一些这样的实例中，掩模还包括检测线，与界线平行延伸并位于多个第一对准区域和多个第二对准区域之间，其中，检测线与相邻掩模关连用于重叠测量。在一些这样的实例中，界线为第一界线；相邻掩模为第一相邻掩模；掩模还包括多个第二对准区域，包括与第二界线平行并对准的多个第二片内对准部件。多个第二对准区域与第二相邻掩模的曝光区域重叠；多个第二片内对准部件与第二相邻掩模关连用于重叠测量。在一些这样的实例中，多个第一片内对准部件包括来自于由内部框对准部件、外部框对准部件、内部叉对准部件、外部叉对准部件和检测线构成的组的部件。在一些这样的实例中，掩模还包括：边框区域，其中，边框区域包括对准部件，对准部件与相邻掩模关连用于重叠测量。
在另外的实例中，一种方法，包括：接收布局，布局包括对应于掩模部件的功能形状以用于形成集成电路的功能部件；将布局划分为多个重叠的掩模区域；在布局中的多个重叠的掩模区域的区域间的界线处限定对准带；在对准带中插入对准形状；在多个重叠的掩模区域之间分配功能形状和对准形状；以及提供多个重叠的掩模区域，用于制造多掩模多曝光掩模组的掩模。在一些这样的实例中，对准形状位于功能形状之间。在一些这样的实例中，对准形状的分配包括：分配框中框图案的内部框至多个重叠的掩模区域的第一区域；以及分配框中框图案的外部框至多个重叠的掩模区域的第二区域。在一些这样的实例中，对准形状的分配为分配多个第一对准形状至多个重叠的掩模区域的第一区域；以及多个第一对准形状与第一区域的界线平行布置。在一些这样的实例中，对准形状的分配还分配多个第二对准形状至第一区域；以及多个第二对准形状与第一区域的界线平行布置并且位于多个第一对准形状和界线之间。
根据本发明的一些实施例，提供了一种光掩模，包括：管芯区域；以及拼接区域，设置为邻近所述管芯区域并沿着光掩模的界线，其中，所述拼接区域包括：掩模部件，用于形成集成电路部件；以及对准标记，用于片内重叠测量。
在上述光掩模中，所述拼接区域还包括多个第一对准标记，所述多个第一对准标记包括对准标记；以及所述多个第一对准标记与所述界线平行布置。
在上述光掩模中，所述拼接区域还包括：多个第二对准标记，与所述界线平行布置并且设置在所述多个第一对准标记和所述界线之间。
在上述光掩模中，所述多个第一对准标记包括第一框中框图案的外部框；所述多个第二对准标记包括第二框中框图案的内部框。
在上述光掩模中，所述界线为所述光掩模的第一界线；所述对准标记为第一对准标记并与第一相邻光掩模关连用于片内重叠测量；所述拼接区域为第一拼接区域并与所述第一相邻光掩模的曝光区域重叠；所述光掩模还包括：第二拼接区域，设置为邻近所述管芯区域并沿着所述光掩模的第二界线；以及所述第二拼接区域与第二相邻光掩模的曝光区域重叠并包括第二对准标记，所述第二对准标记与所述第二相邻光掩模关连用于片内重叠测量。
在上述光掩模中，所述第一界线与所述第二界线垂直。
在上述光掩模中，所述对准标记为第一对准标记并与第一相邻光掩模关连用于片内重叠测量；所述光掩模还包括围绕所述管芯区域的边框区域；以及所述边框区域包括第二对准标记，第二对准标记与所述第一相邻光掩模关连用于片内重叠测量。
在上述光掩模中，所述掩模部件延伸至所述界线。
在上述光掩模中，所述掩模部件延伸进入所述管芯区域内。
根据本发明的另一些实施例，还提供了一种掩模，包括多个掩模部件，延伸至所述掩模的界线；以及多个第一对准区域，包括与所述界线平行对准的多个第一片内对准部件，其中：所述多个第一对准区域与相邻掩模的曝光区域重叠；以及所述多个第一片内对准部件与所述相邻掩模关连用于重叠测量。
在上述掩模中，还包括：多个第二对准区域，包括与所述界线平行对准的多个第二片内对准部件，并且设置在所述多个第一对准区域和所述界线之间。
在上述掩模中，还包括：检测线，与所述界线平行延伸并设置在所述多个第一对准区域和所述多个第二对准区域之间，其中，所述检测线与所述相邻掩模关连用于重叠测量。
在上述掩模中，所述界线为第一界线；所述相邻掩模为第一相邻掩模；所述掩模还包括多个第二对准区域，所述多个第二对准区域包括与第二界线平行对准的多个第二片内对准部件；所述多个第二对准区域与第二相邻掩模的曝光区域重叠；所述多个第二片内对准部件与所述第二相邻掩模关连用于重叠测量。
在上述掩模中，所述多个第一片内对准部件包括由下列组成的组中的部件：内部框对准部件、外部框对准部件、内部叉对准部件、外部叉对准部件和检测线。
在上述掩模中，还包括：边框区域，其中，所述边框区域包括对准部件，所述对准部件与所述相邻掩模关连用于重叠测量。
根据本发明的又一些实施例，还提供了一种形成半导体器件的方法，包括：接收布局，所述布局包括对应于掩模的部件的功能形状以用于形成集成电路的功能部件；将所述布局划分为多个重叠的掩模区域；在布局中的所述多个重叠的掩模区域的区域间的界线处限定对准带；在所所述对准带中插入对准形状；在所述多个重叠的掩模区域之间分配所述功能形状和所述对准形状；以及提供所述多个重叠的掩模区域以用于制造多掩模多曝光掩模组的掩模。
在上述方法中，所述对准形状设置于所述功能形状之间。
在上述方法中，所述对准形状的分配包括：分配框中框图案的内部框至所
述多个重叠的掩模区域的第一区域；以及分配所述框中框图案的外部框至所述多个重叠的掩模区域的第二区域。
在上述方法中，所述对准形状的分配将多个第一对准形状分配至所述多个重叠的掩模区域的第一区域；以及所述多个第一对准形状与所述第一区域的界线平行布置。
在上述方法中，所述对准形状的分配还将多个第二对准形状分配至第一区域；以及所述多个第二对准形状与所述第一区域的界线平行布置并且设置在所述多个第一对准形状和所述界线之间。
以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种光掩模，包括：
管芯区域；以及
拼接区域，设置为邻近所述管芯区域并沿着光掩模的界线，其中，所述拼接区域包括：
掩模部件，用于形成集成电路部件；以及
对准标记，用于片内重叠测量。
2.根据权利要求1所述的光掩模，其中，
所述拼接区域还包括多个第一对准标记，所述多个第一对准标记包括对准标记；以及
所述多个第一对准标记与所述界线平行布置。
3.根据权利要求2所述的光掩模，其中，所述拼接区域还包括：
多个第二对准标记，与所述界线平行布置并且设置在所述多个第一对准标记和所述界线之间。
4.根据权利要求3所述的光掩模，其中：
所述多个第一对准标记包括第一框中框图案的外部框；
所述多个第二对准标记包括第二框中框图案的内部框。
5.根据权利要求1所述的光掩模，其中：
所述界线为所述光掩模的第一界线；
所述对准标记为第一对准标记并与第一相邻光掩模关连用于片内重叠测量；
所述拼接区域为第一拼接区域并与所述第一相邻光掩模的曝光区域重叠；
所述光掩模还包括：第二拼接区域，设置为邻近所述管芯区域并沿着所述光掩模的第二界线；以及
所述第二拼接区域与第二相邻光掩模的曝光区域重叠并包括第二对准标记，所述第二对准标记与所述第二相邻光掩模关连用于片内重叠测量。
6.根据权利要求5所述的光掩模，其中，所述第一界线与所述第二界线垂直。
7.根据权利要求1所述的光掩模，其中：
所述对准标记为第一对准标记并与第一相邻光掩模关连用于片内重叠测量；
所述光掩模还包括围绕所述管芯区域的边框区域；以及
所述边框区域包括第二对准标记，第二对准标记与所述第一相邻光掩模关连用于片内重叠测量。
8.根据权利要求1所述的光掩模，其中，所述掩模部件延伸至所述界线。
9.一种掩模，包括
多个掩模部件，延伸至所述掩模的界线；以及
多个第一对准区域，包括与所述界线平行对准的多个第一片内对准部件，其中：
所述多个第一对准区域与相邻掩模的曝光区域重叠；以及
所述多个第一片内对准部件与所述相邻掩模关连用于重叠测量。
10.一种形成半导体器件的方法，包括：
接收布局，所述布局包括对应于掩模的部件的功能形状以用于形成集成电路的功能部件；
将所述布局划分为多个重叠的掩模区域；
在布局中的所述多个重叠的掩模区域的区域间的界线处限定对准带；
在所所述对准带中插入对准形状；
在所述多个重叠的掩模区域之间分配所述功能形状和所述对准形状；以及
提供所述多个重叠的掩模区域以用于制造多掩模多曝光掩模组的掩模。
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