TW201910906A - 光罩、罩幕及多罩幕多重曝光微影方法 - Google Patents

光罩、罩幕及多罩幕多重曝光微影方法 Download PDF

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Abstract

本發明實施例提供多罩幕多重曝光微影技術及適合罩幕的實例。在一些實例中，一種光罩包括晶粒區域及拼接區，所述拼接區鄰近於所述晶粒區域且沿所述光罩的邊界而設置。所述拼接區包括用於形成積體電路特徵的罩幕特徵及用於進行晶片內疊對量測的對準標記。

Description

光罩、罩幕及多罩幕多重曝光微影方法
本發明實施例是有關於一種光罩、罩幕及多罩幕多重曝光微影方法。
半導體積體電路（integrated circuit，IC）行業已經歷快速增長。在積體電路演變的過程中，功能性密度（即，每晶片面積經內連裝置的數目）已逐漸增加，同時幾何尺寸（即，可使用製作製程形成的最小組件（或線））已減小。此種按比例縮小製程通常藉由提高生產效率並降低相關聯的成本而提供益處。然而，此種按比例縮小亦已伴隨有併入有該些積體電路的裝置的設計及製造的複雜性的增加。製造的並行進步已使得能夠精確且可靠地製作日益複雜的設計。
僅作為一個實例，微影的進步已使得能夠形成日益複雜的電路。一般而言，微影是在目標上形成圖案。在被稱為光微影（photolithography）的一種類型的微影中，輻射（例如紫外光等）先穿過罩幕或反射離開罩幕，之後照射目標上的光阻塗層。光阻包含一或多種當被暴露於輻射時會經歷化學轉變的組分。所得的性質變化使得光阻的被曝光部分或未被曝光部分能夠被選擇性地移除。如此一來，光微影將圖案自罩幕轉印至光阻上，所述光阻隨後被選擇性地移除以顯露出圖案。隨後，使目標經歷利用剩餘光阻的形狀進行的處理步驟，以在目標上形成特徵。
以下揭露內容提供用於實作本發明的不同特徵的諸多不同的實施例或實例。以下闡述組件及構造的具體實例以簡化本發明。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示在所述範圍之外的各種實施例及/或配置之間的關係。
此外，在以下本發明中，形成位於另一特徵上、連接至及/或耦合至另一特徵的特徵可包括其中所述特徵被形成為直接接觸的實施例，且亦可包括其中可形成介入所述特徵的附加特徵、進而使得所述特徵可能不直接接觸的實施例。另外，為易於說明一個特徵與另一特徵的關係，本發明使用空間相對性用語，例如「下部的（lower）」、「上部的（upper）」、「水平的（horizontal）」、「垂直的（vertical）」、「上方（above）」、「在...之上（over）」、「在...下面（below）」、「在...下方（beneath）」、「上（up）」、「下（down）」、「頂部（top）」、「底部（bottom）」等以及其派生詞（例如，「水平地（horizontally）」、「向下（downwardly）」、「向上（upwardly）」等）。所述空間相對性用語旨在涵蓋包括所述特徵的裝置的不同定向。
在諸多積體電路製作製程中使用罩幕（即，光罩）將積體電路工件上的光阻暴露於光，且藉由選擇性地移除光阻的被曝光區或未被曝光區來選擇性地處理工件的對應部分。工件的可藉由任一給定罩幕曝光的量可相依於罩幕尺寸、罩版（reticle）尺寸、及/或將工件曝光所使用的罩幕或微影系統的其他性質。在諸多實例中，被曝光區域的尺寸會對可使用罩幕及/或微影系統形成的積體電路的最大尺寸設定限值。為製作較給定被曝光面積大的電路，本發明的一些實施例提供一種罩幕集合及一種用於在不同的位置處使用不同的罩幕來將單一光阻曝光以形成單一單片式積體電路的技術。
為了使在多罩幕多重曝光製程中藉由各罩幕形成的特徵正確地對準，每一罩幕可沿與相鄰罩幕的介面包括對準標記。可藉由量測藉由第一罩幕形成的第一對準特徵與藉由第二罩幕形成的第二對準特徵之間的距離及/或偏移（skew）來驗證並校正各罩幕的對準，且適合的對準特徵圖案包括框中框（box-in-box）對準標記、十字形中十字形（cross-in-cross）對準標記、及測試線型（test-line-type）對準標記。在4罩幕集合的實例中，第一罩幕包括在晶粒區內沿與第二罩幕的介面為對準標記留出的對準區、以及在場（field）中沿與第三罩幕的介面為對準標記留出的對準區。同樣地，第二罩幕包括沿與第一罩幕的介面的對準區及沿與第四罩幕的介面的對準區，依此類推。對準區及對準標記並非僅限於罩幕的環繞晶粒區的框架（frame），而是對準標記可形成於最終電路內。一些實例提供一種用於為多罩幕多重曝光製程將佈局劃分成個別罩幕的技術。一些實例提供一種用於在多罩幕多重曝光製程期間驗證並校正對準的技術。如此一來，諸多實施例使得能夠形成較任意單一罩幕的被曝光面積大的積體電路。
圖1是根據本發明各種實施例的微影系統100的方塊圖。微影系統100（其亦可被泛稱為掃描器）可運作以利用特有的輻射源與曝光模式來執行微影曝光製程。在所說明的實施例中，微影系統100是極紫外光（extreme ultraviolet，EUV）微影系統，其被設計成使用波長介於約1奈米（nm）與約100奈米之間的範圍內的極紫外光輻射來將工件曝光。在一些示例性實施例中，微影系統100包括輻射源102，輻射源102以中心處於約13.5奈米的波長來產生極紫外光輻射。在一個此種實施例中，極紫外光輻射源102藉由使用雷射將介質（例如錫液滴）加熱成高溫電漿而利用雷射生成電漿（laser-produced plasma，LPP）來產生極紫外光輻射。
微影系統100亦可包括照射器104，照射器104對由輻射源102生成的輻射進行聚焦及塑形。照射器104可包括折射性光學組件（包括單片式透鏡及/或陣列式透鏡（例如，波帶片（zone plate））），且可包括反射性光學組件（包括單片式鏡及/或鏡陣列）。為清晰起見，圖1所示光學組件的數目已被減少，但在實際的實施例中，照射器104包括數十個或甚至數百個透鏡及/或鏡。所述光學組件被排列及對準成將由輻射源102發出的輻射投射至保持於罩幕載台108中的罩幕106上。將在圖2所示情境中更詳細地闡述示例性罩幕106。照射器104的光學組件亦可沿光路徑對輻射進行塑形，以在罩幕106上生成特定照射圖案。
在穿過或反射離開罩幕106之後，所述輻射經由投射光學器件模組110（亦被稱為投射光學器件盒（Projection Optics Box，POB））被引導。類似於照射器104，投射光學器件模組110可包括折射性光學組件（包括單片式透鏡及/或陣列式透鏡（例如，波帶片）），且可包括反射性光學組件（包括單片式鏡及/或鏡陣列）。投射光學器件模組110的光學組件被排列及對準成引導透射穿過或反射離開罩幕106的輻射並將輻射投射至保持於基底載台114中的工件112（例如所繪示的半導體基底或任何其他適合的工件）上。除對輻射進行導引以外，投射光學器件模組110的光學組件亦可沿光路徑將輻射擴展、縮窄、聚焦及/或以其他方式進行塑形。
由投射光學器件模組110投射於工件112上的輻射在目標的感光性組分中引起變化。在實例中，工件112包括具有光阻116的半導體基底。光阻116的被暴露於輻射的部分經歷化學轉變，進而使所述部分對顯影製程更敏感或更不敏感。在一些實例中，在形成單一積體電路的過程中使用多於一個罩幕106及多於一次曝光來將單一光阻116曝光。光阻116的藉由一個罩幕曝光的部分可與光阻116的藉由另一罩幕曝光的部分鄰接或交錯。在示例性實施例中，在曝光之後，光阻116經歷曝光後烘烤（post-exposure baking）、顯影、沖洗及乾燥，以完成轉變。對工件112執行的後續處理步驟可使用剩餘光阻116的圖案來選擇性地處理工件112的部分。
圖2是根據本發明各種實施例用於積體電路製造的罩幕200的俯視圖。罩幕200包括罩幕特徵202，罩幕特徵202用於藉由將積體電路工件上的對應區域暴露於或不暴露於光來界定積體電路的特徵。在其中罩幕200是反射性罩幕的實例中，罩幕特徵202可為設置於非反射性場204中的反射性區或設置於反射性場204中的非反射性區。在其中罩幕200是透射性罩幕的實例中，罩幕特徵202可為設置於吸收性場204中的透射性區或設置於透射性場204中的吸收性區。在圖2中，罩幕特徵202被放大，且為清晰起見，罩幕特徵202的數目已被減少，乃因典型的罩幕200可包括數十億個罩幕特徵202。
罩幕特徵202用於形成積體電路裝置的功能性特徵（例如，有助於積體電路操作的特徵）。在各種實例中，給定罩幕200的罩幕特徵202表示並界定同一類型的電路裝置特徵（例如，經摻雜井、經摻雜主動區、裝置閘極、觸點、內連線、內連通孔等），乃因在同一曝光製程中，罩幕特徵202中的每一者將積體電路工件上的相同光阻曝光。其他類型的特徵及位於其他層中的特徵是藉由集合中的其他罩幕而形成。
此外，為形成更大電路，諸多實施例提供具有被配置成在多罩幕多重曝光製程中使用的罩幕200的罩幕集合，在所述多罩幕多重曝光製程中，藉由多於一個不同的罩幕將單一光阻曝光以形成包括藉由多於一個罩幕形成的電路特徵的單一單片式電路。如此一來，電路的尺寸不受使用單一罩幕所曝光的面積限制。圖2所示罩幕200被配置成與至少三個其他罩幕一起用於形成單一電路，但其他實例適於與任意數目個其他罩幕一起使用。
罩幕200包括主晶粒區域206，主晶粒區域206包含任意數目個罩幕特徵202。主晶粒區域206中的罩幕特徵202對應於欲形成的電路特徵，且當形成所述電路特徵時，藉由主晶粒區域206曝光的區域不與多罩幕多重曝光製程中的任一其他罩幕的被曝光區域交疊。
罩幕200亦可包括其中對應的曝光區域與其他罩幕的曝光區域交疊的其他區域。舉例而言，藉由拼接區（stitching region）208A及208B曝光的區域與藉由在多罩幕多重曝光製程中使用的其他罩幕的拼接區曝光的區域交疊。在一些此種實例中，位於拼接區（例如，拼接區208A及/或208B）內的特徵藉由沿所述拼接區交疊的罩幕被曝光兩次或更多次。如以下更詳細所示，位於拼接區內的對應罩幕特徵202的尺寸可減小，以使得多次曝光的總曝光量與位於主晶粒區域206中的在單曝光製程中曝光的罩幕特徵202的總曝光量相當。另外或作為另一選擇，可在各罩幕200之間分配位於拼接區（例如，拼接區208A及/或208B）內的罩幕特徵202，以使得每一特徵202被包含於單一罩幕內且沒有特徵是使用多於一個罩幕來進行曝光。
部分地視藉由罩幕200形成的電路特徵的類型及其他製程因子而定，罩幕200的拼接區208A及208B中的罩幕特徵202可耦合至其他罩幕的主晶粒區域206中的罩幕特徵。舉例而言，為跨越罩幕連接各導電線，可將對應的罩幕特徵耦合。然而，在一些實施例中，其他類型的電路特徵（例如，主動區）不被允許在各罩幕之間延伸，且對應的罩幕不允許將罩幕特徵202耦合。
為防止出現特徵衝突，可禁止在罩幕200的某些拼接區（例如，拼接區208C）中存在與功能性電路形狀對應的罩幕特徵202。舉例而言，在一些實施例中，拼接區208C與三個其他罩幕的曝光區域交疊，且為簡化微影製程，不允許在此區中存在罩幕特徵202。
由於不同罩幕的罩幕特徵202之間的相互影響（interplay），將在多罩幕多重曝光製程中所涉及的各罩幕對準對於最終電路的完整性而言是重要的。因此，罩幕200可在拼接區208A、208B及/或208C內包括用於晶片內疊對量測製程（in-chip overlay measurement process）的對準標記（例如，對準標記210A、210B、210C、210D及/或210E）。與層級間（inter-level）疊對量測製程（即將藉由第一罩幕在工件的第一層中形成的對準特徵與藉由第二罩幕在第二層中形成的對準特徵進行比較）形成對比，晶片內疊對量測是將作為多罩幕多重曝光製程的一部分而藉由不同的罩幕在同一層中形成的對準特徵進行比較。為防止拼接區208A及208B內的對準標記210A至210E與罩幕特徵202之間出現衝突，可將對準標記210A至210E包含於對準區212（包括對準區212A至212D）內。可禁止在對準區212中存在用於形成功能性電路特徵的罩幕特徵202。在圖2所示實例中，對準區212A及212B被指定用於與第一相鄰罩幕進行晶片內對準，所述第一相鄰罩幕將緊鄰地位於罩幕200的區下面並與罩幕200的區交疊的區曝光，且對準區212C及212D被指定用於與第二相鄰罩幕進行晶片內對準，所述第二相鄰罩幕將緊鄰地位於罩幕200的區右側並與罩幕200的區交疊的區曝光。
用於晶片內疊對量測製程的對準標記可類似於或不同於在層級間疊對量測製程中使用的對準標記，且可包括框中框圖案、十字形中十字形圖案、平行的或鄰接的測試線、及/或任意其他適合類型的對準標記。在各種實例中，拼接區208A包括一或多個為第一類型的對準標記210A（例如框中框對準標記集合的外框）及/或一或多個為第二類型的對準標記210B（例如十字形中十字形對準標記集合的外十字形）。就此而言，拼接區208A可包括任意數目個平行於罩幕200與第一相鄰罩幕之間的邊界而對準的為第一類型的對準標記，拼接區208A的標記用於與所述第一相鄰罩幕對準。
類似地，拼接區208A可包括一或多個為第二類型的對準標記，例如：對準標記210D，其表示框中框對準標記集合的內框；對準標記210E，其表示十字形中十字形對準標記集合的內十字形；測試線對準標記；及/或其他適合的對準標記。拼接區208A可包括任意數目個平行於罩幕200與第一相鄰罩幕之間的邊界而對準的為第二類型的對準標記，所述對準標記用於與所述第一相鄰罩幕對準。
另外或作為另一選擇，拼接區208A可包括其他類型的對準標記，例如對準標記210C，其包括被配置成平行於第一相鄰罩幕的測試線延伸及/或被配置成與第一相鄰罩幕的測試線鄰接的測試線。
拼接區208B可被類似地結構化成與第二相鄰罩幕對準。就此而言，拼接區208B可包括任意數目個對準標記（例如，對準標記210A、210B、210C、210D及210E、及/或其他適合的對準標記），所述對準標記中的某些對準標記可平行於罩幕200與第二相鄰罩幕之間的邊界而對準，所述對準標記用於與所述第二相鄰罩幕對準。
在主晶粒區域206、拼接區及對準區之外，罩幕200可包括框架區域222。框架區域222可包括切割道（為切分晶圓而留出的犧牲區域）、層級間對準標記224及/或其他基準特徵226（並非是積體電路一部分而是罩幕一部分的標記，例如標識（logo）及文字（text））。
框架區域222亦可包括框架區域晶片內對準標記228，其中包括對準標記228A及228B，其可實質上類似於對準區中的對準標記210A至210E。就此而言，類似於對準區212A及212B的對準標記，對準標記228A可被指定用於與第一相鄰罩幕進行晶片內對準，所述第一相鄰罩幕將緊鄰地位於罩幕200的區下面並與罩幕200的區交疊的區曝光。類似於對準區212C及212D的對準標記，對準標記228B可被指定用於與第二相鄰罩幕進行晶片內對準，所述第二相鄰罩幕將緊鄰地位於罩幕200的區右側並與罩幕200的區交疊的區曝光。在各種實例中，框架區域晶片內對準標記228A及228B包括框中框對準標記、十字形中十字形對準標記、預期與其他罩幕的測試線平行或鄰接的測試線、及/或其他適合的對準標記。如此一來，框架區域晶片內對準標記228為將多罩幕多重曝光製程的各罩幕對準而提供附加參考點。
參照圖3至圖8闡述一種用於依據佈局來形成罩幕200的技術。就此而言，圖3是根據本發明各種實施例依據佈局來形成罩幕集合的方法300的流程圖。可在方法300之前、期間及之後提供附加步驟，且對於方法300的其他實施例，可替換或消除所述步驟中的某些步驟。圖4至圖8是根據本發明各種實施例經歷形成罩幕的方法300的佈局400的圖。由於佈局400可包含數百萬或數十億個形狀，因而為清晰起見，對佈局400的說明已被簡化。
首先參照圖3的步驟302及圖4，接收供製作的佈局400。在各種實例中，佈局400採取儲存於非暫時性電腦可讀取媒體上的資料檔案的形式且以例如圖形資料庫系統II（Graphic Database System II，GDSII）、結構化資訊標準促進組織（Organization for the Advancement of Structured Information Standards，OASIS）及/或MEBES®（應用材料公司（Applied Materials）的註冊商標）等的設計標準來表示。佈局400可為積體電路的數位表示，並且佈局400的形狀402可對應於並界定罩幕的實體特徵且擴及對應於並界定欲藉由罩幕形成的積體電路的特徵。
佈局400的形狀402對應於積體電路的特徵（例如，經摻雜井、經摻雜主動區、裝置閘極、觸點、內連線、內連通孔等），且在一些實例中，由佈局400界定的積體電路將在多罩幕多重曝光製程中藉由多個罩幕形成。因此，參照圖3的步驟304及圖4，將佈局400細分成多個罩幕區404，使得每一罩幕區404對應於離散的罩幕。可基於以下而將佈局400細分成任意適合的數目個罩幕區404：對應積體電路的尺寸；罩幕尺寸；罩版尺寸；電路、罩幕或微影系統的其他性質；及/或其他適合的因子。在實例中，佈局400被細分成四個罩幕區404。各罩幕區404可沿罩幕之間的相交處交疊。
參照圖3的步驟306及圖5，沿罩幕區404的相交處來界定對準帶（alignment zone）502。對準帶502包括為對準形狀而保留的區域，且與亦可包含對準形狀的罩幕框架形成對比，對準帶502可處於由佈局400界定的積體電路內。由於可禁止在對準帶502中存在佈局形狀402，因而可使對準帶502的數目及尺寸與佈局形狀402可用的剩餘區域的尺寸相平衡。
參照步驟308且仍參照圖5，將對準形狀504插入至佈局400的對準帶502中。適合的對準形狀504包括框中框形狀、十字形中十字形形狀及測試線，且諸多對準形狀504是以集合形式而使用，其中將一個對準形狀504（例如，內形狀）分配給第一罩幕及罩幕區404並將第二對準形狀504（例如，外形狀）分配給第二罩幕及罩幕區404。在一些此種實例中，添加框中框對準形狀504包括為第一罩幕區404添加外框並為第二罩幕區404添加內框，使得內框形成於外框內。在一些此種實例中，添加十字形中十字形對準形狀504包括為第一罩幕區404添加外十字形並為第二罩幕區404添加內十字形，使得內十字形形成於外十字形內。在一些此種實例中，添加測試線對準形狀504包括為第一罩幕區添加由平行的或鄰接的測試線形成的集合中的第一測試線並為第二罩幕區404添加所述集合中的第二測試線。
在一些實例中，為保護對準形狀504的完整性，禁止在對準帶502中存在功能性佈局形狀402。類似地，可禁止在其中有多於兩個罩幕區404交疊的中心區506內存在佈局形狀402。參照圖3的步驟310，檢查佈局400，以確保在對準帶502內或在中心區506內未定位功能性形狀402。若在對準帶502或中心區506中發現功能性形狀402，則可觸發警告。
參照圖3的步驟312及圖6A，沿罩幕之間的交疊區域界定拼接帶602。參照圖3的步驟314，在交疊的罩幕區404之間分配位於拼接帶602內的形狀402。在一些實例中，每一罩幕區404將接收到位於所述罩幕區的拼接帶602內的每一形狀402的實例。此可具有隨著罩幕中的每一者被使用而將對應光阻區域曝光多次的效果。因此，在一些此種實例中，形狀402的位於拼接帶602內的一部分的尺寸（例如，線寬度）可小於同一形狀402的位於拼接帶602之外的一部分的尺寸，以使得即使某些部分被曝光兩次（或更多次），跨越特徵的總曝光劑量亦保持實質上相同。舉例而言，參照圖6B，位於拼接帶602內具有第一寬度604的特徵部分402A小於位於拼接帶602之外具有第二寬度606的特徵部分402B。在一些實例中，第一寬度604介於第二寬度606的約90%與約50%之間，且在一個此種實例中，第一寬度604是第二寬度606的約87.5%（例如，第二寬度是8奈米且第一寬度604是7奈米）。
另外或作為另一選擇，拼接帶602內的形狀402可被分配給共用拼接帶602的罩幕區404中的一者，使得每一形狀402被包含於單一罩幕區404內，且對應地，每一特徵是藉由使用一個罩幕而被曝光。在一些此種實例中，各佈局形狀402沿拼接帶的中線被分開，位於中線的一側上的形狀402及形狀部分被指派給一個罩幕區404，而位於中線的另一側上的形狀402及形狀部分被指派給另一罩幕區404。在一些實例中，拼接帶602內的軌道被分配給特定罩幕區404，且軌道內的任一形狀402被指派給對應的罩幕區404。其他實例使用其他技術來分配形狀402。
參照圖3的步驟316及圖7，在佈局400中界定框架702，且在框架702內添加例如切割道形狀、層級間對準形狀704、框架區域晶片內對準形狀706及/或其他基準形狀708等的形狀。
參照圖3的步驟318及圖8，將各罩幕區404分離開以得到個別的罩幕區404。此可包括將剩餘形狀402、層級間對準形狀704、框架區域晶片內對準形狀706、及基準形狀708分配給其各自的罩幕區404。在一些實例中，將各罩幕區404分離開包括為每一罩幕區404形成單獨的佈局。另外或作為另一選擇，單一佈局檔案可包含多於一個罩幕區。
參照圖3的步驟320，提供罩幕區404中的每一者，以製作相應的罩幕。製作可涉及形成具有以下的罩幕200：罩幕特徵202，對應於相應罩幕區404中的佈局形狀402；對準標記210，對應於相應罩幕區404中的對準形狀504；框架區域晶片內對準標記228，對應於相應罩幕區404中的框架區域晶片內對準形狀706；及/或基準特徵226，對應於相應罩幕區404中的基準形狀708。一旦製成，所述罩幕便可用於製作積體電路。
參照圖9至圖17闡述一種用於使用例如上述罩幕200來執行光微影的技術。就此而言，圖9是根據本發明各種實施例進行多罩幕多重曝光圖案化的方法900的流程圖。可在方法900之前、期間及之後提供附加步驟，且對於方法900的其他實施例，可替換或消除所述步驟中的某些步驟。圖10是根據本發明各種實施例經歷進行多罩幕多重曝光圖案化的方法900的積體電路工件1000的一部分的剖視圖。圖11至圖17是根據本發明各種實施例經歷進行多罩幕多重曝光圖案化的方法900的積體電路工件1000的一部分的俯視圖。
參照圖9的步驟902及圖10，接收積體電路工件1000及用於將工件1000圖案化的罩幕集合。工件1000包括上面形成有其他層及特徵的基底1002。在各種實例中，基底1002包括：元素（單元素）半導體，例如呈晶體結構的矽或鍺；化合物半導體，例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；非半導體材料，例如鈉鈣玻璃（soda-lime glass）、熔融矽石（fused silica）、熔融石英（fused quartz）及/或氟化鈣（calcium fluoride，CaF2 ）；及/或上述的組合。
基底1002可具有均勻組成或可包括各種層，所述層中的某些層可被選擇性地蝕刻以形成鰭。所述各層可具有類似或不同的組成，且在各種實施例中，某些基底層具有非均勻組成以誘發裝置應力（device strain）且藉此對裝置效能進行微調。分層式基底的實例包括絕緣體上矽（silicon-on-insulator，SOI）基底1002。在一些此種實例中，基底1002的一層可包含絕緣體，例如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、及/或其他適合的絕緣體材料。
在一些實例中，工件1000包括設置於基底1002上的材料層1004。在一些此種實例中，材料層1004包括介電層（例如硬罩幕介電層），且適用於材料層1004的電介質的材料包括半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、及/或其他適合的材料。在一些實例中，材料層1004包括半導體層，例如矽層或鍺層、矽鍺層、及/或其他適合的半導體層。
工件1000可更包括設置於材料層1004的頂部上的光阻1006。光阻1006可與上述光阻實質上類似。
參照圖9的步驟904及圖11，可使用例如圖1中所述的微影系統100對光阻1006執行第一次微影曝光。第一次微影曝光可使用集合中的第一罩幕將光阻1006的第一部分曝光。第一次微影曝光可根據第一罩幕中存在的罩幕特徵202及對準標記（例如上述的對準標記210A至210E及/或框架區域晶片內對準標記228）將光阻1006曝光。光阻1006的藉由第一罩幕的對準標記曝光的區以標號1102表示，且為清晰起見被塗以陰影。由於第一罩幕可包括任意數目個平行於第一罩幕的曝光區域與第二罩幕的曝光區域之間的邊界而對準的對準標記及任意數目個平行於第一罩幕與第三罩幕之間的邊界而對準的對準標記，因而光阻1006可具有任意數目個被曝光區1102。在各種實例中，區1102對應於框中框圖案的內框、框中框圖案的外框、十字形中十字形圖案的內十字形、十字形中十字形圖案的外十字形、及/或由平行的或鄰接的測試線形成的集合中的測試線。
參照圖9的步驟906及圖12，可使用微影系統100及第二罩幕對光阻1006的第二部分執行第二次微影曝光。在一些實例中，藉由第二罩幕曝光的第二部分與藉由第一罩幕曝光的第一部分交疊。與第一次曝光一樣，第二次微影曝光可根據第二罩幕中存在的罩幕特徵202及對準標記（例如上述的對準標記210A至210E及/或框架區域晶片內對準標記228）將光阻1006圖案化。光阻1006的藉由第二罩幕的對準標記曝光的區由標號1202表示（即區1202），且為清晰起見被塗以陰影。由於第二罩幕可包括任意數目個平行於第一罩幕與第二罩幕之間的邊界而對準的對準標記，因而光阻1006可具有任意數目個被曝光區1202。在各種實例中，區1202對應於框中框圖案的內框、框中框圖案的外框、十字形中十字形圖案的內十字形、十字形中十字形圖案的外十字形、及/或由平行的或鄰接的測試線形成的集合中的測試線。
參照圖9的步驟908及圖13，可使用微影系統100及第三罩幕對光阻1006的第三部分執行第三次微影曝光。在一些實例中，藉由第三罩幕曝光的第三部分與藉由第一罩幕曝光的第一部分交疊。第三次微影曝光可根據第三罩幕中存在的罩幕特徵202及對準標記（例如上述的對準標記210A至210E及/或框架區域晶片內對準標記228）將光阻1006圖案化。光阻1006的藉由第三罩幕的對準標記曝光的區由標號1302表示（即區1302），且為清晰起見被塗以陰影。由於第三罩幕可包括任意數目個平行於第一罩幕與第四罩幕之間的邊界而對準的對準標記，因而光阻1006可具有任意數目個被曝光區1302。在各種實例中，區1302對應於框中框圖案的內框、框中框圖案的外框、十字形中十字形圖案的內十字形、十字形中十字形圖案的外十字形、及/或由平行的或鄰接的測試線形成的集合中的測試線。
參照圖9的步驟910及圖14，可使用微影系統100及第三罩幕對光阻1006的第四部分執行第四次微影曝光。在一些實例中，藉由第四罩幕曝光的第四部分與第二部分及第三部分交疊。第四次微影曝光可根據第四罩幕中存在的罩幕特徵202及對準標記（例如上述的對準標記210A至210E及/或框架區域晶片內對準標記228）將光阻1006圖案化。光阻1006的藉由第四罩幕的對準標記曝光的區由標號1402表示（即區1402），且為清晰起見被塗以陰影。由於第四罩幕可包括任意數目個平行於第二罩幕與第三罩幕之間的邊界而對準的對準標記，因而光阻1006可具有任意數目個被曝光區1402。在各種實例中，區1402對應於框中框圖案的內框、框中框圖案的外框、十字形中十字形圖案的內十字形、十字形中十字形圖案的外十字形、及/或由平行的或鄰接的測試線形成的集合中的測試線。
在一些此種實例中，光阻1006的藉由第一罩幕的罩幕特徵202曝光的區、藉由第二罩幕的罩幕特徵202曝光的區、藉由第三罩幕的罩幕特徵202曝光的區、及藉由第四罩幕的罩幕特徵202曝光的區形成單一單片式積體電路的電路特徵。
可針對與將工件1000圖案化所使用的一樣多的罩幕及一樣多的曝光來重複步驟904至910的製程。
參照圖9的步驟912及圖15，在最終微影曝光之後，將光阻1006顯影。顯影製程可僅留下光阻1006的被曝光的那些部分，或者可僅留下光阻層的未被曝光的那些部分。參照圖9的步驟914及圖16，使用經圖案化光阻來選擇性地處理材料層1004的被暴露部分。在一些實例中，此包括蝕刻材料層1004的被暴露部分，以暴露出下方的基底1002。在其他實例中，處理材料層1004的被暴露部分包括對材料層1004進行摻雜、在材料層1004上沈積另一材料、在材料層1004上以磊晶方式生長材料、及/或其他適合的電路製作製程。參照圖9的步驟916及圖17，在材料層1004被處理之後，可移除光阻1006。
如在圖17中可見，經處理材料層1004的部分對應於第一罩幕的、第二罩幕的、第三罩幕的及第四罩幕的對準標記。參照圖9的步驟918，如標號1702所示的區（即區1702），藉由量測經處理材料層1004的與第一罩幕的對準標記對應的一部分和與第二罩幕的對準標記對應的一部分之間的距離及/或偏移來分析第一罩幕與第二罩幕之間的對準。可在多於一個位置處在所述兩個部分之間量測所述距離。如步驟920中所示，可針對每一對準標記及每一罩幕組合來重複步驟918的量測。參照圖9的步驟922，針對後續工件，對各罩幕的曝光區域相對於彼此的對準進行疊對調整。
在各種實施例中，所述技術是藉由使用專用固定功能計算元件與執行軟體指令的可程式化計算元件的組合來執行。因此，應理解，方法300及/或方法900的步驟中的任一者可由計算系統使用儲存於可由處理系統存取的非暫時性機器可讀取媒體上或儲存於所述非暫時性機器可讀取媒體中的對應指令來實作。參照圖18來闡述此種系統及非暫時性機器可讀取媒體的實例。就此而言，圖18是根據本發明各種實施例的微影環境1800的方塊圖。
微影環境1800包括控制系統1802。控制系統1802包括處理資源1804，處理資源1804可包括任意數目及類型的處理元件，例如中央處理單元（Central Processing Unit，CPU）、圖形處理單元（Graphical Processing Unit，GPU）、應用專用積體電路（Application-Specific Integrated Circuit，ASIC）、微控制器、及/或其他適合的處理元件。處理資源1804耦合至有形非暫時性機器可讀取媒體1806，以執行儲存於媒體1806上的指令。對於本說明的目的，有形非暫時性機器可讀取媒體1806可為能夠儲存由或結合指令執行系統、設備或裝置使用的程式的任何設備。媒體1806可包括非揮發性記憶體，其中包括磁性儲存器、固態儲存器、光學儲存器、快取記憶體、及/或帶備用電池的隨機存取記憶體（Random Access Memory，RAM）。在各種實例中，媒體1806儲存的指令使處理資源1804執行依據佈局來形成罩幕集合的方法300的製程及/或進行多罩幕多重曝光圖案化的方法900的製程。
出於此目的，控制系統1802可包括微影介面1808，以向微影系統100及/或計量系統（metrology system）1810發送訊號並自微影系統100及/或計量系統1810接收訊號。控制系統1802亦可包括輸入/輸出（Input/Output，I/O）介面1812，以用於與使用者及/或其他計算系統進行測試資訊及結果的通訊。因此，輸入/輸出介面1812可包括用於視訊輸出的控制器（例如，圖形處理單元）、使用者輸入（例如，用於鍵盤、滑鼠、筆式輸入裝置、觸控墊等的控制器）、網路控制器（例如，乙太網路及/或無線通訊控制器）、及/或其他適合的輸入/輸出控制器。
因此，本發明實施例提供用於對工件執行多罩幕多重曝光微影術的技術的實例且提供適合罩幕的實例。在一些實例中，一種光罩包括晶粒區域及拼接區，所述拼接區鄰近於所述晶粒區域且沿所述光罩的邊界而設置。所述拼接區包括用於形成積體電路特徵的罩幕特徵及用於進行晶片內疊對量測的對準標記。在一些此種實例中，所述拼接區更包括多個第一對準標記，所述多個第一對準標記包括所述對準標記，且所述多個第一對準標記是平行於所述邊界而排列。在一些此種實例中，所述拼接區更包括平行於所述邊界而排列且設置於所述多個第一對準標記與所述邊界之間的多個第二對準標記。在一些此種實例中，所述多個第一對準標記包括第一框中框圖案的外框，且所述多個第二對準標記包括第二框中框圖案的內框。在一些此種實例中，所述邊界是所述光罩的第一邊界，所述對準標記是第一對準標記且用於相對於第一相鄰光罩進行晶片內疊對量測，並且所述拼接區是第一拼接區且將與所述第一相鄰光罩的曝光區域交疊。所述光罩更包括鄰近於所述晶粒區域且沿所述光罩的第二邊界而設置的第二拼接區，並且所述第二拼接區將與第二相鄰光罩的曝光區域交疊，且包括用於相對於所述第二相鄰光罩進行晶片內疊對量測的第二對準標記。在一些此種實例中，所述第一邊界垂直於所述第二邊界。在一些此種實例中，所述對準標記是第一對準標記且用於相對於第一相鄰光罩進行晶片內疊對量測，所述光罩更包括圍繞所述晶粒區域的框架區域，並且所述框架區域包括用於相對於所述第一相鄰光罩進行晶片內疊對量測的第二對準標記。在一些此種實例中，所述罩幕特徵延伸至所述邊界。在一些此種實例中，所述罩幕特徵延伸至所述晶粒區域中。
在其他實例中，一種罩幕包括：多個罩幕特徵，延伸至所述罩幕的邊界；以及多個第一對準區，包含平行於所述邊界而對準的多個第一晶片內對準特徵。所述多個第一對準區與相鄰罩幕的曝光區域交疊，且所述多個第一晶片內對準特徵用於相對於所述相鄰罩幕進行疊對量測。在一些此種實例中，所述罩幕更包括多個第二對準區，所述多個第二對準區包含平行於所述邊界而對準且設置於所述多個第一對準區與所述邊界之間的多個第二晶片內對準特徵。在一些此種實例中，所述罩幕更包括測試線，所述測試線平行於所述邊界而延伸且設置於所述多個第一對準區與所述多個第二對準區之間，並且所述測試線用於相對於所述相鄰罩幕進行疊對量測。在一些此種實例中，所述邊界是第一邊界，所述相鄰罩幕是第一相鄰罩幕，且所述罩幕更包括多個第二對準區，所述多個第二對準區包含平行於第二邊界而對準的多個第二晶片內對準特徵。所述多個第二對準區與第二相鄰罩幕的曝光區域交疊，且所述多個第二晶片內對準特徵用於相對於所述第二相鄰罩幕進行疊對量測。在一些此種實例中，所述多個第一晶片內對準特徵包括由以下組成的群組中的特徵：內框對準特徵、外框對準特徵、內十字形對準特徵、外十字形對準特徵、及測試線。在一些此種實例中，所述罩幕更包括框架區域，且所述框架區域包括用於相對於所述相鄰罩幕進行疊對量測的對準特徵。
在其他實例中，一種方法包括：接收佈局，所述佈局包括與罩幕的特徵對應的功能性形狀，所述罩幕的所述特徵用於形成積體電路的功能性特徵；將所述佈局劃分成多個交疊的罩幕區；在所述佈局中所述多個交疊的罩幕區中的區之間的邊界處界定對準帶；將對準形狀插入至所述對準帶中；在所述多個交疊的罩幕區之中分配所述功能性形狀及所述對準形狀；以及提供所述多個交疊的罩幕區，以製作多罩幕多重曝光罩幕集合中的罩幕。在一些此種實例中，所述對準形狀設置於所述功能性形狀之中。在一些此種實例中，所述分配所述對準形狀包括：將框中框圖案的內框分配給所述多個交疊的罩幕區中的第一區；以及將所述框中框圖案的外框分配給所述多個交疊的罩幕區中的第二區。在一些此種實例中，所述分配所述對準形狀會將多個第一對準形狀分配給所述多個交疊的罩幕區中的第一區，且所述多個第一對準形狀是平行於所述第一區的邊界而排列。在一些此種實例中，所述分配所述對準形狀會更將多個第二對準形狀分配給所述第一區；並且所述多個第二對準形狀是平行於所述第一區的所述邊界而排列且設置於所述多個第一對準形狀與所述邊界之間。
以上內容概述了若干實施例的特徵以使熟習此項技術者可更好地理解本發明的各態樣。熟習此項技術者應瞭解，他們可易於使用本發明作為基礎來設計或修改其他製程及結構以施行本文所介紹實施例的相同目的及/或達成本文所介紹實施例的相同優點。熟習此項技術者亦應認識到，此種等效構造並不背離本發明的精神及範圍，且在不背離本發明的精神及範圍的條件下，他們可對本文作出各種改變、替代及變更。
100‧‧‧微影系統
102‧‧‧輻射源
104‧‧‧照射器
106‧‧‧罩幕
108‧‧‧罩幕載台
110‧‧‧投射光學器件模組
112‧‧‧工件
114‧‧‧基底載台
116、1006‧‧‧光阻
200‧‧‧罩幕
202‧‧‧特徵
204‧‧‧場
206‧‧‧主晶粒區域
208A、208B、208C‧‧‧拼接區
210A、210B、210C、210D、210E、224、228A、228B‧‧‧對準標記
212、212A、212B、212C、212D‧‧‧對準區
222‧‧‧框架區域
226‧‧‧基準特徵
300、900‧‧‧方法
302、304、306、308、310、312、314、316、318、320、902、904、906、908、910、912、914、916、918、920、922‧‧‧步驟
400‧‧‧佈局
402‧‧‧形狀
402A、402B‧‧‧特徵部分
404‧‧‧罩幕區
502‧‧‧對準帶
504‧‧‧對準形狀
506‧‧‧中心區
602‧‧‧拼接帶
604‧‧‧第一寬度
606‧‧‧第二寬度
702‧‧‧框架
704‧‧‧層級間對準形狀
706‧‧‧框架區域晶片內對準形狀
708‧‧‧基準形狀
1000‧‧‧工件
1002‧‧‧基底
1004‧‧‧材料層
1102、1202、1302、1402、1702‧‧‧區
1800‧‧‧微影環境
1802‧‧‧控制系統
1804‧‧‧處理資源
1806‧‧‧媒體
1808‧‧‧微影介面
1810‧‧‧計量系統
1812‧‧‧輸入/輸出介面
結合附圖閱讀以下詳細說明，會最佳地理解本發明。應強調，根據本行業中的標準慣例，各種特徵並非按比例繪製且僅用於說明目的。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是根據本發明各種實施例的微影系統的方塊圖。 圖2是根據本發明各種實施例用於積體電路製造的罩幕的俯視圖。 圖3是根據本發明各種實施例依據佈局來形成罩幕集合（mask set）的方法的流程圖。 圖4至圖8是根據本發明各種實施例經歷形成罩幕的方法的佈局的圖。 圖9是根據本發明各種實施例進行多罩幕多重曝光圖案化的方法的流程圖。 圖10是根據本發明各種實施例經歷進行多罩幕多重曝光圖案化的方法的積體電路工件的一部分的剖視圖。 圖11至圖17是根據本發明各種實施例經歷進行多罩幕多重曝光圖案化的方法的積體電路工件的一部分的俯視圖。 圖18是根據本發明各種實施例的微影環境的方塊圖。

Claims (20)

  1. 一種光罩，包括： 晶粒區域；以及 拼接區，鄰近於所述晶粒區域且沿所述光罩的邊界而設置，其中所述拼接區包括： 罩幕特徵，用於形成積體電路特徵；以及 對準標記，用於進行晶片內疊對量測。
  2. 如申請專利範圍第1項所述的光罩，其中： 所述拼接區更包括多個第一對準標記，所述多個第一對準標記包括所述對準標記；且 所述多個第一對準標記是平行於所述邊界而排列。
  3. 如申請專利範圍第2項所述的光罩，其中所述拼接區更包括平行於所述邊界而排列且設置於所述多個第一對準標記與所述邊界之間的多個第二對準標記。
  4. 如申請專利範圍第3項所述的光罩，其中： 所述多個第一對準標記包括第一框中框圖案的外框；且 所述多個第二對準標記包括第二框中框圖案的內框。
  5. 如申請專利範圍第1項所述的光罩，其中： 所述邊界是所述光罩的第一邊界； 所述對準標記是第一對準標記且用於相對於第一相鄰光罩進行晶片內疊對量測； 所述拼接區是第一拼接區且將與所述第一相鄰光罩的曝光區域交疊； 所述光罩更包括鄰近於所述晶粒區域且沿所述光罩的第二邊界而設置的第二拼接區；且 所述第二拼接區將與第二相鄰光罩的曝光區域交疊，且包括用於相對於所述第二相鄰光罩進行晶片內疊對量測的第二對準標記。
  6. 如申請專利範圍第5項所述的光罩，其中所述第一邊界垂直於所述第二邊界。
  7. 如申請專利範圍第1項所述的光罩，其中： 所述對準標記是第一對準標記且用於相對於第一相鄰光罩進行晶片內疊對量測； 所述光罩更包括圍繞所述晶粒區域的框架區域；且 所述框架區域包括用於相對於所述第一相鄰光罩進行晶片內疊對量測的第二對準標記。
  8. 如申請專利範圍第1項所述的光罩，其中所述罩幕特徵延伸至所述邊界。
  9. 如申請專利範圍第1項所述的光罩，其中所述罩幕特徵延伸至所述晶粒區域中。
  10. 一種罩幕，包括： 多個罩幕特徵，延伸至所述罩幕的邊界；以及 多個第一對準區，包含平行於所述邊界而對準的多個第一晶片內對準特徵，其中： 所述多個第一對準區與相鄰罩幕的曝光區域交疊；且 所述多個第一晶片內對準特徵用於相對於所述相鄰罩幕進行疊對量測。
  11. 如申請專利範圍第10項所述的罩幕，更包括： 多個第二對準區，包含平行於所述邊界而對準且設置於所述多個第一對準區與所述邊界之間的多個第二晶片內對準特徵。
  12. 如申請專利範圍第11項所述的罩幕，更包括： 測試線，平行於所述邊界而延伸且設置於所述多個第一對準區與所述多個第二對準區之間，其中所述測試線用於相對於所述相鄰罩幕進行疊對量測。
  13. 如申請專利範圍第10項所述的罩幕，其中： 所述邊界是第一邊界； 所述相鄰罩幕是第一相鄰罩幕； 所述罩幕更包括多個第二對準區，所述多個第二對準區包含平行於第二邊界而對準的多個第二晶片內對準特徵； 所述多個第二對準區與第二相鄰罩幕的曝光區域交疊；且 所述多個第二晶片內對準特徵用於相對於所述第二相鄰罩幕進行疊對量測。
  14. 如申請專利範圍第10項所述的罩幕，其中所述多個第一晶片內對準特徵包括由以下組成的群組中的特徵：內框對準特徵、外框對準特徵、內十字形對準特徵、外十字形對準特徵、及測試線。
  15. 如申請專利範圍第10項所述的罩幕，更包括框架區域，其中所述框架區域包括用於相對於所述相鄰罩幕進行疊對量測的對準特徵。
  16. 一種多罩幕多重曝光微影方法，包括： 接收佈局，所述佈局包括與罩幕的特徵對應的功能性形狀，所述罩幕的所述特徵用於形成積體電路的功能性特徵； 將所述佈局劃分成多個交疊的罩幕區； 在所述佈局中所述多個交疊的罩幕區中的區之間的邊界處界定對準帶； 將對準形狀插入至所述對準帶中； 在所述多個交疊的罩幕區之中分配所述功能性形狀及所述對準形狀；以及 提供所述多個交疊的罩幕區，以製作多罩幕多重曝光罩幕集合中的罩幕。
  17. 如申請專利範圍第16項所述的方法，其中所述對準形狀設置於所述功能性形狀之中。
  18. 如申請專利範圍第16項所述的方法，其中所述分配所述對準形狀包括： 將框中框圖案的內框分配給所述多個交疊的罩幕區中的第一區；以及 將所述框中框圖案的外框分配給所述多個交疊的罩幕區中的第二區。
  19. 如申請專利範圍第16項所述的方法，其中： 所述分配所述對準形狀會將多個第一對準形狀分配給所述多個交疊的罩幕區中的第一區；且 所述多個第一對準形狀是平行於所述第一區的邊界而排列。
  20. 如申請專利範圍第19項所述的方法，其中： 所述分配所述對準形狀會更將多個第二對準形狀分配給所述第一區；且 所述多個第二對準形狀是平行於所述第一區的所述邊界而排列且設置於所述多個第一對準形狀與所述邊界之間。
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