CN114823868A - 半导体器件及其形成方法 - Google Patents

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semiconductor
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叶泓佑
黄郁翔
杜建德
刘致为
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Abstract

器件包括：源极/漏极区域，位于衬底上方并且沿第一方向间隔开；第一栅极结构，位于源极/漏极区域之间；以及第一沟道结构，由第一栅极结构围绕。第一沟道结构包括交替堆叠的第一半导体层和第二半导体层。当在沿垂直于第一方向的第二方向截取的截面中观察时，第二半导体层的中心轴从第一半导体层的中心轴横向偏移。本申请的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
半导体器件用于各种电子应用中，诸如例如，个人计算机、手机、数码相机和其它电子设备。半导体器件通常通过在半导体衬底上方依次沉积材料的绝缘层或介电层、导电层和半导体层以及使用光刻图案化各个材料层以在其上形成电路组件和元件来制造。
半导体工业通过不断减小最小部件尺寸来不断提高各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定区域中。
发明内容
本申请的一些实施例提供了一种半导体器件，包括：源极/漏极区域，位于衬底上方并且沿第一方向间隔开；第一栅极结构，位于所述源极/漏极区域之间；以及第一沟道结构，由所述第一栅极结构围绕，所述第一沟道结构包括交替堆叠的第一半导体层和第二半导体层，其中，当在沿垂直于所述第一方向的第二方向截取的截面中观察时，所述第二半导体层的中心轴从所述第一半导体层的中心轴横向偏移。
本申请的另一些实施例提供了一种半导体器件，包括：源极区域；漏极区域，沿第一方向与所述源极区域分隔开；以及沟道结构，介于所述源极区域和所述漏极区域之间，所述沟道结构包括交替堆叠的第一半导体层和第二半导体层，其中，当在沿垂直于所述第一方向的第二方向截取的截面中观察时，所述第一半导体层具有相对的第一侧面和第二侧面，所述第二半导体层具有相对的第三侧面和第四侧面，所述第二半导体层的所述第三侧面与所述第一半导体层的所述第一侧面对准，并且所述第二半导体层的所述第四侧面从所述第一半导体层的所述第二侧面横向回缩。
本申请的又一些实施例提供了一种形成半导体器件的方法，包括：在衬底上方形成具有交替的第一半导体层和第二半导体层的堆叠件的鳍结构；在所述鳍结构的第一纵向侧上而不是在所述鳍结构的第二纵向侧上形成介电壁；实施以比蚀刻所述第一半导体层快的蚀刻速率蚀刻所述第二半导体层的第一蚀刻工艺；在实施所述第一蚀刻工艺之后，实施第二蚀刻工艺以去除所述介电壁；以及在去除所述介电壁之后，在所述第一半导体层和所述第二半导体层上方形成栅极结构。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的三维视图中的纳米FET的实例。
图2示出了根据一些实施例的三维视图中的具有偏心桥间沟道的纳米FET的实例。
图3示出了根据本发明的一些实施例的显示不同纳米FET中的沟道电荷密度的模拟结果。
图4示出了根据本发明的一些实施例的显示不同纳米FET中沿纳米结构沟道的宽度方向的电子密度的模拟结果。
图5示出了根据本发明的一些实施例的显示不同纳米FET中沿桥间沟道和纳米结构沟道的高度方向的电子密度的模拟结果。
图6A至图6D是根据本发明的一些实施例的显示不同纳米FET之间的电子密度提高比率的模拟结果。
图7A至图7D是根据本发明的一些实施例的显示不同纳米FET之间的电子密度提高比率的模拟结果。
图8A示出了根据本发明的一些实施例的具有不同宽度的桥间沟道的沟道结构的截面图。
图8B显示了根据本发明的一些实施例的具有各种桥间沟道宽度差的纳米FET中的电子密度的模拟结果。
图9A显示了根据本发明的一些实施例的显示不同纳米FET之间的导通电流提高比率、亚阈值摆幅(SS)提高比率以及导通电流/截止电流比率的提高的模拟结果。
图9B示出了图9A的纳米FET的沟道结构。
图10A至图22B是根据本发明的一些实施例的纳米FET的制造中的中间阶段的顶视图和截面图。
图23A至图31B是根据本发明的一些实施例的纳米FET的制造中的中间阶段的顶视图和截面图。
图32A至图40B是根据本发明的一些实施例的纳米FET的制造中的中间阶段的顶视图和截面图。
图41是根据本发明的一些实施例的纳米FET的截面图。
图42是根据本发明的一些实施例的纳米FET的截面图。
图43是根据本发明的一些实施例的纳米FET的截面图。
图44是根据本发明的一些实施例的纳米FET的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。如本文所使用，“左右”、“约”、“大约”或“基本”通常可以意味着在给定值或范围的20％内、或10％内、或5％内。本文给定的数值是近似值，意味着如果没有明确说明，可以推断出术语“左右”、“约”、“大约”或“基本”。
随着鳍式场效应晶体管(FinFET)中的鳍宽度的尺度减小，沟道宽度变化可能导致迁移率损失。正在研究纳米FET(例如，纳米片FET、纳米线FET等)作为鳍式场效应晶体管的可选方案。在纳米FET中，晶体管的栅极完全在沟道(例如，纳米片沟道或纳米线沟道)周围制成，从而使得沟道由栅极围绕或密封。这样的晶体管具有改善栅极对沟道的静电控制的优势，这也减轻了泄漏电流。
图1示出了根据一些实施例的三维视图中的纳米FET(例如，纳米片FET、纳米片FET等)的实例。纳米FET包括衬底100(例如，半导体衬底)上的鳍102上方的纳米结构104(例如，纳米片、纳米线、纳米环、纳米板或具有纳米级尺寸(例如，几纳米)的其它结构)，其中，纳米结构104用作用于GAA-FET的沟道区域。纳米结构104可以包括p型纳米结构、n型纳米结构或它们的组合。隔离区域106设置在相邻鳍102之间，鳍102可以突出至相邻隔离区域106之上并且从相邻隔离区域106之间突出。虽然隔离区域106描述/示出为与衬底100分隔开，但是如本文所使用，术语“衬底”可以指单独的半导体衬底或半导体衬底和隔离区域的组合。此外，虽然鳍102的底部示出为与衬底100是单一、连续的材料，但是鳍102的底部和/或衬底100可以包括单一材料或多种材料。在这个背景下，鳍102指的是在相邻隔离区域106之间延伸的部分。栅极电介质110位于鳍102的顶面上方并且沿纳米结构104的顶面、侧壁和底面。栅电极112位于栅极电介质110上方。外延源极/漏极区域108设置在栅极介电层110和栅电极112的相对侧上的鳍102上。
在本发明的各个实施例中，在相邻纳米结构沟道之间添加桥间沟道(在本发明的一些实施例中可互换地称为桥接沟道、桥接部分或桥接结构)，以便提高纳米FET的导通电流。此外，在本发明的各个实施例中，桥间沟道局限于纳米结构沟道的外围区域或偏心区域，与形成局限于纳米结构沟道的中心区域的桥间沟道相比，这可以提供改善的导通电流增强。
图2示出了根据一些实施例的三维视图中的具有偏心桥间沟道的纳米FET的实例。纳米FET包括沟道结构203，该沟道结构203包括衬底200上的交替的纳米结构沟道204A-204C(统称为纳米结构沟道204)和桥间沟道205A-205B(统称为桥间沟道205)。衬底200可以包括鳍以及设置在相邻鳍之间的隔离区域，如图1中所示。外延源极/漏极区域208设置在衬底200上的沟道结构203的相对侧上。栅极结构210围绕沟道结构203，并且通过栅极间隔件218与外延源极/漏极区域208分隔开。栅极结构210包括例如沟道结构203上方的栅极电介质212、栅极电介质212上方的功函金属层214以及功函金属层214上方的填充金属216。
在沟道结构203中，纳米结构沟道204每个在垂直于外延源极/漏极区域208之间的电流流动的方向(称为电流流动方向)上具有宽度W204，并且桥间沟道205每个在电流流动方向上具有宽度W205并且小于纳米结构沟道204的宽度W204。桥间沟道205局限于纳米结构沟道204的外围区域，而不是纳米结构沟道204的中心区域。在这样的配置中，桥间沟道205仅与纳米结构沟道204中的对应一个形成单个凹角C203。相反，如果桥间沟道205局限于纳米结构沟道204的中心区域，则桥间沟道205将与纳米结构沟道204中的对应一个形成两个凹角，如图3中的情况#2中示例性所示。观察到沟道结构中的凹角可能导致更弱的栅极电场(即，更弱的栅极控制)，这进而可能导致更少的导电电荷载流子。因此，通过将桥间沟道205局限于纳米结构沟道204的外围区域，沟道结构203中的凹角的数量可以减少一半，这进而产生更强的栅极控制并且因此产生更多的导电电荷载流子，这进而允许导通电流增强的进一步增加，如下面更详细讨论。
图3示出了根据本发明的一些实施例的显示不同纳米FET中的沟道电荷密度的模拟结果，其中，沟道电荷密度在图3中的垂直轴上显示，并且栅极电压在图3中的水平轴上显示。在情况#1中，纳米FET的沟道结构包括两个分隔开的纳米结构沟道NS，其间没有桥间沟道。在情况#2中，纳米FET的沟道结构包括两个纳米结构沟道NS以及从下部纳米结构沟道的中心区域延伸至上部纳米结构沟道的中心区域的桥间沟道IB。在情况#3中，纳米FET的沟道结构包括两个纳米结构沟道NS以及从下部纳米结构沟道的外围区域延伸至上部纳米结构沟道的外围区域的桥间沟道IB。在情况#1-3中，沟道结构由栅极结构围绕，该栅极结构包括例如栅极电介质GD、栅极电介质GD上方的功函金属WFM以及功函金属WFM上方的填充金属FM。将情况#2的沟道电荷密度曲线与情况#1的沟道电荷密度曲线进行比较，可以观察到，在相同的给定非零栅极电压下，具有桥间沟道IB的纳米FET的沟道电荷密度大于没有桥间沟道的纳米FET的沟道电荷密度。该模拟结果显示，桥间沟道为纳米FET提供导通电流增强。将情况#3的沟道电荷密度与情况#2的沟道电荷密度进行比较，可以观察到，在相同的给定非零栅极电压下，具有局限于纳米片沟道NS的外围区域的桥间沟道IB的纳米FET的沟道电荷密度大于具有局限于纳米片沟道NS的中心区域的桥间沟道IB的纳米FET的沟道电荷密度。该模拟结果显示，导通电流增强可以通过在纳米片沟道NS的外围区域处形成桥间沟道IB来进一步增加。
图4示出了根据本发明的一些实施例的显示沿不同纳米FET中的纳米结构沟道NS的宽度方向WNS的电子密度的模拟结果，其中，电子密度在图4中的垂直轴上显示，并且沿纳米结构沟道NS的宽度方向WNS的位置在图4中的水平轴上显示。在情况#1中，纳米FET的沟道结构包括两个分隔开的纳米结构沟道NS，其间没有桥间沟道。在情况#2中，纳米FET的沟道结构包括两个纳米结构沟道NS以及局限于纳米结构沟道NS的中心区域的桥间沟道IB。在情况#3中，纳米FET的沟道结构包括两个纳米结构沟道NS以及局限于纳米结构沟道NS的外围区域的桥间沟道IB。比较情况#1-#3的电子密度曲线，可以观察到，桥间沟道IB使得电子密度减小，然而，局限于纳米结构沟道NS的外围区域的桥间沟道IB产生比局限于纳米结构沟道NS的中心区域的桥间沟道IB更小的电子密度减小。
图5示出了根据本发明的一些实施例的显示沿不同纳米FET中的桥间沟道IB和纳米结构沟道NS的高度方向HIB+NS的电子密度的模拟结果，其中，电子密度在图5中的垂直轴上显示，并且沿高度方向HIB+NS的位置在图5中的水平轴上表示。在图5中将情况#3的电子密度曲线与情况#2的电子密度曲线进行比较，可以观察到，局限于纳米结构沟道NS的外围区域的桥间沟道IB在桥间沟道IB的相对端处产生比局限于纳米结构沟道NS的中心区域的桥间沟道IB高的电子密度。
图6A至图6D是根据本发明的一些实施例的显示情况#3中的纳米FET与情况#2中的纳米FET的电子密度提高比率的模拟结果，其中，WIB是桥间沟道IB的宽度，WNS是纳米结构沟道NS的宽度，tNS是纳米结构沟道NS的厚度，并且HIB是桥间沟道IB的高度。在一些实施例中，W1在从约14nm至约16nm的范围内，例如，约15nm；H1在从约19nm至约21nm的范围内，例如，约20nm；W2在从约24nm至约26nm的范围内，例如，约25nm；H2在从约29nm至约31nm的范围内，例如，约30nm。在一些实施例中，A nm小于B nm，并且B nm小于C nm。作为非限制性实例，A nm在从约4nm至约6nm的范围内，例如，约5nm；B nm在从约6nm至约8nm的范围内，例如，约7nm；并且C nm在从约9nm至约11nm的范围内，例如，约10nm。
在情况#2中，纳米FET的沟道结构包括两个纳米结构沟道NS以及局限于纳米结构沟道NS的中心区域的一个桥间沟道IB，并且在情况#3中，纳米FET的沟道结构包括两个纳米结构沟道NS以及局限于纳米结构沟道NS的外围区域的一个桥间沟道IB。图6A至图6D中的模拟结果显示，桥间沟道宽度WIB越窄，在纳米FET中生成越多的载流子。图6A至图6D中的模拟结果还显示，局限于纳米结构沟道NS的外围区域的桥间沟道IB在沟道结构中产生比局限于纳米结构沟道NS的中心区域的桥间沟道IB高的电子密度。图6A至图6D中的模拟结果也显示，纳米结构沟道厚度tNS越厚，在纳米FET中生成越多的载流子，这是由于增加的有效晶体管栅极宽度(Weff)源自增厚的纳米结构沟道。
图7A至图7D是根据本发明的一些实施例的显示情况#5中的纳米FET与情况#4中的纳米FET的电子密度提高比率的模拟结果，其中WIB是桥间沟道的宽度，WNS是纳米结构沟道的宽度，tNS是纳米结构沟道的厚度，并且HIB是桥间沟道的高度。在一些实施例中，W1在从约14nm至约16nm的范围内，例如，约15nm；H1在从约19nm至约21nm的范围内，例如，约20nm；W2在从约24nm至约26nm的范围内，例如，约25nm；H2在从约29nm至约31nm的范围内，例如，约30nm。在一些实施例中，A nm小于B nm，并且B nm小于C nm。作为非限制性实例，A nm在从约4nm至约6nm的范围内，例如，约5nm；B nm在从约6nm至约8nm的范围内，例如，约7nm；并且Cnm在从约9nm至约11nm的范围内，例如，约10nm。
在情况#4中，纳米FET的沟道结构包括交替的三个纳米结构沟道NS和两个局限于纳米结构沟道NS的中心区域的桥间沟道IB，并且在情况#5中，纳米FET的沟道结构包括交替的三个纳米结构沟道NS和两个局限于纳米结构沟道NS的外围区域的桥间沟道IB。图7A至图7D中的模拟结果显示，与局限于纳米结构沟道NS的中心区域的桥间沟道IB相比，局限于纳米结构沟道NS的外围区域的桥间沟道IB使得沟道电子密度提高约5％至约12％。
在一些实施例中，桥间沟道IB的桥间沟道宽度WIB在从约2nm至约10nm的范围内。如果桥间沟道宽度WIB过大(例如，大于约10nm)，则可以采用更长的晶体管栅极长度以避免短沟道效应，这进而可能对器件按比例缩小造成负面影响。如果桥间沟道宽度WIB过小(例如，小于约2nm)，则桥间沟道的侧壁上的表面粗糙度可能增加，这进而可能导致迁移率下降并且减小由桥间沟道提供的导通电流。在一些实施例中，桥间沟道IB的桥间沟道高度HIB在从约10nm至约200nm的范围内。如果桥间沟道高度HIB过小(例如，小于约10nm)，则桥间沟道可能提供不足的导通电流增强。如果桥间沟道高度HIB过大(例如，大于约200nm)，则增加的器件垂直覆盖区可能会增加栅极寄生电容，并且因此降低器件性能。此外，如果桥间沟道高度HIB过大(例如，大于约200nm)，则通过蚀刻工艺形成过高桥间沟道可能具有挑战性，这将在下面更详细描述。
虽然情况#4-5中的沟道结构中的桥间沟道示出为具有基本相同的宽度，但是在一些其它实施例中桥间沟道可以具有不同的宽度。图8A示出了具有不同宽度的桥间沟道的沟道结构的截面图。在图8A中，沟道结构包括交替的纳米结构沟道NS1-NS3以及由栅极结构围绕的桥间沟道IB1和IB2。桥间沟道IB2设置在桥间沟道IB1之上并且具有小于桥间沟道IB1的宽度WIB1的宽度WIB2。桥间沟道之间的宽度差可能会影响沟道结构中的电子密度，如图8B中所示，图8B显示了根据本发明的一些实施例的具有各种桥间沟道宽度差的纳米FET中的电子密度的模拟结果。在图8B中，WNS是纳米结构沟道NS1-NS3的宽度，tNS是纳米结构沟道NS1-NS3的厚度，并且HIB是桥间沟道IB1和IB2的高度。在一些实施例中，W1在从约14nm至约16nm的范围内，例如，约15nm；H1在从约19nm至约21nm的范围内，例如，约20nm。在一些实施例中，A nm小于B nm，并且B nm小于C nm。作为非限制性实例，A nm在从约4nm至约6nm的范围内，例如，约5nm；B nm在从约6nm至约8nm的范围内，例如，约7nm；并且C nm在从约9nm至约11nm的范围内，例如，约10nm。
如图8B中所示，当下部桥间沟道宽度WIB1是C nm(例如，约10nm)时，上部桥间沟道宽度WIB2越小，电子密度越高。另一方面，当上部桥间沟道宽度WIB2是A nm(例如，约5nm)时，下部桥间沟道宽度WIB1越小，电子密度越高。
图9A显示了模拟结果，其显示了情况#6中的纳米FET与情况#7中的纳米FET的导通电流提高比率、亚阈值摆幅(SS)提高比率和导通电流/截止电流比率的提高。在情况#6中，如图9B中所示，纳米FET的沟道结构包括交替的五个纳米结构沟道NS1-NS5以及局限于纳米结构沟道NS1-NS5的外围区域的四个桥间沟道IB1-IB4。在情况#7中，如图9B中所示，纳米FET的沟道结构包括交替的五个纳米结构沟道NS1-NS5以及局限于纳米结构沟道NS1-NS5的中心区域的四个桥间沟道IB1-IB4。桥间沟道IB1-IB4分别具有宽度WIB1、WIB2、WIB3和WIB4。在图9A中，ΔIB可以表示为：ΔWIB＝WIBn-1-WIBn，例如，WIB1-WIB2、WIB2-WIB3或WIB3-WIB4。在一些实施例中，W2在从约24nm至约26nm的范围内，例如，约25nm；H1在从约19nm至约21nm的范围内，例如，约20nm；A nm在从约4nm至约6nm的范围内，例如，约5nm；D nm在从约0.5nm至约1.5nm的范围内，例如，约1nm；并且E nm在从约1.5nm至约2.5nm的范围内，例如，约2nm。
图9A中的导通电流模拟结果显示，在情况#6和#7中，桥间沟道宽度差(ΔWIB)的增加使得导通电流(Ion)增加。图9A还显示，局限于纳米结构沟道NS1-NS5的外围区域(即，情况#6)的桥间沟道IB1-IB4可以提供比局限于纳米结构沟道NS1-NS5的中心区域(即，情况#7)的桥间沟道IB1-IB4高的导通电流，无论桥间沟道宽度差如何。
图9A中的亚阈值摆幅模拟结果显示，在情况#6和#7中，桥间沟道宽度差的增加使得亚阈值摆幅(SS)增加。图9A还显示，局限于纳米结构沟道NS1-NS5的外围区域(即，情况#6)的桥间沟道IB1-IB4可以提供比局限于纳米结构沟道NS1-NS5的中心区域(即，情况#7)的桥间沟道IB1-IB4高的SS，无论桥间沟道宽度差如何。
图9A中的Ion/Ioff比率模拟结果显示，局限于纳米结构沟道NS1-NS5的外围区域(即，情况#6)的桥间沟道IB1-IB4可以提供比位于纳米结构沟道NS1-NS5的中心区域(即，情况#7)的桥间沟道IB1-IB4高的Ion/Ioff比率，无论桥间沟道宽度差如何。图9A还显示，在情况#6和#7中，桥间沟道宽度差的增加导致Ion/Ioff比率降低。这可能归因于底部桥间沟道IB1中过大的宽度。过宽的桥间沟道IB1可能归因于在用于形成桥间沟道的SiGe选择性蚀刻期间的欠蚀刻。通过将桥间沟道局限于纳米结构沟道的外围区域，与将桥间沟道局限于纳米结构沟道的中心区域相比，桥间沟道宽度差可以减小一半，因为仅蚀刻了桥间沟道的单侧，这将在下面更详细讨论。因此，通过将桥间沟道局限于纳米结构沟道的外围区域，更容易控制桥间沟道宽度差，这进而有助于防止底部桥间沟道IB1中的过大宽度。在一些实施例中，桥间沟道宽度差(ΔWIB)小于约10nm。过大的桥间沟道宽度(例如，大于约10nm)可能导致增加的短沟道效应。
图10A至图22B是根据本发明的一些实施例的纳米FET的制造中的中间阶段的顶视图和截面图。应该理解，可以在图10A至图22B所示的工艺之前、期间和之后提供额外操作，并且对于该方法的额外实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。
图10A是纳米FET的制造中的中间阶段的顶视图，并且图10B是对应于图10A中所示的线B-B’的截面图。在图10A和图10B中，示出了半导体衬底300。在一些实施例中，衬底300可以是半导体衬底，诸如块状半导体衬底、绝缘体上半导体(SOI)衬底、多层或梯度衬底等。衬底300可以包括半导体材料，诸如包括Si和Ge的元素半导体；化合物或合金半导体，包括SiC、SiGe、GeSn、GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb、GaInAsP；它们的组合等。衬底100可以是掺杂的或基本未掺杂的。在具体实例中，衬底100是块状硅衬底，其可以是晶圆。
衬底300可以在其表面区域中包括一个或多个缓冲层(未显示)。缓冲层可以用于将晶格常数从衬底的晶格常数逐渐改变为源极/漏极区域的晶格常数。缓冲层可以由外延生长的单晶半导体材料形成，诸如但不限于Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP。
杂质离子(可互换地称为掺杂剂)注入至硅衬底300中以形成阱区域(未显示)。实施离子注入以防止穿通效应。衬底300可以包括已经适当掺杂有杂质(例如，p型或n型导电性)的各个区域。掺杂剂是例如用于n型纳米FET的硼(BF2)以及用于p型纳米FET的磷。
图10A和图10B也示出了形成在衬底300上方的层堆叠件。在衬底300上方形成第一半导体层(第一桥间层)302A。在第一半导体层302A上方形成第二半导体层(第一纳米结构层)304A。在第二半导体层304A上方形成另一第一半导体层(第二桥间层)302B。在另一第一半导体层302B上方形成另一第二半导体层(第二纳米结构层)304B。在第二半导体层304B上方形成另一第一半导体层(第三桥间层)302C。在第一半导体层302C上方形成另一第二半导体层(第三纳米结构层)304C。
在一些实施例中，第一半导体层和第二半导体层交替堆叠，从而使得第一半导体层和第二半导体层的每个存在多于两层。在一些实施例中，变成纳米片、纳米线、纳米板或纳米环的第二半导体层的每个可以由不同材料形成。在一些实施例中，第二半导体层的晶格常数大于第一半导体层的晶格常数。在其它实施例中，第二半导体层的晶格常数小于第一半导体层的晶格常数。
在一些实施例中，第一半导体层和第二半导体层由选自由Si、Ge、SiGe、GeSn、Si/SiGe/Ge/GeSn、SiGeSn和它们的组合组成的组的不同材料制成。在一些实施例中，第一半导体层和第二半导体层通过外延形成。在一些实施例中，SiGe是Si1-xGex，其中0.1≤x≤0.9。
在一些实施例中，第一半导体层302A-302C(统称为第一半导体层302)由第一半导体材料形成。在一些实施例中，第一半导体材料包括第一IV族元素和第二IV族元素。IV族元素选自由C、Si、Ge、Sn和Pb组成的组。在一些实施例中，第一IV族元素是Si并且第二IV族元素是Ge。在某些实施例中，第一半导体材料是Si1-xGex，其中0.1≤x≤0.9。在一些实施例中，第一半导体层302具有不同的锗原子浓度。例如，最底部第一半导体层302A可以具有比上部第一半导体层302B和302C高的锗浓度，这进而允许去除最底部第一半导体层302A，同时留下上部第一半导体层302B和302C的部分以在随后的SiGe选择性蚀刻工艺中用作桥间沟道。在一些实施例中，最顶部第一半导体层302C具有比中间第一半导体层302B高的锗浓度，这进而允许在随后的SiGe选择性蚀刻工艺中在纳米结构层302B和302C之间形成较宽的桥间沟道，以及在纳米结构层302C之上形成较窄的桥间沟道。
在一些实施例中，第二半导体层304A-304C(统称为第二半导体层304)由第二半导体材料形成。在一些实施例中，第二半导体材料是硅。换句话说，在一些实施例中，第二半导体材料基本没有锗。在一些实施例中，第二半导体材料包括第一IV族元素和第二IV族元素。在一些实施例中，第一IV族元素是Si并且第二IV族元素是Ge。在一些实施例中，第一IV族元素和第二IV族元素的量在第二半导体材料中与在第一半导体材料中不同。在一些实施例中，第一半导体材料中的Ge的量大于第二半导体材料中的Ge的量。在一些其它实施例中，第二半导体材料包括III族元素和V族元素。
第一半导体层302和第二半导体层304可以通过一个或多个外延或外延(epi)工艺形成。外延工艺包括CVD沉积技术(例如，气相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延(MBE)和/或其它合适的工艺。第一半导体层302的厚度取决于目标桥间沟道高度。例如，第一半导体层302的厚度在从约10nm至约200nm的范围内。如果第一半导体层302的厚度过小(例如，小于约10nm)，则所得桥间沟道可能提供不足的导通电流增强。如果第一半导体层302的厚度过大(例如，大于约200nm)，则增加的器件垂直覆盖区可能增加栅极寄生电容并且因此降低器件性能。此外，如果第一半导体层302的厚度过大(例如，大于约200nm)，则通过随后的SiGe选择性蚀刻工艺形成过高的桥间沟道可能具有挑战性。
在一些实施例中，第二半导体层304的厚度小于第一半导体层302的厚度。例如，第一半导体层302的厚度t1和第二半导体层304的厚度t2的关系为t1/t2＝2至20。
在层堆叠件的外延生长工艺完成之后，在最顶部第二半导体层304C上方形成图案化掩模306。第二半导体层304C，随后使用合适的光刻和蚀刻技术将掩模层图案化为图案化掩模306。图案化掩模306包括氮化硅(Si3N4)、氧化硅等或它们的组合。
在形成图案化掩模306之后，对层堆叠件实施图案化工艺以形成鳍结构FS，如图10A和图10B中所示。在一些实施例中，图案化工艺包括一个或多个蚀刻工艺，其中图案化掩模层306用作蚀刻掩模。一个或多个蚀刻工艺可以包括湿蚀刻工艺、各向异性干蚀刻工艺或它们的组合，并且可以使用一种或多种蚀刻剂，该蚀刻剂以比其蚀刻图案化掩模层306快的蚀刻速率蚀刻第一半导体层302和第二半导体层304。虽然图10B中所示的鳍结构FS具有垂直侧壁，但是在一些其它实施例中，蚀刻工艺可能产生锥形侧壁。
一旦已经形成鳍结构FS，在鳍结构FS的下部周围形成浅沟槽隔离(STI)区域308(可互换地称为隔离绝缘层)，如图10A和图10B中所示。STI区域308可以通过沉积一种或多种介电材料(例如，氧化硅)以完全填充鳍结构FS周围的沟槽以及然后使介电材料的顶面凹进来形成。STI区域308的介电材料可以使用高密度等离子体化学气相沉积(HDP-CVD)、低压CVD(LPCVD)、次大气压CVD(SACVD)、可流动CVD(FCVD)、旋涂等或它们的组合来沉积。在沉积之后，可以实施退火工艺或固化工艺。在一些情况下，STI区域308可以包括衬垫，诸如例如通过氧化鳍结构FS和衬底100的硅表面或硅锗表面而生长的热氧化物衬垫。凹进工艺可以使用例如平坦化工艺(例如，化学机械抛光(CMP))以及随后的选择性蚀刻工艺(例如，湿蚀刻或干蚀刻或它们的组合)，该凹进工艺可以使STI区域308中的介电材料的顶面凹进，从而使得鳍结构FS的上部从围绕的绝缘STI区域308突出。
图11A是纳米FET的制造中的中间阶段的顶视图，并且图11B是对应于图11A中所示的线B-B’的截面图。在图11A和图11B中，在鳍结构FS的第一纵向侧LS1上，但不在鳍结构FS的与第一纵向侧LS1相对的第二纵向侧LS2上形成介电壁310。介电壁310可以通过例如在衬底300上方沉积介电层，随后使用合适的光刻和蚀刻技术将介电层图案化为介电壁310来形成。例如，首先在介电层上旋涂光刻胶材料，并且然后照射(曝光)和显影以去除光刻胶材料的部分。然后，使用图案化的光刻胶作为蚀刻掩模来蚀刻介电层。蚀刻步骤可以是干蚀刻、湿蚀刻或它们的组合。在示例性光刻步骤中，光掩模或中间掩模(未显示)可以放置在光刻胶材料之上，然后其可以暴露于辐射束，该辐射束可以是紫外线(UV)或准分子激光，诸如氟化氪(KrF)准分子激光或氟化氩(ArF)准分子激光。例如，可以使用浸没式光刻工具或极紫外光(EUV)工具来实施光刻胶材料的曝光，以增加分辨率并且减小最小的可实现间距。可以实施烘烤或固化操作以硬化曝光的光刻胶材料，并且可以使用显影剂以去除光刻胶材料的曝光部分或未曝光部分，这取决于使用的是正性抗蚀剂还是负性抗蚀剂。在一些实施例中，介电壁310包括氧化硅、氮化硅、氮氧化硅和/或其它合适的介电材料。
图12A是纳米FET的制造中的中间阶段的顶视图，图12B是对应于图12A中所示的线B-B’的截面图，并且图12C是对应于图12A中所示的线C-C’的截面图。在图12A至图12C中，一旦已经形成介电壁310，在鳍结构FS上方形成伪栅极结构312。伪栅极结构312具有垂直于鳍结构FS的纵向的纵向。伪栅极结构312包括伪栅极介电层以及伪栅极介电层上方的伪栅电极层。伪栅极介电层可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术沉积或热生长。可以在伪介电层上方沉积并且然后诸如通过CMP工艺平坦化伪栅电极层。伪栅电极层可以是导电或非导电材料，并且可以选自包括非晶硅、多晶硅(poly硅)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。伪栅电极层可以通过物理气相沉积(PVD)、CVD、溅射沉积等来沉积。图案化伪栅极介电层和伪栅电极层以形成伪栅极结构312。在一些实施例中，在形成伪栅极结构312之前从最顶部第二半导体层304C去除鳍掩模306。
图12A至图12C也示出了在伪栅极结构312的侧壁上形成栅极间隔件314。在间隔件形成步骤的一些实施例中，在衬底300上沉积间隔件材料层。间隔件材料层可以是随后回蚀刻以形成栅极侧壁间隔件的共形层。在所示实施例中，间隔件材料层314共形设置在伪栅极结构312的顶部和侧壁上。间隔件材料层314可以包括介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN膜、碳氧化硅、SiOCN膜和/或它们的组合。间隔件材料层314可以通过使用诸如CVD工艺、次大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺或其它合适工艺的工艺在栅极结构312上方沉积介电材料来形成。然后对沉积的间隔件材料层314实施各向异性蚀刻工艺以暴露鳍结构FS的未由伪栅极结构312覆盖的部分(例如，在鳍结构FS的源极/漏极区域中)。通过该各向异性蚀刻工艺可以完全去除间隔件材料层的直接位于伪栅极结构312之上的部分。间隔件材料层的位于伪栅极结构312的侧壁上的部分可以保留，形成栅极侧壁间隔件，为了简单起见，其表示为栅极间隔件314。
图13A是纳米FET的制造中的中间阶段的顶视图，图13B是对应于图13A中所示的线B-B’的截面图，图13C是对应于图13A中所示的线C-C’的截面图，并且图13D是对应于图13A中所示的线D-D’的截面图。在图13A至图13D中，通过使用例如使用伪栅极结构312和栅极间隔件314作为蚀刻掩模的各向异性蚀刻工艺使鳍结构FS的横向延伸超过栅极间隔件314的暴露部分(例如，在鳍结构FS的源极/漏极区域中)凹进。在一些实施例中，各向异性蚀刻可以通过利用等离子体源和反应气体的干化学蚀刻来实施。等离子体源可以是电感耦合等离子体(ICR)源、变压器耦合等离子体(TCP)源、电子回旋共振(ECR)源等，并且反应气体可以是例如基于氟的气体(诸如SF6、CH2F2、CH3F、CHF3等)、基于氯化物的气体(例如，Cl2)、溴化氢气体(HBr)、氧气(O2)等或它们的组合。
图14A是纳米FET的制造中的中间阶段的顶视图，图14B是对应于图14A中所示的线B-B’的截面图，图14C是对应于图14A中所示的线C-C’的截面图，并且图14D是对应于图14A中所示的线D-D’的截面图。在图14A至图14D中，在介电壁310的侧壁上和鳍结构的凹进部分上方(例如，在鳍结构的源极/漏极区域中)形成桥间掩模316。桥间掩模316可以通过例如在如图13A至图13D中所示的结构上方沉积介电层，以及随后的各向异性蚀刻工艺以去除介电层的水平部分同时在介电壁310的侧壁上留下垂直部分以用作桥间掩模316来形成。
图15A是纳米FET的制造中的中间阶段的顶视图，图15B是对应于图15A中所示的线B-B’的截面图，图15C是对应于图15A中所示的线C-C’的截面图，并且图15D是对应于图15A中所示的线D-D’的截面图。在图15A至图15D中，实施选择性蚀刻工艺以选择性蚀刻在栅极间隔件314的外侧壁处暴露的第一半导体层302。该蚀刻步骤在第二半导体层304A下方形成侧壁凹槽319A、在第二半导体层304A和304B之间形成侧壁凹槽319B并且在第二半导体层304B和304C之间形成侧壁凹槽319C。在一些实施例中，蚀刻步骤以比其蚀刻第二半导体层304快的蚀刻速率选择性蚀刻第一半导体层302。因此，在选择性蚀刻步骤完成之后，第二半导体层304可以保持基本完整。
在第一半导体层302包括例如SiGe并且第二半导体层304包括例如Si或SiC的实施例中，可以形成氟自由基(例如，NF*、NF2*和F*)的基于氟的蚀刻剂可以用于选择性蚀刻SiGe层302。例如，该SiGe选择性蚀刻步骤可以是各向同性干蚀刻工艺，该各向同性干蚀刻工艺使用含氟气体(例如，NF3或CF4)作为主要前体气体，并且在从每分钟约1标准立方厘米(sccm)至约200sccm(例如，7ccmm)的范围内的含氟气体的流速下、在从约0摄氏度至约200摄氏度(例如，14摄氏度)的范围内的室温度下以及在从约1torr至约100torr(例如，7torr)的范围内的压力下实施。使用上述条件实施的SiGe选择性蚀刻步骤可以使得SiGe蚀刻速率在从约10nm/min至约20nm/min(例如，15nm/min)的范围内，以及SiGe与Si的蚀刻速率比率在从约40:1至约100:1的范围内。超出以上所选范围的蚀刻工艺条件可能导致过高的SiGe蚀刻速率、过低的SiGe对Si的蚀刻选择性和/或第一半导体层302的侧壁上不可忽略的表面粗糙度。
在一些实施例中，蚀刻步骤也以比其蚀刻第一半导体层302B和302C快的蚀刻速率蚀刻第一半导体层302A，这进而允许将第一半导体层302B和302C的端部318B和318C留在栅极间隔件314下方，同时不将第一半导体层302A的端部留在栅极间隔件314下方。这些端部318B和318C可以用作桥间沟道的连接随后形成的源极/漏极外延结构的部分。在一些实施例中，桥间掩模316用于保护第一半导体层302B和302C的端部318B和318C在垂直于栅极间隔件314的外侧壁的方向上免于蚀刻。
在第一半导体层302A具有比第一半导体层302B和302C高的锗原子浓度的一些实施例中，基于氟的蚀刻剂可以以更快的蚀刻速率蚀刻第一半导体层302A，因为在使用基于氟的蚀刻剂的蚀刻步骤中，SiGe蚀刻速率随着锗原子百分比增加而增加。在第一半导体层302B和302C具有基本相同的锗浓度的一些实施例中，栅极间隔件314下方的端部318B和318C具有基本相同的宽度，如图15C中所示。在第一半导体层302C具有比第一半导体层302B高的锗原子浓度的一些实施例中，第一半导体层302C的端部318C具有比第一半导体层302B的端部318B小的宽度，这是因为由基于氟的蚀刻剂导致的蚀刻速率差，这进而允许桥间层中的宽度差，如图8A中所示。
图16A是纳米FET的制造中的中间阶段的顶视图，图16B是对应于图16A中所示的线B-B’的截面图，图16C是对应于图16A中所示的线C-C’的截面图，并且图16D是对应于图16A中所示的线D-D’的截面图。在图16A至图16D中，例如通过使用选择性蚀刻工艺去除桥间掩模316，该选择性蚀刻工艺以比其蚀刻衬底300上的其它材料快的蚀刻速率蚀刻桥间掩模316的介电材料。一旦已经去除桥间掩模316，第一半导体层302B和302C的端部318B和318C在栅极间隔件314的外侧壁处暴露。
图17A是纳米FET的制造中的中间阶段的顶视图，图17B是对应于图17A中所示的线B-B’的截面图，图17C是对应于图17A中所示的线C-C’的截面图，并且图17D是对应于图17A中所示的线D-D’的截面图。在图17A至图17D中，分别在侧壁凹槽319A、319B和319C中形成内间隔件320A、320B和320C(统称为内间隔件320)。内间隔件320可以通过在图16A至图16D中所示的结构上方沉积内间隔件层(未单独示出)来形成。内间隔件320用作随后形成的源极/漏极外延结构和栅极结构之间的隔离部件。内间隔件层可以通过共形沉积工艺来沉积，诸如CVD、ALD等。内间隔件层可以包括诸如氮化硅或氮氧化硅的材料，但是可以利用任何合适的材料，诸如具有小于约3.5的k值的低介电常数(低k)材料。然后可以各向异性蚀刻内间隔件层以形成内间隔件320。
图18A是纳米FET的制造中的中间阶段的顶视图，图18B是对应于图18A中所示的线B-B’的截面图。在图18A至图18B中，在鳍结构的凹进部分上形成外延源极/漏极结构322。在一些实施例中，源极/漏极区域322可以在纳米结构层304以及桥间层的端部318B和318C上施加应力，从而提高器件性能。如图18A中所示，外延源极/漏极结构322形成为使得每个伪栅极结构312设置在外延源极/漏极结构322的相应相邻对之间。在一些实施例中，栅极间隔件314用于将外延源极/漏极结构322与伪栅极结构312分隔开，并且内间隔件320用于将外延源极/漏极结构322与桥间层302B和302C的部分分隔开适当的横向距离，使得外延源极/漏极结构322不与所得纳米FET的将代替桥间层302B和302C的部分的随后形成的栅极短路。
在一些实施例中，外延源极/漏极结构322可以包括适用于n型纳米FET的任何可接受的材料。例如，如果纳米结构层304是硅，则外延源极/漏极结构322可以包括在纳米结构层304上施加拉伸应变的材料，诸如碳化硅、磷掺杂的碳化硅、磷化硅等。在一些实施例中，外延源极/漏极结构322可以包括适用于p型纳米FET的任何可接受的材料。例如，如果纳米结构层304是硅，则外延源极/漏极结构322可以包括在纳米结构层304上施加压缩应变的材料，诸如硅锗、硼掺杂的硅锗、锗、锗锡等。外延源极/漏极结构322可以具有小平面，如图18B中所示。
外延源极/漏极结构322可以注入有掺杂剂以形成源极/漏极区域，随后是退火。在本发明的一些实施例中，源极/漏极区域可以具有在约1x1017原子/cm3和约1x1022原子/cm3之间的杂质浓度。p型杂质包括例如硼、氟化硼、铟等。n型杂质包括例如磷、砷、锑等。在一些实施例中，外延源极/漏极结构322可以在生长期间原位掺杂。
图19A是纳米FET的制造中的中间阶段的顶视图，图19B是对应于图19A中所示的线B-B’的截面图。在图19A至图19B中，在一个或多个蚀刻步骤中去除伪栅极结构312，从而在对应的栅极间隔件314之间形成栅极沟槽GT。在一些实施例中，在去除伪栅极结构312之前，在外延源极/漏极结构322上方形成层间介电(ILD)层。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极结构312。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该反应气体以比栅极间隔件314和ILD层快的速率选择性蚀刻伪栅极结构312。栅极沟槽GT暴露和/或位于纳米结构层304和桥间层302上面。
图20A是纳米FET的制造中的中间阶段的顶视图，图20B是对应于图20A中所示的线B-B’的截面图。在图20A至图20B中，实施选择性蚀刻工艺以选择性蚀刻在栅极间隔件314之间的栅极沟槽GT中暴露的桥间层302。该蚀刻步骤在纳米结构层304A下方形成开口325A、在纳米结构层304A和304B之间形成开口325B并且在纳米结构层304B和304C之间形成开口325C。在一些实施例中，蚀刻步骤以比其蚀刻纳米结构层304快的蚀刻速率选择性蚀刻桥间层302。因此，在选择性蚀刻步骤完成之后，纳米结构层304可以保持基本完整。
在桥间层302包括例如SiGe并且纳米结构层304包括例如Si或SiC的实施例中，可以形成氟自由基(例如，NF*、NF2*和F*)的基于氟的蚀刻剂可以用于选择性蚀刻SiGe层302。例如，该SiGe选择性蚀刻步骤可以是各向同性干蚀刻工艺，该各向同性干蚀刻工艺使用含氟气体(例如，NF3或CF4)作为主要前体气体，并且在从每分钟约1标准立方厘米(sccm)至约200sccm(例如，7ccmm)的范围内的含氟气体的流速下、在从约0摄氏度至约200摄氏度(例如，14摄氏度)的范围内的室温度下以及在从约1torr至约100torr(例如，7torr)的范围内的压力下实施。使用上述条件实施的SiGe选择性蚀刻步骤可以使得SiGe蚀刻速率在从约10nm/min至约20nm/min(例如，15nm/min)的范围内，以及SiGe与Si的蚀刻速率比率在从约40:1至约100:1的范围内。超出以上所选范围的蚀刻工艺条件可能导致过高的SiGe蚀刻速率、过低的SiGe对Si的蚀刻选择性和/或桥间层302的侧壁上不可忽略的表面粗糙度。
在一些实施例中，蚀刻步骤也以比其蚀刻桥间层302B和302C快的蚀刻速率蚀刻桥间层302A，这进而允许在栅极间隔件314之间留下桥间层302B和302C的部分324B和324C，同时不在栅极间隔件314之间留下桥间层302A的部分。这些剩余部分324B和324C桥接纳米结构层304A-304C，并且因此共同形成允许电流在外延源极/漏极结构322之间流动的E形半导体沟道结构。因此，剩余部分324B和324C可以称为桥间沟道324B和324C(统称为324)，并且纳米结构层304A-304C可以称为纳米结构沟道304A-304C(统称为304)。
在图20B中，E形半导体沟道结构包括交替堆叠的纳米结构沟道(即，第一半导体层)304和桥间沟道(即，第二半导体层)324。桥间沟道324的中心轴CA2从纳米结构沟道304的中心轴CA1横向偏移。在一些实施例中，桥间沟道324与纳米结构沟道304的中心轴CA1不重叠。桥间沟道324具有比纳米结构沟道304小的宽度。在一些实施例中，桥间沟道324的宽度小于纳米结构沟道304的宽度的一半。在一些实施例中，纳米结构沟道304具有相对的第一侧面3041和第二侧面3042，桥间沟道324具有相对的第三侧面3241和第四侧面3242。纳米结构沟道304的第一侧面3041与桥间沟道324的第三侧面3241对准。桥间沟道324的第四侧面3242从纳米结构沟道304的第二侧面3042横向回缩。桥间沟道324由与纳米结构沟道304不同的材料制成。例如，桥间沟道324是含锗半导体层(例如，SiGe层)，并且纳米结构沟道304是无锗半导体层(例如，Si层)。因此，桥间沟道324具有比纳米结构沟道304大的锗原子百分比。
在桥间层302A具有比桥间层302B和302C高的锗原子浓度的一些实施例中，基于氟的蚀刻剂可以以更快的蚀刻速率蚀刻桥间层302A，因为在使用基于氟的蚀刻剂的蚀刻步骤中，SiGe蚀刻速率随着锗原子百分比增加而增加。在桥间层302B和302C具有基本相同的锗浓度的一些实施例中，栅极间隔件314之间的所得桥间沟道324B和324C具有基本相同的宽度，如图20B中所示。在桥间层302C具有比桥间层302B高的锗原子浓度的一些实施例中，所得桥间沟道324C具有比所得桥间沟道324B小的宽度，这是因为由基于氟的蚀刻剂导致的蚀刻速率差异，这进而允许桥间沟道中的宽度差，如图8A中所示。在那种情况下，桥间沟道324B和324C具有不对准的侧面3242。在纳米结构沟道304具有基本相同宽度的一些实施例中，桥间沟道324之间的宽度差大于纳米结构沟道304之间的宽度差。
在一些实施例中，如图20A至图20B中所示的沟道形成步骤和如图15A至图15D中所示的先前侧壁凹进步骤都使用选择性蚀刻工艺，该选择性蚀刻工艺以比蚀刻纳米结构层304(例如，Si)快的蚀刻速率蚀刻桥间层302(例如，SiGe)，并且因此，在一些实施例中，这两个步骤可以使用相同的蚀刻剂化学物质(例如，基于氟的蚀刻剂)。在这种情况下，如图20A至图20B中所示的沟道形成步骤的蚀刻时间/持续时间可以长于如图15A至图15D中所示的先前侧壁凹进步骤的蚀刻时间/持续时间。
图21A是纳米FET的制造中的中间阶段的顶视图，图21B是对应于图21A中所示的线B-B’的截面图。在图21A至图21B中，例如，通过使用选择性蚀刻工艺去除介电壁310，该选择性蚀刻工艺以比其蚀刻纳米结构沟道304和桥间沟道324的半导体材料快的蚀刻速率蚀刻介电壁310的介电材料。
在介电壁310由氧化硅(SiO2)制成的一些实施例中，可以使用包括等离子体处理步骤和退火步骤的一次或多次重复的循环工艺去除氧化硅壁310。例如，它可以实施等离子体处理步骤以及随后的退火步骤，并且然后重复等离子体处理步骤和退火步骤。等离子体处理步骤用于选择性蚀刻氧化硅，并且退火步骤用于去除由等离子体处理步骤产生的固体副产物。在等离子体处理步骤中，具有如图20A至图20B中所示结构的衬底300装入等离子体工具中并且暴露于在NF3气体和NH3气体的气态混合物中、在从约2至约100的范围内的NF3气体与NH3气体的流速比率下、在从约0摄氏度至约50摄氏度(例如，35摄氏度)的范围内的温度下以及在约1torr至约100torr的范围内的压力下由RF或微波功率生成的等离子体环境。退火步骤的退火温度在从约100摄氏度至约200摄氏度的范围内(例如，大于100摄氏度)。使用前述条件的SiO2选择性蚀刻工艺对半导体材料(例如，Si和SiGe)具有高选择性，这进而使得纳米结构沟道304和桥间沟道324中没有损失或可忽略不计的损失。在STI区域308由氧化硅制成的一些实施例中，控制SiO2选择性蚀刻工艺的蚀刻时间/持续时间以防止过蚀刻STI区域308，这进而使得STI区域308中没有损失或可忽略不计的损失。在一些实施例中，在SiO2选择性蚀刻工艺之前，可以在STI区域308的未由介电壁310覆盖的部分上方形成图案化掩模，以便保护STI区域308的这些部分不被SiO2选择性蚀刻工艺损坏。
图22A是纳米FET的制造中的中间阶段的顶视图，图22B是对应于图22A中所示的线B-B’的截面图。在图22A至图22B中，在栅极间隔件314之间的栅极沟槽GT中形成替换栅极结构326以围绕纳米结构沟道304和悬置在栅极间隔件314之间的桥间沟道324。栅极结构326可以是纳米FET的最终栅极。最终栅极结构可以是高k/金属栅极堆叠件，但是其它成分也是可能的。在一些实施例中，栅极结构326的每个形成与由纳米结构沟道304和桥间沟道324提供的多沟道相关联的栅极。例如，高k/金属栅极结构326形成在通过蚀刻桥间层提供的开口325(如图21B中所示)内。在各个实施例中，高k/金属栅极结构326包括形成在纳米结构沟道304和桥间沟道324周围的栅极介电层328以及形成在栅极介电层328周围的栅极金属330。栅极金属330可以包括形成在栅极介电层328周围的一个或多个功函金属层以及形成在一个或多个功函金属层周围并且填充栅极沟槽GT的剩余部分的填充金属。
在一些实施例中，栅极介电层328包括界面层(例如，氧化硅层)和界面层上方的高k栅极介电层。高k栅极电介质(如本文所使用和描述)包括具有高介电常数的介电材料，例如，大于热氧化硅的介电常数(～3.9)。在栅极金属330内使用的功函金属层和/或填充金属层可以包括金属、金属合金或金属硅化物。高k/金属栅极(HKMG)结构326的形成可以包括沉积以形成各种栅极材料以及一个或多个CMP工艺以去除过量的栅极材料。
在一些实施例中，栅极介电层328的界面层可以包括介电材料，诸如氧化硅(SiO2)、HfSiO或氮氧化硅(SiON)。界面层可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其它合适的方法形成。栅极介电层328的高k介电层可以包括氧化铪(HfO2)。可选地，栅极介电层328可以包括其它高k介电材料，诸如氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化镧(LaO)，氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化锶钛(SrTiO3、STO)、氧化钡钛(BaTiO3、BTO)、氧化锆钡(BaZrO)、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铝(Al2O3)、氮化硅(Si3N4)、氮氧化物(SiON)和它们的组合。
栅极金属330中的功函金属层可以包括功函金属，以为高k/金属栅极结构326提供合适的功函。对于n型纳米FET，功函金属层可以包括一种或多种n型功函金属(N-金属)，其具有低于硅的价带和导带的中间的中间间隙功函(约4.5eV)的功函。n型功函金属可以示例性地包括但不限于铝化钛(TiAl)、氮化铝钛(TiAlN)、碳氮化钽(TaCN)、铪(Hf)、锆(Zr)、钛(Ti)、钽(Ta)、铝(Al)、金属碳化物(例如，碳化铪(HfC)、碳化锆(ZrC)、碳化钛(TiC)、碳化铝(AlC))、铝化物和/或其它合适的材料。另一方面，对于p型纳米FET，功函金属层可以包括具有高于硅的中间间隙功函的功函的一个或多个p型功函金属(P-金属)。p型功函金属可以示例性地包括但不限于氮化钛(TiN)、氮化钨(WN)、钨(W)、钌(Ru)、钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)、导电金属氧化物和/或其它合适的材料。在一些实施例中，栅极金属330中的填充金属可以示例性地包括但不限于钨、铝、铜、镍、钴、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、TaC、TaSiN、TaCN、TiAl、TiAlN或其它合适的材料。
图23A至图31B是根据本发明的一些实施例的纳米FET的制造中的中间阶段的顶视图和截面图。通常，使用如图23A至图31B中所示的步骤制造的纳米FET具有分隔开且对称的E形沟道结构，但是具有围绕两个E形沟道结构的共用栅极结构。应该理解，可以在图23A至图31B所示的工艺之前、期间和之后提供额外操作，并且对于该方法的额外实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。
图23A是纳米FET的制造中的中间阶段的顶视图，图23B是对应于图23A中所示的线B-B’的截面图。在图23A和图23B中，在衬底400上方形成交替堆叠的第一半导体层(桥间层)402A-402C和第二半导体层(纳米结构层)404A-404C的鳍结构FS，并且在鳍结构FS的下部周围形成STI区域408。关于衬底400、桥间层402A-402C(统称为402)、纳米结构层404A-404C(统称为404)和SIT区域408的材料和工艺细节类似于如先前讨论的衬底300、桥间层302、纳米结构层304和SIT区域308的材料和工艺细节，并且因此为了简洁起见不再重复它们。
图24A是纳米FET的制造中的中间阶段的顶视图，图24B是对应于图24A中所示的线B-B’的截面图。在图24A和图24B中，在衬底400上方形成图案化掩模层409，并且然后通过使用图案化掩模层409作为蚀刻掩模各向异性蚀刻鳍结构以形成将鳍结构分成两个分隔开的鳍结构FS1和FS2的沟槽409S，其中，鳍结构FS1包括交替的桥间层401A-401C和纳米结构层405A-405C，并且鳍结构FS2包括交替的桥间层403A-403C和纳米结构层407A-407C。
分隔开的桥间层401A和403A具有相同的材料，因为它们都由桥间层402A形成，如图23B中所示。分隔开的桥间层401B和403B具有相同的材料，因为它们都由桥间层402B形成。分隔开的桥间层401C和403C具有相同的材料，因为它们都由桥间层402C形成。在一些实施例中，桥间层401A和403A可以具有比上部桥间层401B-401C和403B-403C高的锗原子浓度，这进而允许去除底部桥间层401A和403A，同时留下上部桥间层401B-401C和403B-403C的部分以在随后的SiGe选择性蚀刻工艺中用作桥间沟道。
分隔开的纳米结构层405A和407A具有相同的材料，因为它们都由纳米结构层404A形成。分隔开的纳米结构层405B和407B具有相同的材料，因为它们都由纳米结构层404B形成。分隔开的纳米结构层405C和407C具有相同的材料，因为它们都由纳米结构层404C形成。在一些实施例中，纳米结构层405A-405C和407A-407C是硅并且基本没有锗。
图25A是纳米FET的制造中的中间阶段的顶视图，并且图25B是对应于图25A中所示的线B-B’的截面图。在图25A和图25B中，在沟槽409S中形成介电壁410以电隔离鳍结构FS1和FS2。介电壁410可以通过在沟槽409S中沉积介电材料直至过填充沟槽409S，随后实施CMP工艺以去除沟槽409S外部的过量介电材料来形成。在一些实施例中，介电壁410包括氧化硅、氮化硅、氮氧化硅和/或其它合适的介电材料，并且使用例如CVD、ALD、PVD或其它合适的沉积技术来沉积。
图26A是纳米FET的制造中的中间阶段的顶视图，并且图26B是对应于图26A中所示的线B-B’的截面图。在图26A和图26B中，横跨鳍结构FS1和FS2形成伪栅极结构412。伪栅极结构412具有垂直于鳍结构FS1和FS2的纵向的纵向。下一步，在伪栅极结构412的侧壁上形成栅极间隔件414。关于伪栅极结构412和栅极间隔件414的材料和工艺细节类似于如先前讨论的伪栅极结构312和栅极间隔件314的材料和工艺细节，并且因此为了简洁起见不再重复它们。
图27A是纳米FET的制造中的中间阶段的顶视图，并且图27B是对应于图27A中所示的线B-B’的截面图。在图27A和图27B中，鳍结构FS1和FS2的延伸超过栅极结构412和栅极间隔件414的部分凹进，并且然后在鳍结构FS1的凹进部分上形成外延源极/漏极结构416S、416D，并且在鳍结构FS2的凹进部分上形成外延源极/漏极结构418S、418D。控制外延生长时间/持续时间，从而使得外延源极/漏极结构416S、416D、418S、418D的最顶部位置低于介电壁410的最顶部位置，并且因此，外延源极结构416S通过介电壁410与外延源极结构418S完全间隔开，并且外延漏极结构416D通过介电壁410与外延漏极结构418D完全间隔开。关于外延源极/漏极结构416S、416D、418S、418D的材料和工艺细节类似于如先前讨论的外延源极/漏极结构322的材料和工艺细节，并且因此为了简洁起见不再重复它们。
图28A是纳米FET的制造中的中间阶段的顶视图，并且图28B是对应于图28A中所示的线B-B’的截面图。在图28A和图28B中，在一个或多个蚀刻步骤中去除伪栅极结构412，从而在对应的栅极间隔件414之间形成栅极沟槽。在一些实施例中，在去除伪栅极结构412之前，在外延源极/漏极结构416S、416D、418S、418D上方形成ILD层。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极结构412。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该反应气体以比栅极间隔件414和ILD层快的速率选择性蚀刻伪栅极结构412。栅极沟槽暴露介电壁410的左侧上的纳米结构层405和桥间层401以及介电壁410的右侧上的纳米结构层407和桥间层403。栅极沟槽也暴露介电壁410的位于栅极间隔件414之间的部分。
图29A是纳米FET的制造中的中间阶段的顶视图，并且图29B是对应于图29A中所示的线B-B’的截面图。在图29A和图29B中，实施选择性蚀刻工艺以选择性蚀刻在栅极间隔件414之间的栅极沟槽中暴露的桥间层401和403。在介电壁410的左侧上，该选择性蚀刻步骤在纳米结构层405A下方形成开口421A、在纳米结构层405A和405B之间形成开口421B并且在纳米结构层405B和405C之间形成开口421C。在介电壁410的右侧上，该选择性蚀刻步骤在纳米结构层407A下方形成开口423A、在纳米结构层407A和407B之间形成开口423B并且在纳米结构层407B和407C之间形成开口423C。在桥间层是SiGe的一些实施例中，该蚀刻步骤使用SiGe选择性蚀刻剂。关于SiGe选择性蚀刻步骤的工艺细节类似于先前关于图20A至图20B讨论的工艺细节，并且因此为了简洁起见不再重复它们。
在一些实施例中，蚀刻步骤以比其蚀刻纳米结构层405和407快的蚀刻速率选择性蚀刻桥间层401和403。因此，在选择性蚀刻步骤完成之后，纳米结构层405和407可以保持基本完整。在一些实施例中，蚀刻步骤也以比其蚀刻桥间层401B-401C和403B-403C快的蚀刻速率蚀刻桥间层401A和403A，这进而在介电壁410的左侧上留下桥间层401B和401C的部分420B和420C，并且也在介电壁410的右侧上留下桥间层403B和403C的部分422B和422C，同时在介电壁410的左侧上不留下桥间层401A的部分并且在介电壁410的右侧上不留下桥间层403A的部分。
剩余部分420B-420C桥接纳米结构层405A-405C，并且因此共同形成允许电流在外延源极/漏极结构416S和416D之间流动的倒E形半导体沟道结构。因此，剩余部分420B-420C可以称为介电壁410的左侧上的桥间沟道，并且纳米结构层405A-405C可以称为介电壁410的左侧上的纳米结构沟道。剩余部分422B-422C桥接纳米结构层407A-407C，并且因此共同形成允许电流在外延源极/漏极结构418S和418D之间流动的E形半导体沟道结构。因此，剩余部分422B-422C可以称为介电壁410的右侧上的桥间沟道，并且纳米结构层407A-407C可以称为介电壁410的右侧上的纳米结构沟道。倒E形沟道结构与E形沟道结构关于介电壁410对称，如图29B的截面图中所示。
在桥间层401A和403A具有比桥间层401B-401C和403B-403C高的锗原子浓度的一些实施例中，基于氟的蚀刻剂可以以更快的蚀刻速率蚀刻桥间层401A和403A，因为在使用基于氟的蚀刻剂的蚀刻步骤中，SiGe蚀刻速率随着锗原子百分比增加而增加。在桥间层401B和401C具有基本相同的锗浓度的一些实施例中，所得桥间沟道420B和420C具有基本相同的宽度，如图29B中所示。在桥间层401C具有比桥间层401B高的锗原子浓度的一些实施例中，所得桥间沟道420C具有比所得桥间沟道420B小的宽度，这是因为由基于氟的蚀刻剂导致的蚀刻速率差异，这进而允许桥间沟道中的宽度差，如图8A中所示。类似地，在桥间层403B和403C具有基本相同的锗浓度的一些实施例中，所得桥间沟道422B和422C具有基本相同的宽度，如图29B中所示。在桥间层403C具有比桥间层403B高的锗原子浓度的一些实施例中，所得桥间沟道422C具有比所得桥间沟道422B小的宽度，这是因为由基于氟的蚀刻剂导致的蚀刻速率差异，这进而允许桥间沟道中的宽度差，如图8A中所示。
图30A是纳米FET的制造中的中间阶段的顶视图，图30B是对应于图30A中所示的线B-B’的截面图。在图30A至图30B中，例如，通过使用选择性蚀刻工艺去除介电壁410，该选择性蚀刻工艺以比其蚀刻纳米结构沟道405、407和桥间沟道420、422的半导体材料快的蚀刻速率蚀刻介电壁410的介电材料，并且因此，在选择性蚀刻工艺完成之后，纳米结构沟道405、407和桥间沟道420、422保持基本完整。在介电壁410由氧化硅(SiO2)制成的一些实施例中，可以使用包括等离子体处理步骤和退火步骤的一次或多次重复的循环工艺去除氧化硅壁410。先前关于图21A至图21B讨论了关于SiO2选择性蚀刻工艺的工艺细节，并且因此为了简洁起见不再重复它们。
图31A是纳米FET的制造中的中间阶段的顶视图，图31B是对应于图31A中所示的线B-B’的截面图。在图31A至图31B中，在栅极间隔件414之间的栅极沟槽中形成替换栅极结构424以围绕纳米结构沟道405、407和悬置在栅极间隔件314之间的桥间沟道420、422。因此，交替的纳米结构沟道405和桥间沟道420的倒E形沟道结构与交替的纳米结构沟道407和桥间沟道422的E形沟道结构共用相同的栅极结构424。栅极结构424可以是高k/金属栅极结构，该高k/金属栅极结构包括形成在纳米结构沟道405、407和桥间沟道420、422周围的栅极介电层426以及形成在栅极介电层426周围的栅极金属428。栅极金属428可以包括形成在栅极介电层426周围的一个或多个功函金属层以及形成在一个或多个功函金属层周围并且填充栅极沟槽的剩余部分的填充金属。关于栅极结构424的材料和工艺细节类似于栅极结构326的材料和工艺细节，并且因此为了简洁起见不再重复它们。
图32A至图40B是根据本发明的一些实施例的纳米FET的制造中的中间阶段的顶视图和截面图。通常，使用如图32A至图40B中所示的步骤制造的纳米FET具有由分隔开的栅极结构围绕的分隔开的E形沟道结构。应该理解，可以在图32A至图40B所示的工艺之前、期间和之后提供额外操作，并且对于该方法的额外实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。
图32A是纳米FET的制造中的中间阶段的顶视图，并且图32B是对应于图32A中所示的线B-B’的截面图。在图32A和图32B中，在衬底500上方形成交替堆叠的第一半导体层(桥间层)502A-502C和第二半导体层(纳米结构层)504A-504C的鳍结构FS，并且在鳍结构FS的下部周围形成STI区域508。关于衬底500、桥间层502A-502C(统称为502)、纳米结构层504A-504C(统称为504)和SIT区域508的材料和工艺细节类似于如先前讨论的衬底300、桥间层302、纳米结构层304和SIT区域308的材料和工艺细节，并且因此为了简洁起见不再重复它们。
图33A是纳米FET的制造中的中间阶段的顶视图，并且图33B是对应于图33A中所示的线B-B’的截面图。在图33A和图33B中，在衬底500上方形成图案化掩模层509，并且然后通过使用图案化掩模层509作为蚀刻掩模各向异性蚀刻鳍结构以形成将鳍结构分成两个分隔开的鳍结构FS1和FS2的沟槽509S，其中，鳍结构FS1包括交替的桥间层501A-501C和纳米结构层505A-505C，并且鳍结构FS2包括交替的桥间层503A-503C和纳米结构层507A-507C。
分隔开的桥间层501A和503A具有相同的材料，因为它们都由桥间层502A形成，如图32B中所示。分隔开的桥间层501B和503B具有相同的材料，因为它们都由桥间层502B形成。分隔开的桥间层501C和503C具有相同的材料，因为它们都由桥间层502C形成。在一些实施例中，桥间层501A和503A可以具有比上部桥间层501B-501C和503B-503C高的锗原子浓度，这进而允许去除底部桥间层501A和503A，同时留下上部桥间层501B-501C和503B-503C的部分以在随后的SiGe选择性蚀刻工艺中用作桥间沟道。
分隔开的纳米结构层505A和507A具有相同的材料，因为它们都由纳米结构层504A形成。分隔开的纳米结构层505B和507B具有相同的材料，因为它们都由纳米结构层504B形成。分隔开的纳米结构层505C和507C具有相同的材料，因为它们都由纳米结构层504C形成。在一些实施例中，纳米结构层505A-505C和507A-507C是硅并且基本没有锗。
图34A是纳米FET的制造中的中间阶段的顶视图，并且图34B是对应于图34A中所示的线B-B’的截面图。在图34A和图34B中，在沟槽509S中形成外介电壁510以电隔离鳍结构FS1和FS2，并且在外介电壁上方形成内介电壁511。外介电壁510和内介电壁511可以通过例如在沟槽509S中依次沉积第一介电层和第二介电层直至过填充沟槽509S，随后实施CMP工艺以去除沟槽509S外部的过量的介电材料，同时在沟槽509S中留下第一介电层的部分作为外介电壁510并且在沟槽509S中留下第二介电层的部分作为内介电壁511来形成。
在一些实施例中，介电壁510和511包括氧化硅、氮化硅、氮氧化硅和/或其它合适的介电材料，并且使用例如CVD、ALD、PVD或其它合适的沉积技术来沉积。在一些实施例中，外介电壁510具有与内介电壁511不同的材料并且因此具有与内介电壁511不同的蚀刻选择性。例如，外介电壁510包括氧化硅，并且内介电壁511包括氮化硅(Si3N4)或除氧化硅之外的其它介电材料。
图35A是纳米FET的制造中的中间阶段的顶视图，并且图35B是对应于图35A中所示的线B-B’的截面图。在图35A和图35B中，在鳍结构FS1和FS2上方形成伪栅极结构512。伪栅极结构512具有垂直于鳍结构FS1和FS2的纵向的纵向。下一步，在伪栅极结构512的侧壁上形成栅极间隔件514。关于伪栅极结构512和栅极间隔件514的材料和工艺细节类似于如先前讨论的伪栅极结构312和栅极间隔件314的材料和工艺细节，并且因此为了简洁起见不再重复它们。
图36A是纳米FET的制造中的中间阶段的顶视图，并且图36B是对应于图36A中所示的线B-B’的截面图。在图36A和图36B中，鳍结构FS1和FS2的延伸超过栅极结构512和栅极间隔件514的部分凹进，并且然后在鳍结构FS1的凹进部分上形成外延源极/漏极结构516S、516D，并且在鳍结构FS2的凹进部分上形成外延源极/漏极结构518S、518D。控制外延生长时间/持续时间，从而使得外延源极/漏极结构516S、516D、518S、518D的最顶部位置低于介电壁510、511和518D的最顶部位置，并且因此，外延源极结构516S通过介电壁510、511与外延源极结构518S完全间隔开，并且外延漏极结构516D通过介电壁510、511与外延漏极结构518D完全间隔开。关于外延源极/漏极结构516S、516D、518S、518D的材料和工艺细节类似于如先前讨论的外延源极/漏极结构322的材料和工艺细节，并且因此为了简洁起见不再重复它们。
图37A是纳米FET的制造中的中间阶段的顶视图，并且图37B是对应于图37A中所示的线B-B’的截面图。在图37A和图37B中，在一个或多个蚀刻步骤中去除伪栅极结构512，从而在对应的栅极间隔件514之间形成栅极沟槽。在一些实施例中，在去除伪栅极结构512之前，在外延源极/漏极结构516S、516D、518S、518D上方形成ILD层。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极结构512。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该反应气体以比栅极间隔件514和ILD层快的速率选择性蚀刻伪栅极结构512。栅极沟槽暴露介电壁510、511的左侧上的纳米结构层505和桥间层501以及介电壁510、511的右侧上的纳米结构层507和桥间层503。栅极沟槽也暴露介电壁510、511的位于栅极间隔件514之间的部分。
图38A是纳米FET的制造中的中间阶段的顶视图，并且图38B是对应于图38A中所示的线B-B’的截面图。在图38A和图38B中，实施选择性蚀刻工艺以选择性蚀刻在栅极间隔件514之间的栅极沟槽中暴露的桥间层501和503。在介电壁510、511的左侧上，该选择性蚀刻步骤在纳米结构层505A下方形成开口521A、在纳米结构层505A和505B之间形成开口521B并且在纳米结构层505B和505C之间形成开口521C。在介电壁510的右侧上，该选择性蚀刻步骤在纳米结构层507A下方形成开口523A、在纳米结构层507A和507B之间形成开口523B并且在纳米结构层507B和507C之间形成开口523C。在桥间层是SiGe的一些实施例中，该蚀刻步骤使用SiGe选择性蚀刻剂。关于SiGe选择性蚀刻步骤的工艺细节类似于先前关于图20A至图20B讨论的工艺细节，并且因此为了简洁起见不再重复它们。
在一些实施例中，蚀刻步骤以比其蚀刻纳米结构层505和507快的蚀刻速率选择性蚀刻桥间层501和503。因此，在选择性蚀刻步骤完成之后，纳米结构层505和507可以保持基本完整。在一些实施例中，蚀刻步骤也以比其蚀刻桥间层501B-501C和503B-503C快的蚀刻速率蚀刻桥间层501A和503A，这进而在介电壁510、511的左侧上留下桥间层501B和501C的部分520B和520C，并且也在介电壁510、511的右侧上留下桥间层503B和503C的部分522B和522C，同时在介电壁510、511的左侧上不留下桥间层501A的部分，并且在介电壁510、511的右侧上不留下桥间层503A的部分。
剩余部分520B-520C桥接纳米结构层505A-505C，并且因此共同形成允许电流在外延源极/漏极结构516S和516D之间流动的倒E形半导体沟道结构。因此，剩余部分520B-520C可以称为介电壁510、511的左侧上的桥间沟道，并且纳米结构层505A-505C可以称为介电壁510、511的左侧上的纳米结构沟道。剩余部分522B-522C桥接纳米结构层507A-507C，并且因此共同形成允许电流在外延源极/漏极结构518S和518D之间流动的E形半导体沟道结构。因此，剩余部分522B-522C可以称为介电壁510、511的右侧上的桥间沟道，并且纳米结构层507A-507C可以称为介电壁510、511的右侧上的纳米结构沟道。倒E形沟道结构与E形沟道结构关于介电壁510、511对称，如图38B的截面图中所示。
在桥间层501A和503A具有比桥间层501B-501C和503B-503C高的锗原子浓度的一些实施例中，基于氟的蚀刻剂可以以更快的蚀刻速率蚀刻桥间层501A和503A，因为在使用基于氟的蚀刻剂的蚀刻步骤中，SiGe蚀刻速率随着锗原子百分比增加而增加。在桥间层501B和501C具有基本相同的锗浓度的一些实施例中，所得桥间沟道520B和520C具有基本相同的宽度，如图38B中所示。在桥间层501C具有比桥间层501B高的锗原子浓度的一些实施例中，所得桥间沟道520C具有比所得桥间沟道520B小的宽度，这是因为由基于氟的蚀刻剂导致的蚀刻速率差异，这进而允许桥间沟道中的宽度差，如图8A中所示。类似地，在桥间层503B和503C具有基本相同的锗浓度的一些实施例中，所得桥间沟道522B和522C具有基本相同的宽度，如图38B中所示。在桥间层503C具有比桥间层503B高的锗原子浓度的一些实施例中，所得桥间沟道522C具有比所得桥间沟道522B小的宽度，这是因为由基于氟的蚀刻剂导致的蚀刻速率差异，这进而允许桥间沟道中的宽度差，如图8A中所示。
图39A是纳米FET的制造中的中间阶段的顶视图，图39B是对应于图39A中所示的线B-B’的截面图。在图39A至图39B中，例如通过使用选择性蚀刻工艺使外介电壁510凹进，该选择性蚀刻工艺以比其蚀刻内介电壁511的介电材料以及纳米结构沟道505、507和桥间沟道520、522和522的半导体材料快的蚀刻速率蚀刻外介电壁510的介电材料，并且因此，在选择性蚀刻工艺完成之后，内介电壁511、纳米结构沟道505、507和桥间沟道520、522保持基本完整。在外介电壁510由氧化硅(SiO2)制成的一些实施例中，可以使用包括等离子体处理步骤和退火步骤的一次或多次重复的循环工艺来选择性蚀刻氧化硅壁510。先前关于图21A至图21B讨论了关于SiO2选择性蚀刻工艺的工艺细节，并且因此为了简洁起见不再重复它们。在SiO2选择性蚀刻工艺中的一些实施例中，外介电壁510(SiO2)与内介电壁511(Si3O4)的蚀刻速率比率在从约3:1至约8:1的范围内(例如，约4:1)。在SiO2选择性蚀刻工艺完成之后，外介电壁510的部分524保留在衬底500中，并且剩余部分524可以具有高于STI区域508的最顶部位置。
图40A是纳米FET的制造中的中间阶段的顶视图，图40B是对应于图40A中所示的线B-B’的截面图。在图40A至图40B中，在栅极间隔件514之间的栅极沟槽中形成两个分隔开的替换栅极结构526A和526B。栅极结构526A形成在内介电壁511的左侧上以围绕纳米结构沟道505和桥间沟道520。栅极结构526B形成在内介电壁511的右侧上以围绕纳米结构沟道507和桥间沟道522。因此，交替的纳米结构沟道505和桥间沟道520的左侧沟道结构以及交替的纳米结构沟道507和桥间沟道522的右侧沟道结构由不同的栅极结构526A、526B控制。栅极结构526A、526B是每个包括栅极介电层528和形成在栅极介电层528周围的栅极金属530的高k/金属栅极结构。栅极金属530可以包括形成在栅极介电层528周围的一个或多个功函金属层以及形成在一个或多个功函金属层周围并且填充栅极沟槽的剩余部分的填充金属。关于栅极结构526A、526B的材料类似于栅极结构326的材料，并且因此为了简洁起见不再重复它们。
在一些实施例中，栅极结构526A、526B的形成可以包括：沉积一个或多个介电材料层和一个或多个金属材料层；以及对一个或多个介电材料层和一个或多个金属材料层实施CMP工艺，直至内介电壁511暴露，从而在内介电壁511的左侧上留下一个或多个介电材料层和一个或多个金属材料层的第一部分以用作栅极结构526A，并且在内介电壁511的右侧上留下一个或多个介电材料层和一个或多个金属材料层的第二部分以用作栅极结构526B。在这样的实施例中，栅极结构526A和526B可以包括相同的材料。
图41是根据本发明的一些实施例的纳米FET的截面图。在图41中，纳米FET形成在衬底600上并且包括沟道结构CH6以及在沟道结构CH6和STI区域608上方延伸的栅极结构610。沟道结构CH6包括交替的纳米结构沟道NS1-NS3以及桥间沟道IB1和IB2，并且还包括从最底部纳米结构沟道NS1延伸至衬底600的鳍的基脚沟道FT。基脚沟道FT可以是最底部桥间层302A的剩余部分，如图19B中所示。
在一些实施例中，基脚沟道FT具有与桥间沟道IB1和IB2基本相同的锗原子浓度和宽度。在一些实施例中，基脚沟道FT具有比桥间沟道IB1和IB2高的锗原子浓度和小的宽度。在一些其它实施例中，基脚沟道FT具有比桥间沟道IB1和IB2低的锗原子浓度和大的宽度。栅极结构610包括沟道结构CH6上方的栅极介电层612以及栅极介电层612上方的栅极金属614。
图42是根据本发明的一些实施例的纳米FET的截面图。在图42中，纳米FET形成在衬底700上并且包括沟道结构CH7以及在沟道结构CH7和STI区域708上方延伸的栅极结构710。沟道结构CH7包括交替的纳米结构沟道NS1-NS3以及桥间沟道IB1和IB2，并且还包括从最底部纳米结构沟道NS1延伸至衬底700的鳍的基脚沟道FT，以及从最顶部纳米结构沟道NS3向上延伸的毛沟道HR。毛沟道HR可以通过例如在如图10B中所示的纳米结构层304C上方形成额外的桥间层，以及然后在如图20B中所示的步骤中选择性蚀刻额外的桥间层以形成毛沟道HR来形成。
在一些实施例中，毛沟道HR具有与桥间沟道IB1和IB2以及基脚沟道FT基本相同的锗原子浓度和宽度。在一些实施例中，毛沟道HR具有比桥间沟道IB1和IB2以及基脚沟道FT高的锗原子浓度和小的宽度。在一些其它实施例中，毛沟道HR具有比桥间沟道IB1和IB2以及基脚沟道FT低的锗原子浓度和大的宽度。栅极结构710包括沟道结构CH7上方的栅极介电层712以及栅极介电层712上方的栅极金属714。
图43是根据本发明的一些实施例的纳米FET的截面图。在图43中，纳米FET形成在衬底800上并且包括沟道结构CH8以及在沟道结构CH8和STI区域808上方延伸的栅极结构810。栅极结构810包括沟道结构CH8上方的栅极介电层812以及栅极介电层812上方的栅极金属814。沟道结构CH8包括交替的纳米结构沟道NS1-NS3以及桥间沟道IB1和IB2，并且还包括从最顶部纳米结构沟道NS3向上延伸的毛沟道HR，以及从最底部纳米结构NS1向下延伸至衬底800的鳍的基脚沟道FT。基脚沟道FT可以是最底部桥间层302A的剩余部分，如图19B中所示。毛沟道HR可以通过例如在如图10B中所示的纳米结构层304C上方形成额外的桥间层，以及然后在如图20B中所示的步骤中选择性蚀刻额外的桥间层以形成毛沟道HR来形成。
在图43中，桥间沟道IB1、IB2、基脚沟道FT和毛沟道HR的左侧面从纳米结构结构NS1-NS3的左侧面横向回缩。这种横向偏移轮廓可以通过例如在从桥间沟道IB1、IB2、基脚沟道FT和毛沟道HR的左侧面去除介电壁310之后，选择性蚀刻桥间沟道IB1、IB2、基脚沟道FT和毛沟道HR来形成，如图21B的步骤中所示。
图44是根据本发明的一些实施例的纳米FET的截面图。在图44中，纳米FET形成在衬底900上并且包括沟道结构CH9以及在沟道结构CH9和STI区域908上方延伸的栅极结构910。栅极结构910包括沟道结构CH9上方的栅极介电层912以及栅极介电层912上方的栅极金属914。沟道结构CH9包括交替的纳米结构沟道NS1-NS3和桥间沟道IB11-IB32，并且还包括从最顶部纳米结构沟道NS3向上延伸的毛沟道HR1-HR3，以及从最底部纳米结构沟道NS1向下延伸至衬底900的鳍的基脚沟道FT1-FT3。基脚沟道FT1、桥间沟道IB11、IB12和毛沟道HR1局限于纳米结构沟道NS1-NS3的第一区域R1；基脚沟道FT2、桥间沟道IB21、IB22和毛沟道HR2局限于纳米结构沟道NS1-NS3的与第一区域R1间隔开的第二区域R2；并且基脚沟道FT3、桥间沟道IB31、IB32和毛沟道HR3局限于纳米结构沟道NS1-NS3的与第一区域R1和第二区域R2间隔开的第三区域R3。沟道结构CH9可以通过例如形成交替的第一半导体层和第二半导体层的层堆叠件、形成覆盖区域R1-R3的图案化掩模、选择性蚀刻第二半导体层的由图案化掩模暴露的部分以及然后从区域R1-R3去除图案化掩模来形成。
基于以上讨论，可以看出本发明在各个实施例中提供了优势。但是，应该理解，其它实施例可以提供额外的优势，不是所有优势都必须在此处公开，并且没有特定的优势对于所有实施例都是需要的。一个优势是晶体管的导通电流可以通过在相邻纳米结构沟道之间添加桥间沟道来增强。另一优势是导通电流增强可以通过形成局限于纳米结构沟道的外围区域或偏心区域的桥间沟道来进一步增加。
在一些实施例中，器件包括：源极/漏极区域，位于衬底上方并且沿第一方向间隔开；第一栅极结构，位于源极/漏极区域之间；以及第一沟道结构，由第一栅极结构围绕。第一沟道结构包括交替堆叠的第一半导体层和第二半导体层。当在沿垂直于第一方向的第二方向截取的截面中观察时，第二半导体层的中心轴从第一半导体层的中心轴横向偏移。在一些实施例中，第二半导体层具有比第一半导体层小的宽度。在一些实施例中，第二半导体层由与第一半导体层不同的材料制成。在一些实施例中，第二半导体层具有比第一半导体层大的锗原子百分比。在一些实施例中，第二半导体层具有基本相同的宽度。在一些实施例中，第二半导体层中的上部一个具有比第二半导体层中的下部一个小的宽度。在一些实施例中，第二半导体层之间的宽度差大于第一半导体层之间的宽度差。在一些实施例中，第二半导体层具有不同的锗原子百分比。在一些实施例中，第二半导体层中的上部一个具有比第二半导体层中的下部一个大的锗原子百分比。在一些实施例中，器件还包括：第二沟道结构，由第一栅极结构围绕，并且当在沿第二方向截取的截面中观察时，第二沟道结构与第一沟道结构对称。在一些实施例中，器件还包括：第二沟道结构，当在沿第二方向截取的截面中观察时，与第一沟道结构对称；第二栅极结构，围绕第二沟道结构；以及介电壁，将第一栅极结构与第二栅极结构分隔开。
在一些实施例中，器件包括：源极区域；漏极区域，沿第一方向与源极区域分隔开；以及沟道结构，介于源极区域和漏极区域之间。沟道结构包括交替堆叠的第一半导体层和第二半导体层。当在沿垂直于第一方向的第二方向截取的截面中观察时，第一半导体层具有相对的第一侧面和第二侧面，第二半导体层具有相对的第三侧面和第四侧面，第二半导体层的第三侧面与第一半导体层的第一侧面对准，并且第二半导体层的第四侧面从第一半导体层的第二侧面横向回缩。在一些实施例中，第二半导体层与第一半导体层的中心轴不重叠。在一些实施例中，第二半导体层的宽度小于第一半导体层的宽度的一半。在一些实施例中，第二半导体层的第四侧面彼此不对准。在一些实施例中，第一半导体层是无锗半导体层，并且第二半导体层是含锗半导体层。
在一些实施例中，方法包括：在衬底上方形成具有交替的第一半导体层和第二半导体层的堆叠件的鳍结构；在鳍结构的第一纵向侧上而不是在鳍结构的第二纵向侧上形成介电壁；实施以比蚀刻第一半导体层快的蚀刻速率蚀刻第二半导体层的第一蚀刻工艺；在实施第一蚀刻工艺之后，实施第二蚀刻工艺以去除介电壁；以及在去除介电壁之后，在第一半导体层和第二半导体层上方形成栅极结构。在一些实施例中，第一蚀刻工艺以比蚀刻上部半导体层快的蚀刻速率来蚀刻第二半导体层中的最底部一个。在一些实施例中，第二蚀刻工艺以比蚀刻第一半导体层和第二半导体层快的蚀刻速率蚀刻介电壁。在一些实施例中，方法还包括：在形成介电壁之后，使鳍结构的部分凹进；以及在鳍结构的凹进部分上形成接触介电壁的侧面的外延源极/漏极结构。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
源极/漏极区域，位于衬底上方并且沿第一方向间隔开；
第一栅极结构，位于所述源极/漏极区域之间；以及
第一沟道结构，由所述第一栅极结构围绕，所述第一沟道结构包括交替堆叠的第一半导体层和第二半导体层，其中，当在沿垂直于所述第一方向的第二方向截取的截面中观察时，所述第二半导体层的中心轴从所述第一半导体层的中心轴横向偏移。
2.根据权利要求1所述的半导体器件，其中，所述第二半导体层具有比所述第一半导体层小的宽度。
3.根据权利要求1所述的半导体器件，其中，所述第二半导体层由与所述第一半导体层不同的材料制成。
4.根据权利要求1所述的半导体器件，其中，所述第二半导体层具有比所述第一半导体层大的锗原子百分比。
5.根据权利要求1所述的半导体器件，其中，所述第二半导体层具有基本相同的宽度。
6.根据权利要求1所述的半导体器件，其中，所述第二半导体层中的上部一个第二半导体层具有比所述第二半导体层中的下部一个第二半导体层小的宽度。
7.根据权利要求1所述的半导体器件，其中，所述第二半导体层之间的宽度差大于所述第一半导体层之间的宽度差。
8.根据权利要求1所述的半导体器件，其中，所述第二半导体层具有不同的锗原子百分比。
9.一种半导体器件，包括：
源极区域；
漏极区域，沿第一方向与所述源极区域分隔开；以及
沟道结构，介于所述源极区域和所述漏极区域之间，所述沟道结构包括交替堆叠的第一半导体层和第二半导体层，其中，当在沿垂直于所述第一方向的第二方向截取的截面中观察时，所述第一半导体层具有相对的第一侧面和第二侧面，所述第二半导体层具有相对的第三侧面和第四侧面，所述第二半导体层的所述第三侧面与所述第一半导体层的所述第一侧面对准，并且所述第二半导体层的所述第四侧面从所述第一半导体层的所述第二侧面横向回缩。
10.一种形成半导体器件的方法，包括：
在衬底上方形成具有交替的第一半导体层和第二半导体层的堆叠件的鳍结构；
在所述鳍结构的第一纵向侧上而不是在所述鳍结构的第二纵向侧上形成介电壁；
实施以比蚀刻所述第一半导体层快的蚀刻速率蚀刻所述第二半导体层的第一蚀刻工艺；
在实施所述第一蚀刻工艺之后，实施第二蚀刻工艺以去除所述介电壁；以及
在去除所述介电壁之后，在所述第一半导体层和所述第二半导体层上方形成栅极结构。
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