CN114649263A - 半导体器件 - Google Patents

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CN114649263A
CN114649263A CN202111536264.5A CN202111536264A CN114649263A CN 114649263 A CN114649263 A CN 114649263A CN 202111536264 A CN202111536264 A CN 202111536264A CN 114649263 A CN114649263 A CN 114649263A
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CN
China
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layer
interlayer insulating
etch stop
insulating layer
line
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CN202111536264.5A
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English (en)
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李义福
柳东坤
金完敦
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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Abstract

可以提供一种半导体器件，包括：在基板上的晶体管；在晶体管上的第一层间绝缘层；在第一层间绝缘层的上部中的第一下互连线和第二下互连线；电介质层，选择性地在除了第一下互连线和第二下互连线的顶表面之外的第一层间绝缘层的顶表面上；在第一下互连线和第二下互连线以及电介质层上的蚀刻停止层；在蚀刻停止层上的第二层间绝缘层；以及在第二层间绝缘层中的上互连线。

Description

半导体器件
技术领域
本公开涉及半导体器件和/或制造其的方法，具体地，涉及包括场效应晶体管的半导体器件和/或制造其的方法。
背景技术
半导体器件包括由金属氧化物半导体场效应晶体管(MOS-FET)组成的集成电路。为了满足对具有小图案尺寸和减少的设计规则的半导体器件日益增长的需求，MOS-FET正在被积极地按比例缩小。MOS-FET的按比例缩小可能导致半导体器件的操作性能变差。正在进行各种研究以克服与半导体器件的按比例缩小相关的技术限制并实现具有高性能的半导体器件。
发明内容
本发明构思的一些示例实施方式提供具有改善的可靠性和电特性的半导体器件和/或制造其的方法。
根据本发明构思的一示例实施方式，一种半导体器件可以包括：在基板上的晶体管；在晶体管上的第一层间绝缘层；在第一层间绝缘层的上部中的第一下互连线和第二下互连线；电介质层，选择性地在除了第一下互连线和第二下互连线的顶表面之外的第一层间绝缘层的顶表面上；在第一下互连线和第二下互连线以及电介质层上的蚀刻停止层；在第二蚀刻停止层上的层间绝缘层；以及在第二层间绝缘层中的上互连线。上互连线可以包括线部分和从线部分延伸到第一下互连线和第二下互连线以穿透蚀刻停止层的条形通路。条形通路可以包括分别连接到第一下互连线和第二下互连线的第一接触部分和第二接触部分以及在第一接触部分和第二接触部分之间的第一连接部分。由于电介质层，第一连接部分的底表面可以高于第一层间绝缘层的顶表面并且可以低于蚀刻停止层的顶表面。
根据本发明构思的一示例实施方式，一种半导体器件可以包括：在基板上的晶体管；在晶体管上的第一层间绝缘层；在第一层间绝缘层的上部中的第一下互连线和第二下互连线；电介质层，选择性地在除了第一下互连线和第二下互连线的顶表面之外的第一层间绝缘层的顶表面上；在第一下互连线和第二下互连线以及电介质层上的蚀刻停止层；在蚀刻停止层上的第二层间绝缘层；以及在第二层间绝缘层中的第一上互连线。第一上互连线可以包括第一线部分和从第一线部分延伸到第一下互连线和第二下互连线以穿透蚀刻停止层的条形通路。条形通路可以包括分别连接到第一下互连线和第二下互连线的第一接触部分和第二接触部分以及在第一接触部分和第二接触部分之间的第一连接部分。第一接触部分和第二接触部分之间的电介质层的顶表面可以由第一连接部分覆盖。第一接触部分和第二接触部分之间的电介质层的厚度可以沿着从第一接触部分到第二接触部分的方向增加直到该厚度达到最大值然后可以减小。
根据本发明构思的一示例实施方式，一种半导体器件可以包括：包括有源区的基板；在有源区上限定有源图案的器件隔离层，器件隔离层覆盖每个有源图案的下侧表面，每个有源图案的上部突出在器件隔离层之上；在每个有源图案的上部处的一对源极/漏极图案；在所述一对源极/漏极图案之间的沟道图案；在第一方向上延伸以与沟道图案交叉的栅电极；栅极间隔物，在栅电极的相反侧表面上并沿栅电极在第一方向上延伸；栅极绝缘层，在栅电极和沟道图案之间以及栅电极和栅极间隔物之间；栅极盖图案，在栅电极的顶表面上并且沿栅电极并在第一方向上延伸；在栅极盖图案上的第一层间绝缘层；有源接触，穿透第一层间绝缘层并电连接到源极/漏极图案中的至少一个；在第二层间绝缘层中的第一金属层，第二层间绝缘层在第一层间绝缘层上；在第三层间绝缘层中的第二金属层，第三层间绝缘层在第二层间绝缘层上；以及在第二层间绝缘层和第三层间绝缘层之间的电介质层和蚀刻停止层。蚀刻停止层可以覆盖电介质层，第一金属层可以包括第一下互连线和第二下互连线，第二金属层可以包括电连接到第一下互连线和第二下互连线的第一上互连线。第一上互连线可以包括第一线部分以及从第一线部分延伸到第一下互连线和第二下互连线以穿透蚀刻停止层的条形通路。条形通路可以包括分别连接到第一下互连线和第二下互连线的第一接触部分和第二接触部分以及在第一接触部分与第二接触部分之间的第一连接部分。由于电介质层，第一连接部分的底表面可以高于第二层间绝缘层的顶表面且低于蚀刻停止层的顶表面。
根据本发明构思的一示例实施方式，一种制造半导体器件的方法可以包括：在基板上形成晶体管；在晶体管上形成第一层间绝缘层；在第一层间绝缘层的上部中形成第一下互连线和第二下互连线；在除了第一下互连线和第二下互连线的顶表面之外的第一层间绝缘层的顶表面上选择性地形成电介质层；在第一下互连线和第二下互连线以及电介质层上形成蚀刻停止层；在蚀刻停止层上形成第二层间绝缘层；图案化第二层间绝缘层以形成上互连孔；以及形成上互连线以填充上互连孔。上互连孔可以包括第一接触孔和第二接触孔，其被形成为穿透蚀刻停止层并分别暴露第一下互连线和第二下互连线的顶表面，并且第一接触孔和第二接触孔之间的电介质层可以通过上互连孔暴露。
附图说明
图1是示出根据本发明构思的一示例实施方式的半导体器件的平面图。
图2A至图2D分别是沿图1的线A-A'、B-B'、C-C'和D-D'截取的剖视图。
图3是图2D的部分M的放大剖视图。
图4是沿图1的线D-D'截取的剖视图，以示出根据比较例的半导体器件。
图5、图7、图9和图11是示出根据本发明构思的一示例实施方式的制造半导体器件的方法的平面图。
图6、图8A、图10A和图12A分别是沿图5、图7、图9和图11的线A-A'截取的剖视图。
图8B、图10B和图12B分别是沿图7、图9和图11的线B-B'截取的剖视图。
图10C和图12C分别是沿图9和图11的线C-C'截取的剖视图。
图10D和12D分别是沿图9和图11的线D-D'截取的剖视图。
图13至图17是放大剖视图，其示出了图2D的部分M以说明根据本发明构思的一示例实施方式的形成上互连线的方法。
图18至图20是剖视图，每个剖视图沿图1的线D-D'截取以说明根据本发明构思的另一示例实施方式的半导体器件。
图21是剖视图，其沿图1的线A-A'截取以说明根据本发明构思的另一示例实施方式的半导体器件。
图22A至图22D是剖视图，其分别沿图1的线A-A'、B-B'、C-C'和D-D'截取以说明根据本发明构思的一示例实施方式的半导体器件。
具体实施方式
虽然在示例实施方式的描述中使用了术语“相同”、“相等”或“等同”，但是应当理解，可能存在一些不精确性。因此，当一个元素被称为与另一元素相同时，应当理解，一个元素或值在期望的制造或操作公差范围(例如±10％)内与另一个元素相同。
当在本说明书中结合数值使用术语“约”或“基本上”时，旨在相关数值包括围绕所述数值的制造或操作公差(例如±10％)。此外，当词语“约”和“基本上”与几何形状结合使用时，旨在不要求几何形状的精确度，但形状的范围在本公开的范围内。此外，无论数值或形状是否被修饰为“约”或基本上”，将理解，这些值和形状应被解释为包括围绕所述数值或形状的制造或操作公差(例如±10％)。
图1是示出根据本发明构思的一示例实施方式的半导体器件的平面图。
图2A至图2D分别是沿图1的线A-A'、B-B'、C-C'和D-D'截取的剖视图。
图3是图2D的部分M的放大剖视图。
参照图1和图2A至图2D，逻辑单元LC可以提供在基板100上。在本说明书中，逻辑单元LC可以指逻辑器件(例如，反相器、触发器等)，其被配置为执行特定功能。例如，逻辑单元LC可以包括构成逻辑器件的晶体管和将晶体管彼此连接的互连线。
基板100可以包括第一有源区PR和第二有源区NR。在一示例实施方式中，第一有源区PR可以是PMOSFET区，第二有源区NR可以是NMOSFET区。基板100可以是由硅、锗、硅-锗、化合物半导体材料等形成或包括硅、锗、硅-锗、化合物半导体材料等的半导体基板。在一示例实施方式中，基板100可以是硅晶片。
第一有源区PR和第二有源区NR可以由形成在基板100的上部中的第二沟槽TR2限定。第二沟槽TR2可以定位在第一有源区PR和第二有源区NR之间。第一有源区PR和第二有源区NR可以在第一方向D1上彼此间隔开，并且第二沟槽TR2插置其间。第一有源区PR和第二有源区NR中的每个可以在与第一方向D1不同的第二方向D2上延伸。
第一有源图案AP1和第二有源图案AP2可以分别提供在第一有源区PR和第二有源区NR上。第一有源图案AP1和第二有源图案AP2可以在第二方向D2上延伸并且可以彼此平行。第一有源图案AP1和第二有源图案AP2可以是基板100的在垂直方向(例如第三方向D3)上突出的部分。第一沟槽TR1可以限定在第一有源图案AP1的相邻第一有源图案AP1之间和第二有源图案AP2的相邻第二有源图案AP2之间。第一沟槽TR1可以比第二沟槽TR2浅。
器件隔离层ST可以填充第一沟槽TRl和第二沟槽TR2。器件隔离层ST可以由硅氧化物形成或包括硅氧化物。第一有源图案AP1和第二有源图案AP2的上部可以是垂直延伸在器件隔离层ST之上的突出图案(例如，见图2D)。第一有源图案AP1和第二有源图案AP2的上部中的每个可以成形为像鳍。器件隔离层ST可以不覆盖第一有源图案AP1和第二有源图案AP2的上部。器件隔离层ST可以覆盖第一有源图案AP1和第二有源图案AP2的侧表面的下部。
第一源极/漏极图案SDl可以提供在第一有源图案APl的上部中。第一源极/漏极图案SD1可以是第一导电类型(例如p型)的杂质区。第一沟道图案CH1可以插置在一对第一源极/漏极图案SD1之间。第二源极/漏极图案SD2可以提供在第二有源图案AP2的上部中。第二源极/漏极图案SD2可以是第二导电类型(例如n型)的杂质区。第二沟道图案CH2可以插置在一对第二源极/漏极图案SD2之间。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是通过选择性外延生长工艺形成的外延图案。作为示例，第一源极/漏极图案SD1和第二源极/漏极图案SD2可以具有与第一沟道图案CH1和第二沟道图案CH2的顶表面共面的顶表面。作为另一示例，第一源极/漏极图案SD1和第二源极/漏极图案SD2的顶表面可以高于第一沟道图案CH1和第二沟道图案CH2的顶表面。
第一源极/漏极图案SDl可以包括半导体元素(例如SiGe)，其晶格常数大于基板100中的半导体元素的晶格常数。因此，第一源极/漏极图案SDl可以对第一沟道图案CH1施加压缩应力。作为示例，第二源极/漏极图案SD2可以包括作为基板100的半导体元素(例如Si)。
栅电极GE可以被提供为与第一有源图案AP1和第二有源图案AP2交叉并在第一方向D1上延伸。栅电极GE可以被排列为在第二方向D2上以第一节距P1彼此间隔开。当在平面图中观察时，栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2重叠。每个栅电极GE可以包围第一沟道图案CH1和第二沟道图案CH2中的每个的顶表面和相反侧表面。
返回参照图2D，栅电极GE可以提供在第一沟道图案CH1的第一顶表面TS1上和第一沟道图案CH1的至少一个第一侧表面SW1上。栅电极GE可以提供在第二沟道图案CH2的第二顶表面TS2上和第二沟道图案CH2的至少一个第二侧表面SW2上。例如，根据本示例实施方式的晶体管可以是三维场效应晶体管(例如FinFET)，其中栅电极GE被设置为三维地围绕沟道图案CH1和CH2。
返回参照图1和图2A至图2D，一对栅极间隔物GS可以设置在每个栅电极GE的相反侧表面上。栅极间隔物GS可以沿着栅电极GE并在第一方向D1上延伸。栅极间隔物GS的顶表面可以高于栅电极GE的顶表面。栅极间隔物GS的顶表面可以与下面将描述的第一层间绝缘层110的顶表面共面。栅极间隔物GS可以由SiCN、SiCON或SiN中的至少一种形成或包括SiCN、SiCON或SiN中的至少一种。在一示例实施方式中，栅极间隔物GS可以是多层结构，其包括选自SiCN、SiCON和SiN中的至少两种不同材料。
栅极盖图案GP可以提供在每个栅电极GE上。栅极盖图案GP可以沿着栅电极GE并在第一方向D1上延伸。栅极盖图案GP可以由相对于下面将描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料中的至少一种形成或包括相对于下面将描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料中的至少一种。例如，栅极盖图案GP可以由SiON、SiCN、SiCON或SiN中的至少一种形成或包括SiON、SiCN、SiCON或SiN中的至少一种。
栅极绝缘层GI可以插置在栅电极GE和第一有源图案AP1之间以及栅电极GE和第二有源图案AP2之间。栅极绝缘层GI可以沿其上的栅电极GE的底表面延伸。作为示例，栅极绝缘层GI可以覆盖第一沟道图案CH1的第一顶表面TS1和第一侧表面SW1。栅极绝缘层GI可以覆盖第二沟道图案CH2的第二顶表面TS2和第二侧表面SW2。栅极绝缘层GI可以覆盖栅电极GE下方的器件隔离层ST的顶表面(例如，见图2D)。
在一示例实施方式中，栅极绝缘层GI可以由高k电介质材料形成或包括高k电介质材料，其介电常数高于硅氧化物层的介电常数。例如，高k电介质材料可以包括铪氧化物、铪硅氧化物、铪锆氧化物、铪钽氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物或铅锌铌酸盐中的至少一种。
在另一示例实施方式中，半导体器件可以包括使用负电容器的负电容(NC)FET。例如，栅极绝缘层GI可以包括表现出铁电特性的铁电层和表现出顺电特性的顺电层。
铁电层可以具有负电容，顺电层可以具有正电容。在两个或更多个电容器串联连接并且每个电容器具有正电容的情况下，总电容可以减小到小于每个电容器的电容的值。相反，在串联连接的电容器中的至少一个具有负电容的情况下，串联连接的电容器的总电容可以具有正值并且可以大于每个电容的绝对值。
在具有负电容的铁电层和具有正电容的顺电层串联连接的情况下，串联连接的铁电层和顺电层的总电容可以增加。由于总电容的这种增加，包括铁电层和顺电层的晶体管在室温下可以具有小于60mV/decade的亚阈值摆幅(SS)。
铁电层可以具有铁电特性。铁电层可以由例如铪氧化物、铪锆氧化物、钡锶钛氧化物、钡钛氧化物和/或铅锆钛氧化物中的至少一种形成或包括铪氧化物、铪锆氧化物、钡锶钛氧化物、钡钛氧化物和/或铅锆钛氧化物中的至少一种。这里，铪锆氧化物可以是掺有锆(Zr)的铪氧化物。在一些示例实施方式中，铪锆氧化物可以是由铪(Hf)、锆(Zr)和/或氧(O)组成的化合物。
铁电层可以进一步包括掺杂剂。例如，掺杂剂可以包括铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和/或锡(Sn)中的至少一种。铁电层中掺杂剂的种类可以取决于铁电层中包含的铁电材料而变化。
在铁电层包括铪氧化物的情况下，铁电层中的掺杂剂可以包括例如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)、和/或钇(Y)中的至少一种。
在掺杂剂是铝(Al)的情况下，铁电层中铝的含量可以在3at％至8at％(原子百分比)的范围内。这里，作为掺杂剂的铝的含量可以是铝原子的数量与铪原子和铝原子的数量之比。
在掺杂剂是硅(Si)的情况下，铁电层中硅的含量可以在2at％到10at％的范围内。在掺杂剂是钇(Y)的情况下，铁电层中钇的含量可以在2at％至10at％的范围内。在掺杂剂是钆(Gd)的情况下，铁电层中钆的含量可以在1at％至7at％的范围内。在掺杂剂是锆(Zr)的情况下，铁电层中锆的含量可以在50at％至80at％的范围内。
顺电层可以具有顺电特性。顺电层可以由例如硅氧化物和/或高k金属氧化物中的至少一种形成或包括硅氧化物和/或高k金属氧化物中的至少一种。可用作顺电层的金属氧化物可以包括例如铪氧化物、锆氧化物和/或铝氧化物中的至少一种，但本发明构思不限于这些示例。
铁电层和顺电层可以由相同的材料形成或包括相同的材料。铁电层可以具有铁电特性，但顺电层可以不具有铁电特性。例如，在铁电层和顺电层包含铪氧化物的情况下，铁电层中的铪氧化物的晶体结构可以与顺电层中的铪氧化物的晶体结构不同。
只有当铁电层的厚度在特定范围内时，其才可以表现出铁电特性。在一示例实施方式中，铁电层可以具有在0.5至10nm的范围内的厚度，但是本发明构思不限于该示例。由于与铁电特性的出现相关的临界厚度取决于铁电材料的种类而变化，因此铁电层的厚度可以取决于铁电材料的种类而改变。
作为示例，栅极绝缘层GI可以包括单个铁电层。作为另一示例，栅极绝缘层GI可以包括彼此间隔开的多个铁电层。栅极绝缘层GI可以具有多层结构，其中多个铁电层和多个顺电层交替堆叠。
栅电极GE可以包括第一金属和在第一金属上的第二金属。第一金属可以提供在栅极绝缘层GI上并且可以与第一沟道图案CH1和第二沟道图案CH2相邻。第一金属可以包括调整晶体管的阈值电压的功函数金属。通过调整第一金属的厚度和成分，可以实现具有期望阈值电压的晶体管。
第一金属可以包括金属氮化物层。例如，第一金属可以包括选自由钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)组成的组中的至少一种金属以及氮(N)。在一示例实施方式中，第一金属还可以包括碳(C)。第一金属可以包括堆叠的多个功函数金属层。
第二金属可以包括具有比第一金属低的电阻的金属。例如，第二金属可以包括选自由钨(W)、铝(Al)、钛(Ti)和钽(Ta)组成的组中的至少一种金属。
第一层间绝缘层110可以提供在基板100上。第一层间绝缘层110可以覆盖栅极间隔物GS以及第一源极/漏极图案SDl和第二源极/漏极图案SD2。第一层间绝缘层110的顶表面可以与栅极盖图案GP的顶表面和栅极间隔物GS的顶表面基本共面。第二层间绝缘层120可以提供在第一层间绝缘层110上以覆盖栅极盖图案GP。第三层间绝缘层130可以提供在第二层间绝缘层120上。第四层间绝缘层140可以提供在第三层间绝缘层130上。在一示例实施方式中，第一至第四层间绝缘层110至140可以由硅氧化物形成或包括硅氧化物。
一对隔离结构DB可以提供在逻辑单元LC的两侧，该两侧在第二方向D2上彼此相反。隔离结构DB可以在第一方向D1上延伸并且平行于栅电极GE。在一示例实施方式中，彼此相邻的隔离结构DB和栅电极GE之间的节距可以等于第一节距P1。
隔离结构DB可以被提供为穿透第一层间绝缘层110和第二层间绝缘层120并且可以延伸到第一有源图案AP1和第二有源图案AP2中。隔离结构DB可以穿透第一有源图案AP1和第二有源图案AP2中的每个的上部。隔离结构DB可以将逻辑单元LC的第一有源区PR和第二有源区NR与相邻逻辑单元的有源区分开。
可以提供有源接触AC以穿透第一层间绝缘层110和第二层间绝缘层120并且可以分别电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。每个有源接触AC可以提供在一对栅电极GE之间。
有源接触AC可以是自对准接触。例如，可以使用栅极盖图案GP和栅极间隔物GS通过自对准工艺形成有源接触AC。例如，有源接触AC可以覆盖栅极间隔物GS的侧表面的至少一部分。尽管未示出，但在某些示例实施方式中，有源接触AC可以覆盖栅极盖图案GP的顶表面的一部分。
硅化物图案SC可以插置在有源接触AC和第一源极/漏极图案SD1之间以及有源接触AC和第二源极/漏极图案SD2之间。有源接触AC可以通过硅化物图案SC电连接到源极/漏极图案SD1或SD2。硅化物图案SC可以由金属硅化物材料(例如，钛硅化物、钽硅化物、钨硅化物、镍硅化物和钴硅化物)中的至少一种形成或包括金属硅化物材料(例如，钛硅化物、钽硅化物、钨硅化物、镍硅化物和钴硅化物)中的至少一种。
栅极接触GC可以被提供以穿透第二层间绝缘层120和栅极盖图案GP并连接到栅电极GE。当在平面图中观察时，栅极接触GC可以提供在第一有源区PR和第二有源区NR之间。栅极接触GC的底表面可以与栅电极GE的顶表面接触。栅极接触GC可以具有与第二层间绝缘层120的顶表面共面的顶表面。
有源接触AC和栅极接触GC中的每个可以包括导电图案FM和包围导电图案FM的阻挡图案BM。例如，导电图案FM可以由铝、铜、钨、钼或钴中的至少一种金属形成或包括铝、铜、钨、钼或钴中的至少一种金属。阻挡图案BM可以覆盖导电图案FM的侧表面和底表面。阻挡图案BM可以包括金属层或金属氮化物层中的至少一种。金属层可以由钛、钽、钨、镍、钴或铂中的至少一种形成或包括钛、钽、钨、镍、钴或铂中的至少一种。金属氮化物层可以由钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)、镍氮化物(NiN)、钴氮化物(CoN)或铂氮化物(PtN)中的至少一种形成或包括钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)、镍氮化物(NiN)、钴氮化物(CoN)或铂氮化物(PtN)中的至少一种。
第一金属层M1可以提供在第三层间绝缘层130中。第一金属层M1可以包括第一电源线PIL1和第二电源线PIL2、第一至第五下互连线LIL1至LIL5以及下通路VI。下通路VI可以提供在第一电源线PIL1和第二电源线PIL2以及第一至第五下互连线LIL1至LIL5下方。
第一电源线PIL1和第二电源线PIL2可以被提供为与逻辑单元LC交叉并且可以在第二方向D2上延伸以彼此平行。第一电源线PIL1和第二电源线PIL2可以分别施加有漏极电压VDD和源极电压VSS。
参照图1，在第二方向D2上延伸的第一单元边界CB1可以限定在逻辑单元LC的区域中。在第二方向D2上延伸的第二单元边界CB2可以限定在逻辑单元LC的与第一单元边界CB1相反的区域中。施加有漏极电压VDD的第一电源线PIL1可以设置在第一单元边界CB1上。也就是，施加有漏极电压VDD的第一电源线PIL1可以沿着第一单元边界CB1并且在第二方向D2上延伸。施加有源极电压VSS(例如地电压)的第二电源线PIL2可以设置在第二单元边界CB2上。换言之，施加有源极电压VSS的第二电源线PIL2可以沿着第二单元边界CB2并且在第二方向D2上延伸。
第一至第五下互连线LIL1至LIL5可以设置在第一电源线PIL1和第二电源线PIL2之间。第一至第五下互连线LIL1至LIL5可以在第二方向D2上延伸以彼此平行。当在平面图中观察时，第一至第五下互连线LIL1至LIL5中的每个可以具有线形或条形。第一至第五下互连线LIL1至LIL5可以被排列为在第一方向D1上以第二节距P2彼此间隔开。第二节距P2可以小于第一节距P1。
第一电源线PIL1和第二电源线PIL2中的每个的线宽可以是第一宽度Wl。第一至第五下互连线LIL1至LIL5中的每个的线宽可以是第二宽度W2。
第二宽度W2可以小于第一宽度W1。例如，第二宽度W2可以小于12nm。
第一宽度W1可以大于12nm。
下通路VI可以插置在第一电源线PIL1和第二电源线PIL2与有源接触AC之间。下通路VI可以插置在第一至第五下互连线LIL1至LIL5与有源接触AC和栅极接触GC之间。
第一电源线PIL1和第二电源线PIL2以及第一至第五下互连线LIL1至LIL5中的每个可以包括第一阻挡金属图案BAPl和在第一阻挡金属图案BAPl上的第一金属图案MEPl。
第一阻挡金属图案BAP1可以具有U形截面。第一阻挡金属图案BAP1的顶表面可以位于与第三层间绝缘层130的顶表面基本相同的水平。作为示例，第一阻挡金属图案BAP1的顶表面可以低于第三层间绝缘层130的顶表面。
第一阻挡金属图案BAPl可以改善第一金属图案MEPl和第三层间绝缘层130之间的粘附性能。第一阻挡金属图案BAPl可以用作防止第一金属图案MEPl中的金属性元素扩散到第三层间绝缘层130中的阻挡物。第一阻挡金属图案BAP1可以由钽氮化物(TaN)、钛氮化物(TiN)、钽氧化物(TaO)、钛氧化物(TiO)、锰氮化物(MnN)或锰氧化物(MnO)中的至少一种形成或包括钽氮化物(TaN)、钛氮化物(TiN)、钽氧化物(TaO)、钛氧化物(TiO)、锰氮化物(MnN)或锰氧化物(MnO)中的至少一种。
第一金属图案MEPl可以提供在第一阻挡金属图案BAPl上。第一阻挡金属图案BAP1可以覆盖第一金属图案MEP1的两个侧表面和底表面。第一金属图案MEP1的顶表面可以位于等于或低于第三层间绝缘层130的顶表面的水平处。虽然未示出，但是第一金属图案MEP1可以具有凸出的顶表面。
第一金属图案MEPl的体积可以大于第一阻挡金属图案BAPl的体积。第一金属图案MEP1可以由铜(Cu)、铝(Al)、钌(Ru)、钴(Co)、钨(W)、钼(Mo)、铝二元合金(例如Al3Sc、Nb3Al和AlRu)、钼二元合金(例如MoTa和Co3Mo)、钌二元合金、镍二元合金、MAX或其组合中的至少一种形成或包括铜(Cu)、铝(Al)、钌(Ru)、钴(Co)、钨(W)、钼(Mo)、铝二元合金(例如Al3Sc、Nb3Al和AlRu)、钼二元合金(例如MoTa和Co3Mo)、钌二元合金、镍二元合金、MAX或其组合中的至少一种。MAX可以是由式Mn+1AXn表示的金属相化合物，其中n为1、2或3，M为过渡金属，A为13或14族元素，X为C和/或N。作为示例，MAX可以是V2SiN、V2AlC或Cr2AlC。
在一示例实施方式中，虽然未示出，但是可以在第一金属图案MEPl的顶表面上附加地提供金属盖图案。金属盖图案可以具有薄且均匀的厚度。例如，金属盖图案可以由钌(Ru)、钴(Co)或石墨烯中的至少一种形成或包括钌(Ru)、钴(Co)或石墨烯中的至少一种。
电介质层DOD和蚀刻停止层ESL可以插置在第三层间绝缘层130和第四层间绝缘层140之间。电介质层DOD可以与第三层间绝缘层130的顶表面直接接触。电介质层DOD可以局部地设置在第三层间绝缘层130的顶表面上，但不在第一金属层M1的互连线PIL1、PIL2和LIL1至LIL5上。这是因为，除了在互连线上之外，电介质层DOD仅选择性地形成在第三层间绝缘层130的顶表面上。第一金属层M1的互连线PIL1、PIL2和LIL1至LIL5中的每个可以具有比电介质层DOD的顶表面低的顶表面。
电介质层DOD可以包含元素X和Y。这里，元素X是选自由Si、Ge、Al、Zr、Y、Hf和Mo组成的组的元素，并且元素Y可以是O或N。电介质层DOD还可以包括碳(C)。在一示例实施方式中，电介质层DOD可以由与第三层间绝缘层130基本相同的材料形成或者包括与第三层间绝缘层130基本相同的材料。作为示例，电介质层DOD可以由SiOC形成或者包括SiOC。
蚀刻停止层ESL可以提供在电介质层DOD上。蚀刻停止层ESL可以直接覆盖电介质层DOD。蚀刻停止层ESL可以覆盖互连线PIL1、PIL2和LIL1至LIL5的未被电介质层DOD覆盖的顶表面。也就是，蚀刻停止层ESL可以与电介质层DOD的顶表面和互连线PIL1、PIL2和LIL1至LIL5的顶表面直接接触。
蚀刻停止层ESL可以包括金属氧化物层或金属氮化物层。金属氧化物层或金属氮化物层可以包含选自由Al、Zr、Y、Hf和Mo组成的组的至少一种金属性元素。例如，蚀刻停止层ESL可以由铝氧化物、铪氧化物、铪锆氧化物锆、铝氮化物、铪氮化物或铪锆氮化物形成或包括铝氧化物、铪氧化物、铪锆氧化物锆、铝氮化物、铪氮化物或铪锆氮化物。
蚀刻停止层ESL可以包括单层或者两个或更多个堆叠层。将参照图3更详细地描述蚀刻停止层ESL。
第四层间绝缘层140可以覆盖蚀刻停止层ESL的顶表面。第二金属层M2可以提供在第四层间绝缘层140中。第二金属层M2可以包括第一至第四上互连线UIL1至UIL4。第一至第四上互连线UIL1至UIL4可以在第一方向D1上延伸以彼此平行。当在平面图中观察时，第一至第四上互连线UIL1至UIL4中的至少一个或每个可以具有线形或条形。作为示例，第一至第三上互连线UIL1至UIL3可以排列在第二方向D2上。
第一至第四上互连线UIL1至UIL4中的每个可以包括第二阻挡金属图案BAP2和在第二阻挡金属图案BAP2上的第二金属图案MEP2。第二阻挡金属图案BAP2和第二金属图案MEP2可以被配置为具有与上述第一阻挡金属图案BAP1和第一金属图案MEP1基本相同的特征。
在一示例实施方式中，参照图2A至图2C，第一上互连线UIL1可以包括线部分LIN和在其下方的上通路VVI。线部分LIN可以提供在第四层间绝缘层140的上部中并且可以在第一方向D1上延伸。上通路VVI可以提供在第四层间绝缘层140的下部中并且可以从线部分LIN分别朝向第一下互连线LIL1和第五下互连线LIL5延伸。也就是，上通路VVI可以插置在第一金属层M1和线部分LIN之间以将它们彼此连接。
上通路VVI可以被提供以穿透第四层间绝缘层140和蚀刻停止层ESL并且朝向第一金属层M1延伸。上通路VVI可以与第一下互连线LIL1和第五下互连线LIL5中对应的一个的顶表面接触。尽管未示出，但上通路VVI可以与和其相邻的电介质层DOD的至少一部分接触。
线部分LIN和上通路VVI可以彼此连接，从而形成单个导电体(例如第一上互连线UIL1)。线部分LIN和上通路VVI可以通过双镶嵌工艺形成，并且在这种情况下，它们可以形成第一上互连线UIL1，其是上互连线之一。
在一示例实施方式中，参照图2D，第二上互连线UIL2可以包括线部分LIN和其下方的条形通路BVI。条形通路BVI可以提供在第四层间绝缘层140的下部并且可以从线部分LIN朝向第一下互连线LIL1和第二下互连线LIL2延伸。也就是，条形通路BVI可以插置在第一金属层M1和线部分LIN之间以将它们彼此连接。
彼此相邻的一对第一下互连线LIL1和第二下互连线LIL2可以通过条形通路BVI中的一个彼此连接。例如，条形通路BVI在第一方向D1上的宽度W3可以等于或大于第一下互连线LIL1和第二下互连线LIL2之间的第二节距P2。
条形通路BVI可以被提供以穿透第四层间绝缘层140和蚀刻停止层ESL并且与第一下互连线LIL1和第二下互连线LIL2的顶表面接触。然而，条形通路BVI可以不穿透第一下互连线LIL1和第二下互连线LIL2之间的电介质层DOD。条形通路BVI可以与第一下互连线LIL1和第二下互连线LIL2之间的电介质层DOD直接接触。
线部分LIN和条形通路BVI可以彼此连接，从而形成单个导电体(例如第二上互连线UIL2)。线部分LIN和条形通路BVI可以通过双镶嵌工艺形成，并且在这种情况下，它们可以形成第二上互连线UIL2，其是上互连线之一。
将参照图3更详细地描述根据本示例实施方式的第二上互连线UIL2的条形通路BVI。气隙AG可以插置在第一下互连线LIL1和第二下互连线LIL2之间。气隙AG可以提供在第一下互连线LIL1和第二下互连线LIL2之间的第三层间绝缘层130中。在一示例实施方式中，气隙AG可以被省略。
蚀刻停止层ESL可以包括第一蚀刻停止层ESL1、第二蚀刻停止层ESL2和第三蚀刻停止层ESL3。第一蚀刻停止层ESL1可以直接覆盖第一下互连线LIL1和第二下互连线LIL2以及电介质层DOD。第二蚀刻停止层ESL2可以覆盖第一蚀刻停止层ESL1的顶表面。第三蚀刻停止层ESL3可以覆盖第二蚀刻停止层ESL2的顶表面。
第一蚀刻停止层ESL1可以是具有高介电常数和低密度的层。第一蚀刻停止层ESL1可以是金属氧化物层或金属氮化物层，其包含选自由Al、Zr、Y、Hf和Mo组成的组的至少一种金属。例如，第一蚀刻停止层ESL1可以由铝氧化物、铪氧化物、铪锆氧化物、铝氮化物、铪氮化物或铪锆氮化物中的至少一种形成或包括铝氧化物、铪氧化物、铪锆氧化物、铝氮化物、铪氮化物或铪锆氮化物中的至少一种。
第二蚀刻停止层ESL2可以是具有低介电常数和高密度的层。第二蚀刻停止层ESL2的介电常数可以低于第一蚀刻停止层ESL1的介电常数。第二蚀刻停止层ESL2的密度可以高于第一蚀刻停止层ESL1的密度。
第二蚀刻停止层ESL2可以包含元素X和Y以及碳(C)。此处，元素X为选自由Si、Ge、Al、Zr、Y、Hf和Mo组成的组的元素，元素Y可以为O或N。例如，第二蚀刻停止层ESL2可以由SiOC、SiNC、GeOC或GeNC形成或包括SiOC、SiNC、GeOC或GeNC。
第二蚀刻停止层ESL2中的碳(C)的含量可以在10at％至25at％的范围内。例如，第二蚀刻停止层ESL2中碳(C)的含量可以在15at％至20at％的范围内。第二蚀刻停止层ESL2中元素X的含量可以在30at％至50at％的范围内。
第三蚀刻停止层ESL3可以是金属氧化物层，其包含选自由Al、Zr、Y、Hf和Mo组成的组的至少一种金属性元素。例如，第三蚀刻停止层ESL3可以由铝氧化物形成或包括铝氧化物。在一示例实施方式中，第三蚀刻停止层ESL3可以由与第一蚀刻停止层ESL1相同的材料形成或包括与第一蚀刻停止层ESL1相同的材料。在另一示例实施方式中，第三蚀刻停止层ESL3可以由与第一蚀刻停止层ESL1不同的材料形成或包括与第一蚀刻停止层ESL1不同的材料。第三蚀刻停止层ESL3的介电常数可以高于第二蚀刻停止层ESL2的介电常数。第三蚀刻停止层ESL3的密度可以低于第二蚀刻停止层ESL2的密度。
第二蚀刻停止层ESL2的厚度可以大于第一蚀刻停止层ESL1和第三蚀刻停止层ESL3中的每个的厚度。例如，第一蚀刻停止层ESL1和第三蚀刻停止层ESL3中的每个的厚度可以在2nm至5nm的范围内。第二蚀刻停止层ESL2的厚度可以在3nm至10nm的范围内。
第二上互连线UIL2的条形通路BVI可以包括第一接触部分CTP1、第二接触部分CTP2以及在第一接触部分CTP1和第二接触部分CTP2之间的连接部分CNP。第一接触部分CTP1可以被提供为穿透第一至第三蚀刻停止层ESL1至ESL3并与第一下互连线LIL1的顶表面接触。第二接触部分CTP2可以被提供以穿透第一至第三蚀刻停止层ESL1至ESL3并与第二下互连线LIL2的顶表面接触。连接部分CNP可以将第一接触部分CTP1和第二接触部分CTP2彼此连接。
在一示例实施方式中，蚀刻停止层ESL可以是三重蚀刻停止层，其由三个蚀刻停止层(例如第一蚀刻停止层ESL1、第二蚀刻停止层ESL2和第三蚀刻停止层ESL3)组成。根据本示例实施方式的三重蚀刻停止层ESL可以实现非常高的蚀刻选择性。因此，第二上互连线UIL2的第一接触部分CTP1和第二接触部分CTP2可以与第一下互连线LIL1和第二下互连线LIL2稳定接触，而没有任何工艺故障。
电介质层DOD可以插置在第一接触部分CTP1和第二接触部分CTP2之间。随着电介质层DOD从第一接触部分CTP1行进到第二接触部分CTP2，其厚度TI1可以增加直到它达到最大值然后可以减小。也就是，电介质层DOD可以具有圆顶形状。连接部分CNP的底表面BOS2可以与电介质层DOD的顶表面TOS直接接触。
第一接触部分CTP1和第二接触部分CTP2中的每个的底表面BOS1可以定位在第一水平LV1。第三层间绝缘层130的顶表面也可以定位在第一水平LV1。连接部分CNP的底表面BOS2可以定位在第二水平LV2。第二水平LV2可以高于第一水平LV1。电介质层DOD的顶表面也可以定位在第二水平LV2。
蚀刻停止层ESL的顶表面(例如第三蚀刻停止层ESL3的顶表面)可以位于第三水平LV3。第二水平LV2可以是第一水平LV1和第三水平LV3之间的水平。线部分LIN的底表面BOS3可以位于第四水平LV4。第四水平LV4可以高于第三水平LV3。
返回参照图2C，第一上互连线UIL1可以通过多个上通路VVI而不是通过条形通路BVI连接到第一下互连线LIL1和第五下互连线LIL5。上通路VVI可以通过线部分LIN彼此连接。如上所述，将上通路VVI彼此连接的线部分LIN的底表面BOS3可以位于第四水平LV4处。也就是，将上通路VVI彼此连接的线部分LIN的底表面BOS3可以位于比将第一接触部分CTP1和第二接触部分CTP2彼此连接的连接部分CNP的底表面BOS2高的水平处。
在使用图2C的上通路VVI代替图3的条形通路BVI的情况下，可能难以分别在以非常小的节距(例如第二节距P2)设置的第一下互连线LIL1和第二下互连线LIL2上形成上通路VVI。这是因为在设计规则和精细图案化工艺中存在限制。同时，根据本示例实施方式的条形通路BVI可以被形成为具有条形形状，并且这使得可以同时连接以非常小的节距彼此间隔开的互连线中的相邻互连线。结果，可以增加通过BEOL工艺构建布线结构的自由度。
图4是沿图1的线D-D'截取的剖视图，以示出根据比较例的半导体器件。
参照图4，可以从根据比较例的半导体器件省略前述示例实施方式中的电介质层DOD。在这种情况下，第二上互连线UIL2还可以包括从条形通路BVI向下延伸的突出部分PRT。例如，在第一下互连线LIL1和第二下互连线LIL2之间的第三层间绝缘层130在条形通路BVI的形成期间被过蚀刻时可以形成突出部分PRT。
在根据比较例的半导体器件中，第一下互连线LIL1和第二下互连线LIL2的上部中的至少一个可被其间的突出部分PRT损坏。此外，第三层间绝缘层130的上部可以被凹入，并且在这种情况下，半导体器件的电特性可劣化。另外，虽然未示出，但突出部分PRT可具有导致工艺故障的不规则轮廓(例如突出部分PRT的第二阻挡金属图案BAP2可不被连接到条形通路BVI的第二阻挡金属图案BAP2)。
相反，根据本发明构思的一示例实施方式，第三层间绝缘层130上的电介质层DOD可以减轻或防止图4的突出部分PRT被形成。因此，可以减轻或防止由突出部分PRT引起的上述工艺故障，从而改善半导体器件的可靠性和电特性。
图5、图7、图9和图11是示出根据本发明构思的一示例实施方式的制造半导体器件的方法的平面图。图6、图8A、图10A和图12A分别是沿图5、图7、图9和图11的线A-A'截取的剖视图。图8B、图10B和图12B分别是沿图7、图9和图11的线B-B'截取的剖视图。图10C和图12C分别是沿图9和图11的线C-C'截取的剖视图。图10D和12D分别是沿图9和图11的线D-D'截取的剖视图。
参照图5和图6，可以提供包括第一有源区PR和第二有源区NR的基板100。第一有源区PR和第二有源区NR可以在基板100上限定逻辑单元LC。
第一有源图案AP1和第二有源图案AP2可以通过图案化基板100来形成。第一有源图案AP1可以形成在第一有源区PR上，第二有源图案AP2可以形成在第二有源区上NR。第一沟槽TR1可以形成在第一有源图案AP1之间和第二有源图案AP2之间。第二沟槽TR2可以通过图案化基板100的在第一有源区PR和第二有源区NR之间的部分来形成。第二沟槽TR2可以形成为具有比第一沟槽TR1的深度大的深度。
器件隔离层ST可以形成在基板100上以填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以由绝缘材料(例如硅氧化物)形成或包括绝缘材料(例如硅氧化物)。器件隔离层ST可以被凹入以暴露第一有源图案AP1和第二有源图案AP2的上部。例如，第一有源图案AP1和第二有源图案AP2的上部可以垂直突出在器件隔离层ST之上。
参照图7、图8A和图8B，牺牲图案PP可以被形成为与第一有源图案AP1和第二有源图案AP2交叉。牺牲图案PP可以被形成为具有在第一方向D1上延伸的线形或条形。如图1所示，牺牲图案PP可以被形成为在第二方向D2上以第一节距P1彼此间隔开。
例如，牺牲图案PP的形成可以包括在基板100上形成牺牲层、在牺牲层上形成硬掩模图案MA以及使用硬掩模图案MA作为蚀刻掩模来图案化牺牲层。牺牲层可以由多晶硅形成或包括多晶硅。
一对栅极间隔物GS可以形成在每个牺牲图案PP的两个侧表面上。栅极间隔物GS的形成可以包括在基板100上共形地形成栅极间隔物层并且各向异性地蚀刻栅极间隔物层。在一示例实施方式中，栅极间隔物层可以由SiCN、SiCON或SiN中的至少一种形成或包括SiCN、SiCON或SiN中的至少一种。在某些示例实施方式中，栅极间隔物层可以是包括SiCN、SiCON或SiN层中的至少两个的多层结构。
参照图9和图10A至图10D，第一源极/漏极图案SD1可以形成在第一有源图案AP1的上部中。一对第一源极/漏极图案SD1可以形成在每个牺牲图案PP的两侧。
例如，第一凹陷RSR1可以通过使用硬掩模图案MA和栅极间隔物GS作为蚀刻掩模蚀刻第一有源图案AP1的上部来形成。在第一有源图案AP1的上部的蚀刻期间，第一有源图案AP1之间的器件隔离层ST可以凹入(例如，见图10C)。
第一源极/漏极图案SD1可以通过使用第一有源图案AP1的第一凹陷RSR1的内侧表面作为籽晶层执行选择性外延生长工艺来形成。作为形成第一源极/漏极图案SD1的结果，第一沟道图案CH1可以限定在每对第一源极/漏极图案SD1之间。在一示例实施方式中，选择性外延生长工艺可以包括化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。第一源极/漏极图案SD1可以包括半导体元素(例如SiGe)，其晶格常数大于基板100中的半导体元素的晶格常数。每个第一源极/漏极图案SD1可以是包括多个半导体层的多层结构。
在一示例实施方式中，第一源极/漏极图案SD1可以在选择性外延生长工艺期间被原位掺杂。在某些示例实施方式中，在形成第一源极/漏极图案SD1之后，杂质可以被注入到第一源极/漏极图案SD1中。第一源极/漏极图案SD1可以被掺杂以具有第一导电类型(例如p型)。
第二源极/漏极图案SD2可以形成在第二有源图案AP2上。一对第二源极/漏极图案SD2可以形成在每个牺牲图案PP的两侧。
例如，第二凹陷RSR2可以通过使用硬掩模图案MA和栅极间隔物GS作为蚀刻掩模蚀刻第二有源图案AP2的上部来形成。第二源极/漏极图案SD2可以通过使用第二有源图案AP2的第二凹陷RSR2的内侧表面作为籽晶层执行选择性外延生长工艺来形成。作为形成第二源极/漏极图案SD2的结果，第二沟道图案CH2可以限定在每对第二源极/漏极图案SD2之间。在一示例实施方式中，第二源极/漏极图案SD2可以包括与基板100相同的半导体元素(例如Si)。第二源极/漏极图案SD2可以被掺杂以具有第二导电类型(例如n型)。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以通过不同的工艺顺序形成。也就是，第一源极/漏极图案SD1和第二源极/漏极图案SD2可以不同时形成。
参照图11和图12A至图12D，第一层间绝缘层110可以形成为覆盖第一源极/漏极图案SD1和第二源极/漏极图案SD2、硬掩模图案MA和栅极间隔物GS。在一示例实施方式中，第一层间绝缘层110可以由硅氧化物形成或包括硅氧化物。
第一层间绝缘层110可以被平坦化以暴露牺牲图案PP的顶表面。第一层间绝缘层110的平坦化可以使用回蚀或化学机械抛光(CMP)工艺来执行。在一示例实施方式中，平坦化工艺可以被执行以完全去除硬掩模图案MA。因此，第一层间绝缘层110可以具有与牺牲图案PP的顶表面和栅极间隔物GS的顶表面共面的顶表面。
牺牲图案PP可以分别由栅电极GE替换。例如，暴露的牺牲图案PP可以被选择性地去除。作为去除牺牲图案PP的结果，可以形成空的空间。栅极绝缘层GI、栅电极GE和栅极盖图案GP可以形成在每个空的空间中。栅电极GE可以包括第一金属图案和在第一金属图案上的第二金属图案。第一金属图案可以由能够调节晶体管的阈值电压的功函数金属形成，第二金属图案可以由其电阻低的金属性材料形成。
第二层间绝缘层120可以形成在第一层间绝缘层110上。第二层间绝缘层120可以由硅氧化物形成或包括硅氧化物。有源接触AC可以被形成为穿透第二层间绝缘层120和第一层间绝缘层110并且电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。栅极接触GC可以被形成为穿透第二层间绝缘层120和栅极盖图案GP并电连接到栅电极GE。
一对隔离结构DB可以沿着逻辑单元LC的两侧形成，该两侧在第二方向D2上彼此相反。隔离结构DB可以与形成在逻辑单元LC两侧的栅电极GE重叠。例如，隔离结构DB的形成可以包括形成孔，然后用绝缘层填充该孔，该孔穿过第一层间绝缘层110和第二层间绝缘层120以及栅电极GE延伸到第一有源图案AP1和第二有源图案AP2中。
返回参照图1和图2A至图2D，第三层间绝缘层130可以形成在第二层间绝缘层120上。第一金属层M1可以形成在第三层间绝缘层130中。第一金属层M1的形成可以包括形成第一电源线PIL1和第二电源线PIL2、第一至第五下互连线LIL1至LIL5以及下通路VI。
蚀刻停止层ESL可以形成在第一金属层M1上。第四层间绝缘层140可以形成在蚀刻停止层ESL上。第二金属层M2可以形成在第四层间绝缘层140中。第二金属层M2的形成可以包括形成第一至第四上互连线UIL1至UIL4。在一示例实施方式中，第一至第四上互连线UIL1至UIL4可以通过双镶嵌工艺形成。
根据本发明构思的一示例实施方式，用于形成第一金属层M1的互连线PIL1、PIL2和LIL1至LIL5或第二金属层M2的互连线UIL1至UIL4的工艺可以包括使用极紫外(EUV)光执行的光刻工艺。在本说明书中，EUV光可以具有在4nm至124nm特别是4nm至20nm的范围内的波长，并且可以是例如13.5nm波长的紫外光。EUV光可以具有6.21eV至124eV特别是90eV至95eV的能量。
使用EUV光的光刻工艺可以包括执行将EUV光照射到光致抗蚀剂层上的曝光工艺以及执行显影工艺。例如，光致抗蚀剂层可以是包含有机聚合物(例如聚羟基苯乙烯)的有机光致抗蚀剂层。有机光致抗蚀剂层还可以包括可与EUV光反应的光敏化合物。有机光致抗蚀剂层还可以包含具有高EUV吸收率的材料(例如有机金属性材料、含碘材料或含氟材料)。作为另一示例，光致抗蚀剂层可以是包含无机材料(例如锡氧化物)的无机光致抗蚀剂层。
光致抗蚀剂层可以形成为具有相对小的厚度。光致抗蚀剂图案可以通过对暴露于EUV光的光致抗蚀剂层进行显影来形成。当在平面图中观察时，光致抗蚀剂图案可以形成为具有在特定方向上延伸的线形、岛形、Z字形、蜂窝形或圆形，但是本发明构思不限于这些示例。
掩模图案可以通过使用光致抗蚀剂图案作为蚀刻掩模图案化设置在光致抗蚀剂图案下方的至少一个掩模层来形成。此后，通过使用掩模图案作为蚀刻掩模图案化作为目标层的层间绝缘层130或140，可以在晶片上形成将由期望图案(例如互连线)填充的沟槽。
在本发明构思的一比较例中，需要使用两个或更多个光掩模的多图案化技术(MPT)以在晶片上形成精细节距图案。相反，在执行根据本发明构思的一示例实施方式的EUV光刻工艺的情况下，可以仅使用一个光掩模将互连线形成为具有精细节距。
例如，返回参照图2D，通过根据本示例实施方式的EUV光刻工艺实现的第一下互连线LIL1和第二下互连线LIL2之间的第二节距P2可以小于或等于45nm。也就是，可以执行EUV光刻工艺以精确且精细地形成互连线，而无需多重图案化技术。
图13至图17是放大剖视图，其示出了图2D的部分M以说明根据本发明构思的一示例实施方式的形成上互连线的方法。在下文中，形成第二上互连线UIL2的方法将参照图13至图17被更详细地描述。
参照图13，第一下互连线LIL1和第二下互连线LIL2可以形成在第三层间绝缘层130的上部中。第一下互连线LIL1和第二下互连线LIL2可以彼此相邻。在一示例实施方式中，第一下互连线LIL1和第二下互连线LIL2可以通过单镶嵌工艺形成。第一下互连线LIL1和第二下互连线LIL2中的每个可以通过顺序形成第一阻挡金属图案BAP1和第一金属图案MEP1来形成。
气隙AG可以形成在第一下互连线LIL1和第二下互连线LIL2之间的第三层间绝缘层130中。例如，气隙AG的形成可以包括在初始层间绝缘层中形成第一下互连线LIL1和第二下互连线LIL2、去除初始层间绝缘层、在暴露的第一下互连线LIL1和第二下互连线LIL2上形成第三层间绝缘层130以及平坦化第三层间绝缘层130以暴露第一下互连线LIL1和第二下互连线LIL2的顶表面。当形成第三层间绝缘层130时，气隙AG可以形成在第一下互连线LIL1和第二下互连线LIL2之间。
参照图14，电介质层DOD可以选择性地形成在第三层间绝缘层130的顶表面上。电介质层DOD可以不形成在第一下互连线LIL1和第二下互连线LIL2的顶表面上。
例如，电介质层DOD的形成可以包括在第一下互连线LIL1和第二下互连线LIL2的顶表面上选择性地提供抑制剂并且在第三层间绝缘层130上沉积电介质层DOD。抑制剂可以减轻或防止电介质层DOD的前体附着在第一下互连线LIL1和第二下互连线LIL2的顶表面上。
电介质层DOD可以包含元素X和Y。这里，元素X是选自由Si、Ge、Al、Zr、Y、Hf和Mo组成的组的元素，并且元素Y可以是O或N。电介质层DOD还可以包含碳(C)。
参照图15，第一蚀刻停止层ESL1可以形成在电介质层DOD以及第一下互连线LIL1和第二下互连线LIL2上。第一蚀刻停止层ESL1可以覆盖电介质层DOD的顶表面以及第一下互连线LIL1和第二下互连线LIL2的顶表面。第一蚀刻停止层ESL1可以被形成为2nm至5nm的厚度。第一蚀刻停止层ESL1可以由具有高介电常数和低密度的材料形成。第一蚀刻停止层ESL1可以是金属氧化物层，其包含选自由Al、Zr、Y、Hf和Mo组成的组的至少一种金属性元素。第一蚀刻停止层ESL1可以相对于电介质层DOD具有蚀刻选择性。
第二蚀刻停止层ESL2可以形成在第一蚀刻停止层ESL1上。第二蚀刻停止层ESL2可以被形成为3nm至10nm的厚度。第二蚀刻停止层ESL2的厚度可以大于第一蚀刻停止层ESL1的厚度。第二蚀刻停止层ESL2可以由具有低介电常数和高密度的材料形成。第二蚀刻停止层ESL2可以包含元素X和Y以及碳(C)。此处，元素X是选自由Si、Ge、Al、Zr、Y、Hf和Mo组成的组的元素，元素Y可以是O或N。
第三蚀刻停止层ESL3可以形成在第二蚀刻停止层ESL2上。第二蚀刻停止层ESL2可以被形成为2nm至5nm的厚度。第二蚀刻停止层ESL2的厚度可以大于第一蚀刻停止层ESL1的厚度。第三蚀刻停止层ESL3可以是包含选自由Al、Zr、Y、Hf和Mo组成的组的至少一种金属性元素的金属氧化物层。例如，第三蚀刻停止层ESL3可以由与第一蚀刻停止层ESL1相同的材料形成或包括与第一蚀刻停止层ESL1相同的材料。
参照图16，第四层间绝缘层140可以形成在第三蚀刻停止层ESL3上。例如，第四层间绝缘层140可以包括包含硅(Si)和氧(O)的硅氧化物层。第四层间绝缘层140还可以包含碳(C)和氢(H)。
参照图17，上互连孔UIH可以通过图案化第四层间绝缘层140的上部来形成。蚀刻停止层ESL可以被图案化以形成分别暴露第一下互连线LIL1和第二下互连线LIL2的顶表面的第一接触孔CTH1和第二接触孔CTH2。
同时，因为电介质层DOD相对于蚀刻停止层ESL具有蚀刻选择性，所以在蚀刻停止层ESL的图案化期间它可以不被去除并且可以留在第一下互连线LIL1和第二下互连线LIL2之间。因此，第一接触孔CTH1和第二接触孔CTH2可以彼此间隔开，并且电介质层DOD插置其间。第一下互连线LIL1和第二下互连线LIL2之间的电介质层DOD的顶表面TOS可以通过上互连孔UIH暴露。
根据本发明构思的一示例实施方式，三重蚀刻停止层可以在用于形成第一接触孔CTHl和第二接触孔CTH2的蚀刻工艺期间实现高蚀刻选择性，因此，第一接触孔CTHl和第二接触孔CTH2可以被形成以稳定地暴露第一下互连线LIL1和第二下互连线LIL2的顶表面。另外，由于三重蚀刻停止层的高蚀刻选择性，电介质层DOD可以不通过蚀刻工艺去除，因此，它可以用于保护第一下互连线LIL1和第二下互连线LIL2之间的第三层间绝缘层130。因此，当形成第一接触孔CTH1和第二接触孔CTH2时，可以减轻或防止第三层间绝缘层130被过蚀刻从而防止发生工艺故障(例如气隙AG的暴露)。
返回参照图3，第二上互连线UIL2可以通过用导电材料填充上互连孔UIH来形成。例如，第二上互连线UIL2的形成可以包括在上互连孔UIH中形成阻挡层(例如第二阻挡金属图案BAP2)以及在阻挡层上形成金属层(例如第二金属图案MEP2)。
第二上互连线UIL2可以包括填充第一接触孔CTHl和第二接触孔CTH2两者的条形通路BVI。条形通路BVI可以包括连接部分CNP，其提供在第一下互连线LIL1和第二下互连线LIL2之间的电介质层DOD上。
图18至图20是剖视图，每个剖视图沿图1的线D-D'截取以说明根据本发明构思的另一示例实施方式的半导体器件。为了简明的描述，先前参照图1、图2A至图2D和图3描述的元件可以由相同的附图标记标识而不重复其重叠描述。
参照图18，第一金属层M1中的互连线PIL1、PIL2和LIL1至LIL5可以通过减成工艺而不是通过镶嵌工艺形成。例如，第三下互连线LIL3可以包括第一阻挡金属图案BAP1和第一金属图案MEP1。第一阻挡金属图案BAP1可以仅提供为第三下互连线LIL3的底部。第一金属图案MEP1可以提供在第一阻挡金属图案BAP1的顶表面上。第一阻挡金属图案BAP1可以仅覆盖第一金属图案MEP1的底表面并且可以不覆盖第一金属图案MEP1的侧表面。
第三下互连线LIL3的侧表面SW3可以具有负斜率。也就是，第三下互连线LIL3的线宽可以随着它在第三方向D3上上升而逐渐减小。气隙AG可以提供在第一下互连线LIL1和第二下互连线LIL2之间的第三层间绝缘层130中。
第一金属层M1中的互连线PIL1、PIL2和LIL1至LIL5可以通过沉积和图案化金属层来形成。因此，第一金属图案MEP1可以由可通过蚀刻工艺被图案化的金属性材料形成或包括可通过蚀刻工艺被图案化的金属性材料。例如，第一金属图案MEP1可以由钌(Ru)和/或钼(Mo)形成或包括钌(Ru)和/或钼(Mo)。
第二金属层M2中的互连线UIL1至UIL4可以通过单镶嵌工艺形成。例如，第二上互连线UIL2可以包括线部分LIN和其下方的条形通路BVI。线部分LIN和条形通路BVI中的每个可以包括金属图案和围绕金属图案的阻挡金属图案。例如，第二阻挡金属图案BAP2可以被提供为线部分LIN和条形通路BVI之间的界面层。
第四上互连线UIL4的侧表面SW4可以具有正斜率。也就是，第四上互连线UIL4的侧表面SW4的斜率可以具有与第三下互连线LIL3的侧表面SW3的斜率相反的符号。这是因为第一金属层M1中的互连线PIL1、PIL2和LIL1至LIL5通过减成工艺形成，而第二金属层M2中的互连线UIL1至UIL4通过镶嵌工艺形成。
参照图19，第二金属层M2中的通路BVI和VVI可以通过单镶嵌工艺形成，并且第二金属层M2中的线部分LIN可以通过减成工艺形成。也就是，第二金属层M2中的互连线UIL1至UIL4可以通过半镶嵌工艺形成。第四上互连线UIL4的线部分LIN的侧表面SW4可以具有负斜率。换言之，第四上互连线UIL4的侧表面SW4的斜率可以与第三下互连线LIL3的侧表面SW3的斜率具有相同的符号。
参照图20，第二上互连线UIL2的条形通路BVI可以连接到第一至第三下互连线LIL1到LIL3的全部。例如，第二上互连线UIL2的条形通路BVI可以包括第一接触部分CTP1、第二接触部分CTP2、第三接触部分CTP3。第一至第三接触部分CTP1至CTP3可以分别连接到第一至第三下互连线LIL1至LIL3。
条形通路BVI还可以包括在第一接触部分CTP1和第二接触部分CTP2之间的第一连接部分CNP1以及在第二接触部分CTP2和第三接触部分CTP3之间的第二连接部分CNP2。第一电介质层DOD1可以插置在第一接触部分CTP1和第二接触部分CTP2之间。第二电介质层DOD2可以插置在第二接触部分CTP2和第三接触部分CTP3之间。第一连接部分CNP1的底表面BOS2可以与第一电介质层DOD1的顶表面直接接触，并且第二连接部分CNP2的底表面BOS4可以与第二电介质层DOD2的顶表面直接接触。
第一至第三下互连线LIL1至LIL3可以在第一方向Dl上以至少两个不同的节距排列。例如，第一下互连线LIL1和第二下互连线LIL2之间的节距可以是第二节距P2，并且第二下互连线LIL2和第三下互连线LIL3之间的节距可以是第三节距P3。第三节距P3可以大于第二节距P2。
因为第三节距P3大于第二节距P2，所以第二电介质层DOD2的宽度可以大于第一电介质层DOD1的宽度。因为第三节距P3大于第二节距P2，所以第二连接部分CNP2的宽度可以大于第一连接部分CNP1的宽度。
在一示例实施方式中，第一连接部分CNP1的底表面BOS2的水平可以不同于第二连接部分CNP2的底表面BOS4的水平。例如，第一连接部分CNP1的底表面BOS2的水平可以高于第二连接部分CNP2的底表面BOS4的水平。也就是，第一电介质层DOD1的最高表面可以高于第二电介质层DOD2的最高表面。这是因为第二节距P2和第三节距P3彼此不同。
图21是剖视图，其沿图1的线A-A'截取以说明根据本发明构思的另一示例实施方式的半导体器件。为了简明的描述，先前参照图1、图2A至图2D和图3描述的元件可以由相同的附图标记标识而不重复其重叠描述。
参照图21，下电介质层LDOD和下蚀刻停止层LESL可以插置在第二层间绝缘层120和第三层间绝缘层130之间。下电介质层LDOD可以与第二层间绝缘层120的顶表面直接接触。下电介质层LDOD可以选择性地仅设置在第二层间绝缘层120的顶表面上，而不设置在有源接触AC上。下蚀刻停止层LESL可以直接覆盖电介质层DOD。
下条形通路LBVI可以提供在第二下互连线LIL2和有源接触AC之间。下条形通路LBVI可以包括第一接触部分CTP1、第二接触部分CTP2以及在第一接触部分CTP1和第二接触部分CTP2之间的连接部分CNP。
第一接触部分CTP1和第二接触部分CTP2可以被提供为穿透下蚀刻停止层LESL并且可以分别联接到相邻对有源接触AC。连接部分CNP可以提供在所述对有源接触AC之间的下电介质层LDOD上。
也就是，根据本示例实施方式的条形通路不仅可以提供在第一金属层M1和第二金属层M2之间，而且可以提供在第二层间绝缘层120(其中提供有源接触AC和栅极接触GC)和第一金属层M1之间。
图22A至图22D是剖视图，其分别沿图1的线A-A'、B-B'、C-C'和D-D'截取以说明根据本发明构思的一示例实施方式的半导体器件。为了简明的描述，先前参照图1和图2A至图2D描述的元件可以由相同的附图标记标识而不重复其重叠描述。
参照图1和图22A至图22D，可以提供包括第一有源区PR和第二有源区NR的基板100。器件隔离层ST可以提供在基板100上。器件隔离层ST可以在基板100的上部限定第一有源图案AP1和第二有源图案AP2。可以分别在第一有源区PR和第二有源区NR上限定第一有源图案AP1和第二有源图案AP2。
第一有源图案APl可以包括垂直堆叠在基板100上的第一沟道图案CHl。堆叠的第一沟道图案CHl可以在第三方向D3上彼此间隔开。当在平面图中观察时，堆叠的第一沟道图案CH1可以彼此重叠。第二有源图案AP2可以包括垂直堆叠在基板100上的第二沟道图案CH2。堆叠的第二沟道图案CH2可以在第三方向D3上彼此间隔开。当在平面图中观察时，堆叠的第二沟道图案CH2可以彼此重叠。第一沟道图案CH1和第二沟道图案CH2可以由硅(Si)、锗(Ge)或硅锗(SiGe)中的至少一种形成或包括硅(Si)、锗(Ge)或硅锗(SiGe)中的至少一种。
第一有源图案AP1还可以包括第一源极/漏极图案SD1。堆叠的第一沟道图案CH1可以插置在每对相邻的第一源极/漏极图案SD1之间。堆叠的第一沟道图案CH1可以将每对相邻的第一源极/漏极图案SD1彼此连接。
第二有源图案AP2还可以包括第二源极/漏极图案SD2。堆叠的第二沟道图案CH2可以插置在每对相邻的第二源极/漏极图案SD2之间。堆叠的第二沟道图案CH2可以将每对相邻的第二源极/漏极图案SD2彼此连接。
栅电极GE可以被提供为在第一方向Dl上延伸并且与第一沟道图案CHl和第二沟道图案CH2交叉。当在平面图中观察时，栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2重叠。一对栅极间隔物GS可以设置在栅电极GE的两个侧表面上。栅极盖图案GP可以提供在栅电极GE上。
栅电极GE可以被提供以围绕第一沟道图案CHl和第二沟道图案CH2中的每个(例如，见图22D)。栅电极GE可以提供在第一沟道图案CH1的第一顶表面TS1、至少一个第一侧表面SW1及第一底表面BS1上。栅电极GE可以提供在第二沟道图案CH2的第二顶表面TS2、至少一个第二侧表面SW2和第二底表面BS2上。也就是，栅电极GE可以围绕第一沟道图案CH1和第二沟道图案CH2中的每个的顶表面、底表面和两个侧表面。根据本示例实施方式的晶体管可以是三维场效应晶体管(例如，多桥沟道场效应晶体管(MBCFET))，其中栅电极GE被设置为三维地围绕沟道图案CH1和CH2。
栅极绝缘层GI可以提供在第一沟道图案CHl和第二沟道图案CH2中的每个与栅电极GE之间。栅极绝缘层GI可以围绕第一沟道图案CH1和第二沟道图案CH2中的每个。
在第二有源区NR上，绝缘图案IP可以插置在栅极绝缘层GI和第二源极/漏极图案SD2之间。栅电极GE可以通过栅极绝缘层GI和绝缘图案IP与第二源极/漏极图案SD2间隔开。相反，在第一有源区PR上，可以省略绝缘图案IP。
第一层间绝缘层110和第二层间绝缘层120可以被提供以覆盖基板100。有源接触AC可以被提供以穿透第一层间绝缘层110和第二层间绝缘层120并且可以分别连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。栅极接触GC可以被提供以穿透第二层间绝缘层120和栅极盖图案GP并且可以连接到栅电极GE。
第三层间绝缘层130可以提供在第二层间绝缘层120上。第四层间绝缘层140可以提供在第三层间绝缘层130上。第一金属层M1可以提供在第三层间绝缘层中层130。第二金属层M2可以提供在第四层间绝缘层140中。第一金属层M1和第二金属层M2可以与参照图1和图2A至图2D描述的先前示例实施方式中的那些基本相同。
根据本发明构思的一示例实施方式，半导体器件可以包括下互连线和具有成条形的通路(在下文中，条形通路)的上互连线，下互连线以非常小的节距彼此相邻，通过条形通路共同连接到上互连线。结果，可以增加通过BEOL工艺构建布线结构的自由度。
此外，根据本发明构思的一示例实施方式，可以减轻或防止突出部分从条形通路向下延伸到下互连线之间的区域。因此，可以减轻或防止在下互连线之间发生工艺故障并且改善半导体器件的可靠性和电特性。
虽然已经具体地示出和描述了本发明构思的一些示例实施方式，但是本领域的普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以进行在形式和细节上的改变。
本申请要求享有2020年12月17日在韩国知识产权局提交的韩国专利申请第10-2020-0177705号的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种半导体器件，包括：
在基板上的晶体管；
在所述晶体管上的第一层间绝缘层；
在所述第一层间绝缘层的上部中的第一下互连线和第二下互连线；
电介质层，选择性地在除了所述第一下互连线和所述第二下互连线的顶表面之外的所述第一层间绝缘层的顶表面上；
在所述第一下互连线和所述第二下互连线以及所述电介质层上的蚀刻停止层；
在所述蚀刻停止层上的第二层间绝缘层；以及
在所述第二层间绝缘层中的上互连线，
其中所述上互连线包括，
线部分，以及
条形通路，从所述线部分延伸到所述第一下互连线和所述第二下互连线以穿透所述蚀刻停止层，所述条形通路包括，
第一接触部分和第二接触部分，分别连接到所述第一下互连线和所述第二下互连线，以及
在所述第一接触部分和所述第二接触部分之间的第一连接部分，由于所述电介质层，所述第一连接部分的底表面高于所述第一层间绝缘层的所述顶表面且低于所述蚀刻停止层的顶表面。
2.如权利要求1所述的半导体器件，其中所述第一连接部分的所述底表面与所述第一接触部分和所述第二接触部分之间的所述电介质层的顶表面接触。
3.如权利要求2所述的半导体器件，其中所述第一接触部分与所述第二接触部分之间的所述电介质层的厚度沿着从所述第一接触部分到所述第二接触部分的方向增加直到所述厚度达到最大值然后减小。
4.如权利要求1所述的半导体器件，其中
所述第一下互连线和所述第二下互连线在第一方向上以第一节距布置，以及
所述条形通路在所述第一方向上的宽度大于所述第一节距。
5.如权利要求1所述的半导体器件，其中所述线部分的底表面高于所述蚀刻停止层的所述顶表面。
6.如权利要求1所述的半导体器件，其中所述蚀刻停止层包括相对于所述电介质层具有蚀刻选择性的材料。
7.如权利要求6所述的半导体器件，其中
所述蚀刻停止层包括顺序堆叠的第一蚀刻停止层、第二蚀刻停止层和第三蚀刻停止层，
所述第二蚀刻停止层的厚度大于所述第一蚀刻停止层的厚度，以及
所述第二蚀刻停止层的所述厚度大于所述第三蚀刻停止层的厚度。
8.如权利要求1所述的半导体器件，还包括：
在所述第一层间绝缘层的所述上部中的第三下互连线，
其中所述条形通路还包括，
连接到所述第三下互连线的第三接触部分，以及
在所述第二接触部分和所述第三接触部分之间的第二连接部分，以及
所述第一连接部分的所述底表面的水平与所述第二连接部分的底表面的水平不同。
9.如权利要求8所述的半导体器件，其中
所述电介质层包括在所述第一连接部分下方的第一电介质层和在所述第二连接部分下方的第二电介质层，以及
所述第一电介质层的所述最上表面的水平与所述第二电介质层的所述最上表面的水平不同。
10.如权利要求8所述的半导体器件，其中所述第一下互连线和所述第二下互连线之间的节距不同于所述第二下互连线和所述第三下互连线之间的节距。
11.一种半导体器件，包括：
在基板上的晶体管；
在所述晶体管上的第一层间绝缘层；
在所述第一层间绝缘层的上部中的第一下互连线和第二下互连线；
电介质层，选择性地在除了所述第一下互连线和所述第二下互连线的顶表面之外的所述第一层间绝缘层的顶表面上；
在所述第一下互连线和所述第二下互连线以及所述电介质层上的蚀刻停止层；
在所述蚀刻停止层上的第二层间绝缘层；以及
在所述第二层间绝缘层中的第一上互连线，
其中所述第一上互连线包括，
第一线部分；以及
条形通路，从所述第一线部分延伸到所述第一下互连线和所述第二下互连线以穿透所述蚀刻停止层，所述条形通路包括，
第一接触部分和第二接触部分，分别连接到所述第一下互连线和所述第二下互连线，以及
在所述第一接触部分和所述第二接触部分之间的第一连接部分，
所述第一接触部分和所述第二接触部分之间的所述电介质层的顶表面由所述第一连接部分覆盖，以及
所述第一接触部分和所述第二接触部分之间的所述电介质层的厚度沿着从所述第一接触部分到所述第二接触部分的方向增加直到所述厚度达到最大值然后减小。
12.如权利要求11所述的半导体器件，其中所述第一线部分下方的所述电介质层的所述顶表面由所述蚀刻停止层覆盖。
13.如权利要求11所述的半导体器件，还包括：
在所述第一层间绝缘层的所述上部中的第三下互连线和第四下互连线；以及
在所述第二层间绝缘层中的第二上互连线，
其中所述第二上互连线包括，
分别连接到所述第三下互连线和所述第四下互连线的第一上通路和第二上通路，以及
在所述第一上通路和所述第二上通路之间的第二线部分，以及所述第二线部分的底表面高于所述第一连接部分的底表面。
14.如权利要求11所述的半导体器件，还包括：
在所述第一层间绝缘层的所述上部中的第三下互连线，
其中所述条形通路包括，
连接到所述第三下互连线的第三接触部分，以及
在所述第二接触部分和所述第三接触部分之间的第二连接部分，以及
所述第一连接部分的底表面的水平与所述第二连接部分的底表面的水平不同。
15.如权利要求14所述的半导体器件，其中所述第一下互连线和所述第二下互连线之间的节距不同于所述第二下互连线和所述第三下互连线之间的节距。
16.一种半导体器件，包括：
包括有源区的基板；
在所述有源区上限定有源图案的器件隔离层，所述器件隔离层覆盖每个所述有源图案的下侧表面，每个所述有源图案的上部突出在所述器件隔离层之上，
在每个所述有源图案的所述上部处的一对源极/漏极图案；
在所述一对源极/漏极图案之间的沟道图案；
在第一方向上延伸以与所述沟道图案交叉的栅电极；
栅极间隔物，在所述栅电极的相反侧表面上并沿所述栅电极在所述第一方向上延伸；
栅极绝缘层，在所述栅电极和所述沟道图案之间以及所述栅电极和所述栅极间隔物之间；
栅极盖图案，在所述栅电极的顶表面上并且沿所述栅电极并在所述第一方向上延伸；
在所述栅极盖图案上的第一层间绝缘层；
有源接触，穿透所述第一层间绝缘层并电连接到所述源极/漏极图案中的至少一个；
在所述第二层间绝缘层中的第一金属层，所述第二层间绝缘层在所述第一层间绝缘层上；
在所述第三层间绝缘层中的第二金属层，所述第三层间绝缘层在所述第二层间绝缘层上；以及
在所述第二层间绝缘层和所述第三层间绝缘层之间的电介质层和蚀刻停止层，
其中所述蚀刻停止层覆盖所述电介质层，
所述第一金属层包括第一下互连线和第二下互连线，
所述第二金属层包括电连接到所述第一下互连线和所述第二下互连线的第一上互连线，以及
所述第一上互连线包括，
第一线部分，以及
条形通路，从所述第一线部分延伸到所述第一下互连线和所述第二下互连线以穿透所述蚀刻停止层，所述条形通路包括，
第一接触部分和第二接触部分，分别连接到所述第一下互连线和所述第二下互连线，以及
在所述第一接触部分与所述第二接触部分之间的第一连接部分，由于所述电介质层，所述第一连接部分的底表面高于所述第二层间绝缘层的顶表面且低于所述蚀刻停止层的顶表面。
17.如权利要求16所述的半导体器件，其中所述第一连接部分的所述底表面与所述第一接触部分和所述第二接触部分之间的所述电介质层的顶表面接触。
18.如权利要求17所述的半导体器件，其中所述第一接触部分和所述第二接触部分之间的所述电介质层的厚度沿着从所述第一接触部分到所述第二接触部分的方向增加直到所述厚度达到最大值然后减小。
19.如权利要求16所述的半导体器件，其中
所述第一金属层还包括第三下互连线和第四下互连线，
所述第二金属层包括电连接到所述第三下互连线和所述第四下互连线的第二上互连线，
所述第二上互连线包括，
分别连接到所述第三下互连线和所述第四下互连线的第一上通路和第二上通路，以及
在所述第一上通路和所述第二上通路之间的第二线部分，以及所述第二线部分的底表面高于所述第一连接部分的所述底表面。
20.如权利要求16所述的半导体器件，其中
所述蚀刻停止层包括顺序堆叠的第一蚀刻停止层、第二蚀刻停止层和第三蚀刻停止层，
所述第一蚀刻停止层和所述第三蚀刻停止层中的每个包括金属氧化物层或金属氮化物层，所述金属氧化物层或所述金属氮化物层包含选自由Al、Zr、Y、Hf和Mo组成的组的至少一种金属性元素，以及
所述第二蚀刻停止层包含元素X和Y以及碳(C)，其中所述元素X选自由Si、Ge、Al、Zr、Y、Hf和Mo组成的组，所述元素Y为O或N。
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