CN114639679A - 一种3d存储器件的制造方法 - Google Patents

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Abstract

公开了一种3D存储器件的制造方法，包括：在衬底上形成第一叠层结构，并形成贯穿第一叠层结构的多个沟道柱，第一叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；形成贯穿第一叠层结构的多个栅线缝隙，多个沟道柱位于多个栅线缝隙之间；采用多个栅线缝隙作为蚀刻剂通道，去除第一叠层结构中的多个牺牲层，以形成与栅线缝隙连通的空腔；采用多个栅线缝隙作为沉积物通道，在空腔中填充第一粘接层；采用多个栅线缝隙作为蚀刻剂通道，对第一粘接层进行回刻；采用多个栅线缝隙作为沉积物通道，在栅线缝隙和空腔中填充金属层；以及对金属层进行蚀刻，以去除金属层位于栅线缝隙内的部分，从而将金属层分割成不同层面的多个栅极导体。

Description

一种3D存储器件的制造方法
技术领域
本公开涉及半导体技术领域，特别涉及一种3D存储器件的制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。
3D存储器件的制造过程中，先形成包括层间绝缘层和牺牲层组成的第一叠层结构，然后在所述第一叠层结构上形成栅线缝隙，并且经由栅线缝隙将第一叠层结构中的牺牲层替换成栅极层，以最终形成由栅极层和层间绝缘层交替堆叠形成的第二叠层结构，其中，栅极层和层间绝缘层之间具有粘附层，以增加栅极层的粘附力。
粘附层的质量的高低决定着栅极层的牢固性，期望进一步改进3D存储器件的结构及其制造方法，以提高粘附层的质量。
发明内容
鉴于上述问题，本公开的目的在于提供一种3D存储器件的制造方法，先形成较厚的第一粘附层，再对第一粘附层进行回刻形成粘附层，以增大粘附层的致密性。
本公开提供一种一种3D存储器件的制造方法，包括：
在衬底上形成第一叠层结构，并形成贯穿所述第一叠层结构的多个沟道柱，所述第一叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；
形成贯穿所述第一叠层结构的多个栅线缝隙，所述多个沟道柱位于所述多个栅线缝隙之间；
采用所述多个栅线缝隙作为蚀刻剂通道，去除所述第一叠层结构中的所述多个牺牲层，以形成与所述栅线缝隙连通的空腔；
采用所述多个栅线缝隙作为沉积物通道，在所述空腔中填充第一粘接层；
采用所述多个栅线缝隙作为蚀刻剂通道，对所述第一粘接层进行回刻；
采用所述多个栅线缝隙作为沉积物通道，在所述栅线缝隙和所述空腔中填充金属层；以及
对所述金属层进行蚀刻，以去除所述金属层位于栅线缝隙内的部分，从而将所述金属层分割成不同层面的所述多个栅极导体。
在一些实施例中，所述第一粘接层具有第一厚度，所述粘接层具有第二厚度，所述第一厚度大于所述第二厚度，且小于所述空腔的高度的一半。
在一些实施例中，所述第一厚度为3nm～5nm；所述第二厚度为1.5nm～2.5nm，所述空腔的高度为15nm～25nm。
在一些实施例中，采用湿法刻蚀对所述第一粘接层进行回刻。
在一些实施例中，所述第一粘接层由钛的硅化物或氮化物组成。
在一些实施例中，采用稀硫酸与双氧水的混合液对所述第一粘附层进行回刻。
在一些实施例中，对所述第一粘接层进行回刻形成所述粘接层之后，还包括对所述粘接层的表面进行清洗。
在一些实施例中，采用氢氟酸溶液对所述粘接层的表面进行清洗。
在一些实施例中，采用原子层沉积工艺在层间绝缘层的暴露表面上形成第一粘附层。
在一些实施例中，在所述空腔中填充第一粘接层之前，还包括：采用所述多个栅线缝隙作为沉积物通道，在所述空腔中填充第一阻挡层。
本公开提供的3D存储器件的制造方法，先形成较厚的第一粘附层，再对第一粘附层进行回刻，以将第一粘附层表面具有较差薄膜质量的部分去除，留下第一粘附层下层具有高质量薄膜质量的部分，以增大最终得到的粘附层的致密性。
在一些实施例中，采用湿法刻蚀对第一粘附层进行回刻，防止深孔干法刻蚀实现难度大，以及干法刻蚀过程中的等离子体轰击对第一粘附层表面造成伤害。
在一些实施例中，在湿法刻蚀完成之后，采用氢氟酸对所述半导体结构进行清洗。氢氟酸溶液能够清洗掉腐蚀液，同时能够对粘附层的表面进行修复，以改善粘附层表面的粗糙度，最终得到表面光滑的粘附层。
在一些实施例中，第一粘附层的厚度为3nm～5nm；粘附层为1.5nm～2.5nm，空腔的高度为15nm～25nm。通过合理的设置第一粘附层的厚度，以在保证粘附层能够具有较高的致密性的同时，防止空腔被第一粘附层填满。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。；
图2示出3D存储器件的透视图；
图3a至3h示出根据本公开实施例的3D存储器件制造方法的各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本公开。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
本公开可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本公开不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。
如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。
在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。
在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的外延层和阻挡介质层以及存储晶体管M1至M4的外延层和阻挡介质层。
在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本公开不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构的栅极导体120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和阻挡介质层114一起，形成选择晶体管Q1和Q2。
沟道柱110贯穿栅极导体120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。
串选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。
存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。
地选择晶体管Q2的栅极导体连接成一体。如果地选择晶体管Q2的栅极导体123由栅线缝隙分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。
图3a至3h示出根据本公开实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。
如图3a所示，该方法开始于已经形成沟道柱110的半导体结构。
具体地，在衬底101上形成叠层结构150，其中，所述叠层结构150包括交替堆叠的层间绝缘层151和牺牲层152，并且在所述叠层结构150上形成贯穿叠层结构150的沟道柱110。如下文所述，所述牺牲层152将替换成栅极导体。在该实施例中，衬底101例如是单晶硅衬底，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。
为了清楚起见，在图3a中未示出沟道柱110的内部结构。参见图1b，在沟道柱110的中间部分，沟道柱110包括依次堆叠的沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114，在沟道柱110的两端，沟道柱110包括依次堆叠的沟道层111和阻挡介质层114。
如图3b所示，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在叠层结构150中形成栅线缝隙161。
各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底101的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
在该实施例中，栅线缝隙161不仅用于将栅极导体分割成多条栅线，而且用于形成源极连接的导电通道。为此，栅线缝隙161贯穿叠层结构150到达衬底101。
在一些实施例中，经由栅线缝隙161进行离子注入，在衬底101中形成N型(使用N型掺杂剂，例如P、As)或P型(使用P型掺杂剂，例如B)的掺杂区102。掺杂区102作为共源极连接的接触区，用于降低随后形成的导电通道与衬底101之间的接触电阻。
如图3c所示，利用栅线缝隙161作为蚀刻剂通道，采用各向同性蚀刻去除叠层结构150中的牺牲层152从而形成空腔162。
各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。在叠层结构150中的层间绝缘层151和牺牲层152分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙161。叠层结构150中的牺牲层152的端部暴露于栅线缝隙161的开口中，因此，牺牲层152接触到蚀刻剂。蚀刻剂由栅线缝隙161的开口逐渐向叠层结构150的内部蚀刻牺牲层152。由于蚀刻剂的选择性，该蚀刻相对于叠层结构150中的层间绝缘层151去除牺牲层152。
在一些实施例中，在上述的湿法蚀刻步骤之后，可以采用附加的蚀刻步骤去除在层间绝缘层151上附着的蚀刻产物(例如氧化硅)，使得层间绝缘层151在空腔162中的暴露表面平整。
如图3d所示，在上述的湿法蚀刻步骤之后，采用原子层沉积(ALD)，在层间绝缘层151的暴露表面上、由栅线缝隙161暴露的衬底表面上以及叠层结构150顶部的层间绝缘层151表面上形成第一阻挡层153。
在该实施例中，第一阻挡层153的材料为高介电的金属化合物，第一阻挡层153例如包括三氧化二铝。
进一步地，如图3e所示，在形成第一阻挡层153之后，在部分第一阻挡层153的暴露表面上形成第一粘附层1541，其中，所述第一粘附层1541具有第一厚度d1。所述第一粘附层154例如由钛的硅化物或氮化物组成，本实施例中，所述第一粘附层154例如为氮化钛(TiN)。
本实施例中，采用原子层沉积(Atomic Layer deposition，ALD)工艺在部分第一阻挡层153的暴露表面上形成第一粘附层1541。在形成所述第一粘附层1541的过程中，例如采用TiCl4用作第一前驱体，NH3用作第二前驱体；然而，第一前驱体和第二前驱体不限于这些材料。例如，第一前驱体可以TiCl4、TiBr4、TiI4或TiF4，并且第二前驱体可以是NH3、N2H4、N2H2或其他合适的氨气。
通过原子层沉积(Atomic Layer deposition，ALD)工艺形成所述第一粘附层1541的过程包括：将半导体结构被放置在反应室中的加热器上，加热器用以加热并维持半导体结构温度至预设工艺温度；然后向反应室内部通入第一前驱体(例如为TiCl4)，第一前驱体第一阻挡层153的暴露表面上基团反应从而均匀地吸附在第一阻挡层153的暴露表面上，在第一阻挡层153的表面完全覆盖所述第一前驱体后，向反应室内部通入惰性气体，多余的第一前驱体以及反应产物被所述惰性气体形成的气流带出所述反应室；进一步向反应室内部通入第二前驱体(例如为NH3)，第二前驱体与所述第一阻挡层153表面的第一前驱体反应形成第一粘附层1541，待所述第一前驱体和第二前驱体反应完成之后，向反应室内部通入惰性气体，多余的第二前驱体以及反应产物被所述惰性气体形成的气流带出所述反应室。
上述过程构成一个生长循环，经过一个生长循环形成一层均匀的薄膜，依次往复循环，形成具有第一厚度d1的第一粘附层1531。原子层沉积(Atomic Layer deposition，ALD)工艺中，每个循环生长的薄膜厚度一致，可以通过对生长循环数的控制，来实现对薄膜厚度的精确控制，进而可以精确地获得厚度均匀且厚度为第一厚度的第一粘附层1541。
进一步地，如图3f所示，对所述第一粘附层1541进行回刻(etchback)，得到具有第二厚度d2的粘附层154，其中，所述第二厚度d2小于所述第一厚度d1。
通过原子层沉积(Atomic Layer deposition，ALD)工艺形成的薄膜在薄膜的表面具有较差的薄膜质量，依据上述成膜原理可知，所述薄膜的表面多个球形凸起均匀排列，使得所述薄膜表面的光滑度很低，且在所述薄膜表面的致密性交较薄膜底层的致密性较差。
本实施例中，先形成较厚的第一粘附层1541，再对所述第一粘附层1541进行回刻，通过对所述第一粘附层1541进行回刻，以将所述第一粘附层1541表面具有较差薄膜质量的部分去除，留下所述第一粘附层1541下层具有高质量薄膜质量的部分，即通过先形成较厚的第一粘附层1541，再对所述第一粘附层1541进行回刻，最终可以增大最终得到的粘附层154的致密性。
本实施例中，采用湿法刻蚀对所述第一粘附层1541进行回刻，且在湿法刻蚀完成之后，对所述半导体结构进行清洗。在一个具体的实施例中，例如采用稀硫酸与双氧水的混合液对所述第一粘附层1541进行回刻，刻蚀完成之后，例如采用氢氟酸对所述粘附层154表面进行清洗。不难理解，在所述第一粘附层1541以及粘附层154位其他类型的薄膜时，湿法刻蚀的腐蚀液以及刻蚀完成之后的清洗液的成分相应地进行改变，本领域技术人员可以根据具体地需求做出选择。
本实施例中，采用湿法刻蚀对所述第一粘附层1541进行回刻，以防止深孔干法刻蚀实现难度大，且防止干法刻蚀过程中的等离子体轰击对所述第一粘附层1541表面造成伤害。且刻蚀完成之后用氢氟酸溶液清洗所述粘附层154的表面，所述氢氟酸溶液能够清洗掉腐蚀液，同时能够对所述粘附层154的表面进行修复，以改善所述粘附层154表面的粗糙度，最终得到表面光滑的粘附层154。
本实施例中，所述第一粘附层1541具有第一厚度d1，所述粘附层154具有第二厚度d2，所述第一厚度d1大于所述第二厚度d2，且所述第一厚度d1小于所述空腔162的高度的一半，防止所述空腔162被所述第一粘附层1541填满。在一个具体的实施例中，所述第一厚度例如为3nm～5nm；所述第二厚度例如为1.5nm～2.5nm，所述空腔162的高度例如为15nm～25nm。
本实施例中，通过合理的设置所述第一粘附层1541的厚度，以在保证所述粘附层154能够具有较高的致密性的同时，通过将所述第一厚度设置为小于所述空腔162高度的一半，以防止所述空腔162被所述第一粘附层1541填满。
进一步地，如图3g所示，利用栅线缝隙161作为沉积物通道，采用原子层沉积(Atomic Layer deposition，ALD)工艺在栅线缝隙161和空腔162中填充金属层155。
在该实施例中，金属层155例如由钨组成。在原子层沉积中采用的前驱气体例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。
金属层155形成在粘附层154的表面上，可以改善原子层沉积期间前驱气体在表面上的化学吸附特性，并且可以提高金属层155在层间绝缘层151上的附着强度。
进一步地，如图3h所示，在上述沉积步骤之后，还包括在半导体结构的表面上形成光致抗蚀剂掩模，然后进行刻蚀，在金属层155中重新形成栅线缝隙161。
该回蚀刻使用氟化硫、氮及氯作为蚀刻剂，以移除该栅线缝隙161的钨材料。进一步地，栅线缝隙161不仅将金属层155分离成不同的层面，从而形成栅极导体121、122和123，而且将每个层面的栅极导体分隔成多条栅线。在栅线缝隙161的侧壁上，栅极导体121、122和123邻接栅线缝隙161的端部暴露。
在该步骤中形成的栅极导体121、122和123与层间绝缘层151交替堆叠，从而形成叠层结构120。与叠层结构150相比，叠层结构120中的栅极导体121、122和123置换了叠层结构150中的牺牲层152。
进一步地，尽管图中未示出，还包括利用栅线缝隙161作为沉积物通道，在栅极导体121、122和123的端部形成阻挡层、在栅线缝隙161中形成位于其侧壁的绝缘层以及填充其内部空间的导电通道，如上所述，沟道柱110经由衬底100形成共源极连接，导电通道提供共源极连接至源极线SL的导电路径。
本公开提供的3D存储器件的制造方法，先形成较厚的第一粘附层，再对第一粘附层进行回刻，以将第一粘附层表面具有较差薄膜质量的部分去除，留下第一粘附层下层具有高质量薄膜质量的部分，以增大最终得到的粘附层的致密性。
在一些实施例中，采用湿法刻蚀对第一粘附层进行回刻，防止深孔干法刻蚀实现难度大，以及干法刻蚀过程中的等离子体轰击对第一粘附层表面造成伤害。
在一些实施例中，在湿法刻蚀完成之后，采用氢氟酸对所述半导体结构进行清洗。氢氟酸溶液能够清洗掉腐蚀液，同时能够对粘附层的表面进行修复，以改善粘附层表面的粗糙度，最终得到表面光滑的粘附层。
在一些实施例中，第一粘附层的厚度为3nm～5nm；粘附层为1.5nm～2.5nm，空腔的高度为15nm～25nm。通过合理的设置第一粘附层的厚度，以在保证粘附层能够具有较高的致密性的同时，防止空腔被第一粘附层填满。
依照本公开的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该公开仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本公开的原理和实际应用，从而使所属技术领域技术人员能很好地利用本公开以及在本公开基础上的修改使用。本公开仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种3D存储器件的制造方法，其特征在于，包括：
在衬底上形成第一叠层结构，并形成贯穿所述第一叠层结构的多个沟道柱，所述第一叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；
形成贯穿所述第一叠层结构的多个栅线缝隙，所述多个沟道柱位于所述多个栅线缝隙之间；
采用所述多个栅线缝隙作为蚀刻剂通道，去除所述第一叠层结构中的所述多个牺牲层，以形成与所述栅线缝隙连通的空腔；
采用所述多个栅线缝隙作为沉积物通道，在所述空腔中填充第一粘接层；
采用所述多个栅线缝隙作为蚀刻剂通道，对所述第一粘接层进行回刻；
采用所述多个栅线缝隙作为沉积物通道，在所述栅线缝隙和所述空腔中填充金属层；以及
对所述金属层进行蚀刻，以去除所述金属层位于栅线缝隙内的部分，从而将所述金属层分割成不同层面的所述多个栅极导体。
2.根据权利要求1所述的3D存储器件的制造方法，其特征在于，所述第一粘接层具有第一厚度，所述粘接层具有第二厚度，所述第一厚度大于所述第二厚度，且小于所述空腔的高度的一半。
3.根据权利要求2所述的3D存储器件的制造方法，其特征在于，所述第一厚度为3nm～5nm；所述第二厚度为1.5nm～2.5nm，所述空腔的高度为15nm～25nm。
4.根据权利要求1所述的3D存储器件的制造方法，其特征在于，采用湿法刻蚀对所述第一粘接层进行回刻。
5.根据权利要求4所述的3D存储器件的制造方法，其特征在于，所述第一粘接层由钛的硅化物或氮化物组成。
6.根据权利要求5所述的3D存储器件的制造方法，其特征在于，采用稀硫酸与双氧水的混合液对所述第一粘附层进行回刻。
7.根据权利要求4所述的3D存储器件的制造方法，其特征在于，对所述第一粘接层进行回刻形成所述粘接层之后，还包括对所述粘接层的表面进行清洗。
8.根据权利要求7所述的3D存储器件的制造方法，其特征在于，采用氢氟酸溶液对所述粘接层的表面进行清洗。
9.根据权利要求1所述的3D存储器件的制造方法，其特征在于，采用原子层沉积工艺在层间绝缘层的暴露表面上形成第一粘附层。
10.根据权利要求1所述的3D存储器件的制造方法，其特征在于，在所述空腔中填充第一粘接层之前，还包括：采用所述多个栅线缝隙作为沉积物通道，在所述空腔中填充第一阻挡层。
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