CN114639434A - 存储芯片的测试方法、装置、设备及存储介质 - Google Patents
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Abstract
本发明提供一种存储芯片的测试方法、装置、设备及介质，涉及半导体技术领域。存储芯片的测试方法包括：在待测存储芯片的存储单元中写入测试数据；从存储单元中读取存储数据；根据测试数据和存储数据，生成待测存储芯片的测试结果；其中，待测存储芯片的当前写入选通脉冲宽度小于待测存储芯片的标准写入选通脉冲宽度，和/或，待测存储芯片的当前读取选通脉冲宽度小于待测存储芯片的标准读取选通脉冲宽度。本发明通过制造不利于准确写入测试数据或读取存储数据的条件，从而精准检测存储芯片是否存在数据写入或读取异常的情况，提升产品良率。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种存储芯片的测试方法、装置、设备及介质。
背景技术
动态随机存取存储器（Dynamic Random Access Memory，DRAM）的存储单元因工艺制程差异等原因，在数据写入和数据读取过程中，可能出现数据读写错误的情况，使得DRAM 可靠性降低。
发明内容
以下是对本发明详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本发明提供一种存储芯片的测试方法、装置、设备及存储介质。
根据本发明实施例的第一方面，提供一种存储芯片的测试方法，所述存储芯片的测试方法包括：
在待测存储芯片的存储单元中写入测试数据；
从所述存储单元中读取存储数据；
根据所述测试数据和所述存储数据，生成所述待测存储芯片的测试结果；
其中，所述待测存储芯片的当前写入选通脉冲宽度小于所述待测存储芯片的标准写入选通脉冲宽度，和/或，所述待测存储芯片的当前读取选通脉冲宽度小于所述待测存储芯片的标准读取选通脉冲宽度。
根据本发明的一些实施例，在所述待测存储芯片的存储单元中写入测试数据之前，所述待测存储芯片的预设感测延迟时间大于所述待测存储芯片的标准感测延迟时间。
根据本发明的一些实施例，在所述待测存储芯片的存储单元中写入测试数据之前，所述待测存储芯片的预设位线高电位电压大于所述待测存储芯片的标准位线高电位电压。
根据本发明的一些实施例，从所述存储单元中读取测试数据时，所述目标读取时序参数小于所述存储芯片的标准读取时序参数。
根据本发明的一些实施例，所述写入测试数据与所述读取存储数据为一个检测周期，其中，所述存储芯片的每一列存储单元采用至少一个检测周期进行测试。
根据本发明的一些实施例，所述存储单元中的行存储单元通过遍历访问的形式写入测试数据，其中，所述遍历访问的形式包括沿Y轴方向执行。
根据本发明的一些实施例，所述存储单元中的行存储单元通过遍历访问的形式读取存储数据，其中，所述遍历访问的形式包括沿X轴方向执行。
根据本发明的一些实施例，所述存储单元的行存储单元或者列存储单元的位数为大于写入测试数据的位数。
根据本发明的一些实施例，所述存储单元的行存储单元或者列存储单元的位数为写入测试数据的位数的整数倍。
根据本发明的一些实施例，所述测试数据包括至少一个二进制序列。
根据本发明的一些实施例，在所述待测存储芯片的存储单元中写入测试数据与从所述存储单元中读取存储数据之间，具有时间间隔。
根据本发明的一些实施例，所述根据所述测试数据和所述存储数据，生成所述待测存储芯片的测试结果，包括：
对比所述测试数据与所述存储数据，并根据对比结果确定所述待测存储芯片是否发生读写错误；若是，则根据所述对比结果确定发生读写错误的位数；
根据所述待测存储芯片的存储单元是否发生读写错误的确定结果，生成所述待测存储芯片的测试结果。
根据本发明的一些实施例，所述存储芯片的测试环境为低温环境。
本发明的第二方面提供一种存储芯片的测试装置，所述测试装置包括：
写入模块，被配置为，在待测存储芯片的存储单元中写入测试数据；
读取模块，被配置为，从所述存储单元中读取存储数据；
处理模块，被配置为，根据所述测试数据和所述存储数据，生成所述待测存储芯片的测试结果；
其中，所述待测存储芯片的当前写入选通脉冲宽度小于所述待测存储芯片的标准写入选通脉冲宽度，和/或，所述待测存储芯片的当前读取选通脉冲宽度小于所述待测存储芯片的标准读取选通脉冲宽度。
本发明的第三方面提供一种存储芯片的测试设备，所述内存测试设备包括：
处理器；
用于存储处理器可执行指令的存储器；
其中，所述处理器被配置为执行如以上内容所述的存储芯片的测试方法
根据本发明实施例的第四方面，提供一种非临时性计算机可读存储介质，当所述存储介质中的指令由存储芯片的测试设备的处理器执行时，使得所述测试设备能够执行如以上内容所述的存储芯片的测试方法。
本发明实施例所提供的存储芯片的测试方法、装置、设备及存储介质中，通过调整待测存储芯片的存储单元的当前写入选通脉冲宽度，制造不利于准确写入测试数据的条件，和/或，通过调整存储单元的当前读取选通脉冲宽度，制造不利于准确读取存储数据的条件，从而精准检测存储芯片是否存在数据写入或读取异常的情况，提升产品良率。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本发明的实施例，并且与描述一起用于解释本发明实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本发明的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1是根据一示例性实施例示出的一种存储芯片的结构示意图；
图2是根据一示例性实施例示出的从存储芯片中正常读取数据1的电位示意图；
图3是根据一示例性实施例示出的从存储芯片中读取数据1错误的电位示意图；
图4是根据一示例性实施例示出的向存储芯片中正常写入数据0的电位示意图；
图5是根据一示例性实施例示出的向存储芯片中写入数据0错误的电位示意图；
图6是根据一示例性实施例示出的一种存储芯片的测试方法的流程图；
图7是根据一示例性实施例示出的图6中步骤S230的实施流程图；
图8-1是根据一示例性实施例示出的测试数据；
图8-2是根据一示例性实施例示出的测试数据；
图8-3是根据一示例性实施例示出的测试数据；
图8-4是根据一示例性实施例示出的测试数据；
图9-1至图9-3是根据一示例性实施例示出的存储单元置1的过程；
图10-1至图10-3是根据一示例性实施例示出的向存储单元中写入测试数据的过程；
图11是根据一示例性实施例示出的一种存储芯片的测试装置的框图；
图12是根据一示例性实施例示出的一种存储芯片的测试设备的框图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互任意组合。
存储芯片根据其存储容量不同，设置有相应数量的位线（Bit Line，BL）和字线（Word Line，WL），其位线和字线彼此交叉，每个交叉处形成一个存储单元，进而构成存储阵列。其中，每个存储单元存储信息的至少一位。
在DRAM集成电路设备中，存储阵列典型地以行和列布置，使得特定的存储单元可以通过指定其阵列的行和列来寻址。字线将行连接到一组探测单元中的位线感应放大器（Sense Amplifier，SA）。在读取操作中，选择或者“列选择”感应放大器中的数据子集用于输出。
图1是根据一示例性实施例示出的存储芯片的结构示意图，参照图1所示，存储芯片100包括字线WL、位线BL、参考位线/BL、存储单元110、感应放大器120、均衡器130和位线选择模块140。其中，存储单元110位于字线WL与位线BL的交叉处，用于存储数据；感应放大器120利用位线BL和参考位线/BL工作，用以检测和放大一对位线BL和参考位线/BL上的电压差；均衡器130位于位线BL和参考位线/BL之间，用于提供均衡电压VEQ（Voltage ofEqualizer），以使得位线BL和参考位线/BL恢复至同一电位；位线选择模块140用于选择执行读写操作的位线BL，并控制位线BL开启或关闭，即控制是否通过该条位线对存储单元110进行读写操作，并通过CSL共源线（Common Source Line，共源线）将读取的数据输出。
每个存储单元110由一个存储电容111和一个晶体管112组成。其中，存储电容111用于存储电荷；晶体管112的漏极与存储电容111相连，晶体管112用于访问存储电容111，可以读取存储电容111中存储了多少电荷，也可以向存储电容111中存储新的电荷。
位线BL连接到晶体管112的源极，可读取存储在存储电容111中的电荷，或在向存储电容111写入新值时提供电压。字线WL连接到晶体管112的栅极，字线WL上的电压信号用于控制晶体管112的打开或关闭，进而控制对存储电容111的访问，即通过位线BL读取存储在存储电容111中的信息，或通过位线BL将信息写入到存储电容111中进行存储。
感应放大器120用于在读取存储单元110中的数据的过程中，对位线BL上的微小电压变化进行放大，并转化成数字信号。
在图1所示的实施例中，感应放大器120包括第一晶体管121、第二晶体管122、第三晶体管123和第四晶体管124，其中，第一晶体管121和第二晶体管122均为NMOS（Negativechannel Metal Oxide Semiconductor，N型金属氧化物半导体）晶体管，第三晶体管123和第四晶体管124均为PMOS（Positive channel Metal Oxide Semiconductor）晶体管。
图2是根据一示例性实施例示出的从存储芯片中正常读取数据1的电位变化示意图， 其中，VPP为字线开启电压，Vkk为字线关闭电压， VBLP（Voltage of Bit LinePrecharge）为位线预充电压，△V是位线BL在感应放大器SA的电荷共享（charge sharing）阶段的电压变化量，SA sensing为感应放大器的感应延迟时间，RD（Read）为读操作。
综合图1和图2所示，当接收到字线激活信号（即ACT）后，关闭均衡器130（即VEQOFF），并开启字线WL（即WL ON）；存储电容111与位线BL进行电荷共享（charge sharing），使得位线BL电压上升为VBLP+△V；此时，第一晶体管121和第二晶体管122被打开，并且第二晶体管122比第一晶体管121打开的程度更大，因此， 参考位线/BL的电位被快速地拉低至节点NSA（NMOS of Sense Amplifier，感应放大器的NMOS））处的电压Vss，此时Vss拉低到接地。同时，在参考位线/BL的电位被拉低的过程中，第一晶体管121会被关闭，第三晶体管123被打开，节点PSA（PMOS of Sense Amplifier，感应放大器的PMOS）处的电压Vary会施加至位线BL上，使得位线BL的电位被拉高至Vary。当位线BL的电位为Vary、参考位线/BL的电位为Vss时，开启CSLS共源线选通信号（CSLS ON），存储单元110中存储的“1”通过CSL共源线传递给外围电路，完成数据读取；然后关闭CSLS共源线选通信号（即CSLS off），位线BL的电位为Vary、参考位线/BL的电位为Vss，对存储单元重新存储电荷。
在数据读取结束后，可以关闭字线WL（即WL OFF），并关闭感应放大器120（即SAOFF），开启均衡器130（即VEQ ON），由均衡器130提供均衡电压VEQ，以使得位线BL和参考位线/BL恢复至同一电位VBLP，以关闭对存储单元110的读取操作，完成存储单元110的一次读取过程，等待下一次对存储单元110的访问。
在完成一次数据读取过程之后，下一个激活信号ACT到来之前，会有一个预充电（Precharge，PRE）的过程，该过程所耗费的时间为行地址预充电时长TRP (Row PrechargeTime)。此预充电过程是为了保证均衡器130能够将位线BL和参考位线/BL完全恢复至同一电位。也就是说，行地址预充电时长TRP的大小，决定了接收激活信号时位线BL和参考位线/BL的电位高低。
如图3所示，若行地址预充电时长TRP较短，即小于临界TRP（Critical TRP），则在激活（Active）之后，可能出现位线BL和参考位线/BL未能恢复至同一电位的情况，此时，可能会导致数据读取错误。由此可见，缩小预充电时长可创造恶劣的读取环境。
另外，减小数据读取过程的选通脉冲宽度，也可能导致数据读取错误。
通过减小数据读取过程中的选通脉冲宽度，导致位线BL不能及时反转，将会进一步缩短读取存储单元数据的正确性，导致数据读取写入更新缺失，创造恶劣的读取环境。
因此，可以通过缩小预充电时长或减小读取选通脉冲宽度，制造不利于准确读取数据的条件，从而检测存储芯片的数据读取能力，测试存储芯片是否存在数据读取错误的情况。
图4是根据一示例性实施例示出的向存储芯片中正常写入数据0的电位变化示意图，综合图1和图4所示，当存储芯片接收到字线激活信号（即ACT）后，关闭均衡器130（即VEQOFF），并开启字线WL（即WL ON）；位线BL与存储电容111进行电荷共享（charge sharing），使得位线BL电压上升为VBLP+△V；此时，第一晶体管121和第二晶体管122被打开，并且第二晶体管122比第一晶体管121打开的程度更大，第一晶体管121打开较小，使得位线BL被NSA短暂拉低，使得第一晶体管121被关闭，此时，参考位线/BL的电位被快速地拉低至节点NSA处的电压Vss；同时，第三晶体管123的电位为Vss，第三晶体管123被打开，节点PSA处的电压Vary会施加至位线BL上，使得位线BL的电位被拉高至Vary。当位线BL的电位为Vary、参考位线/BL的电位为Vss时，开启CSLS共源线选通信号（即CSLS ON），开始写入（Write）操作，外部电压Vpp迅速将位线BL从Vary拉低至Vss、参考位线/BL则被迅速拉高到Vary，进而对存储单元110进行电荷存储，也就是将信号“0”写入存储单元110中完成写0操作。在下一个激活信号ACT到来之前，会有一个预充电（Precharge，PRE）的过程，该过程所耗费的时间为行地址预充电时长TRP (Row Precharge Time)。
在完成写入操作后，关闭CSLS共源线选通信号（即CSLS OFF），关闭字线WL（即WLOFF），并关闭感应放大器120（即SA OFF），开启均衡器130（即VEQ ON），由均衡器130提供均衡电压VEQ，以使得位线BL和参考位线/BL恢复至同一电位VBLP，以关闭对存储单元110的写入操作，等待下一次对存储单元110的访问。
相较于图4所示的数据正常写入过程，如图5所示，若CSLS共源线选通信号开启（CSLS ON）的脉冲宽度小于一定值时，会导致外部电压Vpp无法将位线BL拉低至Vss、参考位线/BL也无法被拉高至Vary，从而会导致数据写入失败或者写入错误。
因此，可以通过减小存储芯片的写入选通脉冲宽度，制造不利于数据写入的条件，进而检测存储芯片的数据写入能力，确定存储芯片是否存在数据写入异常的情况。
另外，还可以延长感测延迟时间，即延长电荷共享（Charge sharing）阶段的时间，即使得位线BL电压为差值△V，其中，差值△V小于正常的读写状态下的电压差值，导致感测放大信号弱化，从而可制造不利于数据准确写入的条件，利于存储芯片的读写能力测试。
本发明提供了一种存储芯片的测试方法，通过制造不利于数据写入或读取的条件，例如缩小存储芯片的当前写入选通脉冲宽度和/或读取选通脉冲宽度，以精准检测存储芯片是否存在数据写入或读取异常的情况，并定位异常位置。
图6是根据本发明一示例性实施例示出的存储芯片的测试方法流程图，参照图6所示，该测试方法包括以下步骤：
S210，在待测存储芯片的存储单元中写入测试数据；
S220，从存储单元中读取存储数据；
S230，根据测试数据和存储数据，生成待测存储芯片的测试结果；
其中，待测存储芯片的当前写入选通脉冲宽度小于待测存储芯片的标准写入选通脉冲宽度，和/或，待测存储芯片的当前读取选通脉冲宽度小于待测存储芯片的标准读取选通脉冲宽度。在本发明中，写入选通和读取选通均可以通过CSLS共源线选通信号实现。
本发明实施例通过将待测存储芯片的当前写入选通脉冲宽度调至小于其标准写入脉冲宽度，制造不利于准确写入测试数据的条件；和/或，将其当前读取选通脉冲宽度调至小于其标准读取选通脉冲宽度，制造不利于准确读取存储数据的条件，从而根据写入的测试数据和读取的存储数据对比，确定是否出现写入错误或读取错误，进而测试存储芯片的可靠性。
在一些示例性实施例中，步骤S210中，写入的测试数据可以为数据拓扑，例如，可以包括至少一个二进制序列。
在步骤S220中，从存储单元中读取的存储数据，即根据步骤S210中的测试数据实际写入至存储单元中的数据。也就是说，读取的存储数据也为数据拓扑，例如，可以包括至少一个二进制序列。因此，在数据写入和读取均不发生异常的情况下，存储数据与测试数据应相同。
步骤S230，根据测试数据和存储数据，生成待测存储芯片的测试结果。其测试结果包括数据读写正常，或者，数据读写异常。若读取的存储数据与写入的测试数据一致，说明在不利于准确写入数据和数据准确读取的条件下，仍然能够准确地完成数据写入和读取，未发生数据写入或读取异常，从而可确定该存储芯片的可靠性较高。而若读取的存储数据与写入的测试数据不一致，则说明在数据写入或读取过程中发生异常，该存储芯片的可靠性较低。
需要指出的是，本发明实施例提供的测试方法，其测试结果为待测存储芯片读写数据异常时，包括CSLS共源线选通信号异常、感应放大器SA异常、CSL共源线异常、位线BL泄漏等异常情况中的至少一种。
图7示例性地示出了步骤S230的一种实施流程图，参照图7所示，在本发明的一些实施例中，步骤S230，根据测试数据和存储数据，生成待测存储芯片的测试结果，包括：
S231，对比测试数据与存储数据，并根据对比结果确定待测存储芯片是否发生读写错误；若是，则根据对比结果确定发生读写错误的位数；
S232，根据待测存储芯片的存储单元是否发生读写错误的确定结果，生成待测存储芯片的测试结果。
在步骤S231中，逐位对比写入的测试数据和读取的存储数据，若测试数据与存储数据完全一致，则说明在数据的写入和读取过程中未发生异常，执行上述测试过程的存储单元正常。若测试数据与存储数据的对比结果不一致，则说明该存储芯片在读写过程中发生错误，即数据写入或读取异常。此时，可根据对比结果中数据不一致的位数确定发生读写错误的位数，予以记录和标记。
在步骤S232中，根据步骤S231中的对比结果，确定存储芯片是否发生读写错误，进而生成此次测试的测试结果。例如，未发生读写错误，或者，发生读写错误，并记录发生读写错误的位数。
根据本发明实施例的测试方法，不仅能够发现存储芯片在数据读取和写入过程中是否发生错误，还可以精准标记发生读写错误的位数，包括发生读写错误的存储单元的位置或地址信息，以及发生读写错误的存储单元的数量等。
在一些实施例中，在待测存储芯片的存储单元中写入测试数据之前，待测存储芯片的预设感测延迟时间大于待测存储芯片的标准感测延迟时间。
参照图1和图4所示，在本实施例中，在写入测试数据之前，延长待测存储芯片的预设感测延迟时间，即增加感应放大器120的感应延迟时间（SA sensing），进而增大电荷共享（Charge sharing）时长，达到减小△V的效果，使得在写入数据过程中，位线BL的电位需要上升更多，为测试数据的写入提供不利条件。在此不利于数据准确写入的条件下，若读取的存储数据与写入的测试数据仍一致，则可确认此存储芯片的可靠性较高。
在一些实施例中，在待测存储芯片的存储单元中写入测试数据之前，待测存储芯片的预设位线高电位电压大于待测存储芯片的标准位线高电位电压。
参照图4所示，在提高存储芯片的预设位线高电位电压的情况下，即电位Vary的值被提高，开启CSLS共源线选通信号（即CSLS ON）后，将位线BL从Vary拉低至Vss、参考位线/BL拉高至Vary所需的时长则会相对增加，在写入选通脉冲宽度不变、甚至减小的情况下，更不利于将数据准确写入（参照图5所示）。因此，将存储芯片的预设位线高电位电压提高至大于标准位线高电位电压，更利于对存储芯片的读写异常情况的检测。
在一些实施例中，从存储单元中读取测试数据时，目标读取时序参数小于存储芯片的标准读取时序参数。示例性地，其标准读取时序参数包括行地址预充电时长TRP。
参照图2所示，在每次读取数据之前，会有一个预充电过程，用以保证均衡器130能够将位线BL和参考位线/BL完全恢复至同一电位VBLP。因此，行地址预充电时长TRP的大小，决定了接收读取数据的激活信号时，位线BL和参考位线/BL的电位高低。
减小预充电时长，可能出现位线BL和参考位线/BL未能恢复至同一电位的情况，此时可能会导致数据读取错误，参照图3所示。因此，将目标读取时序参数，例如行地址预充电时长TRP，减小至小于标准读取时序参数，可以制造不利于准确读取数据的条件，便于对存储芯片的数据读取情况进行测试。
在本发明的一些实施例中，写入测试数据与读取存储数据为一个检测周期，其中，存储芯片的每一列存储单元采用至少一个检测周期进行测试。
在每个检测周期中，根据其写入的测试数据和读取的存储数据，生成该检测周期的测试结果。也就是说，针对存储芯片的每一列存储单元，可以循环执行步骤S210至步骤S230一次或多次，其中，每循环执行步骤S210至步骤S230一次，为完成一个检测周期。
示例性地，当针对存储芯片的某一列存储单元进行测试的过程中，执行两个或两个以上的检测周期进行测试时，其不同的检测周期所写入的测试数据可以相同或不同。
存储芯片中的存储单元以行和列布置，包括行存储单元和列存储单元。例如，若测试过程中以列为单位，对存储芯片的存储单元逐列进行测试，则针对每列中的行存储单元进行读写操作。
在本发明的一些实施例中，存储单元中的行存储单元通过遍历访问的形式写入测试数据，其中，遍历访问的形式包括沿Y轴方向执行。
示例性地，沿Y轴方向执行包括，在每一次执行写入操作之前，开启一条字线，顺序写完这条字线上所对应的所有存储单元，然后关闭该条字线；然后开启下一条字线并顺序写完该条字线所有的存储单元，以此类推。
在本发明的一些实施例中，存储单元中的行存储单元通过遍历访问的形式读取存储数据，其中，遍历访问的形式包括沿X轴方向执行。
示例性地，沿X轴方向读取存储数据，包括，在每一次执行读取操作之前，顺序开启同一条位线上的所有字线执行读取操作：开启一条字线并且顺序读取这条字线上的一个突发长度（burst length，例如8bit）单元的内容后，关闭这条字线，然后开启下一条字线并顺序读取该条字线上一个突发长度的内容，以此类推。
需要指出的是，在本发明的一些实施例中，存储单元的行存储单元或者列存储单元的位数为大于写入测试数据的位数，以保证测试数据能够被完全写入，避免因写入不足导致的写入错误或者对后续读取后的对比结果造成不利影响，进而影响测试结果的准确性。
示例性地，存储单元的行存储单元或者列存储单元的位数为写入测试数据的位数的整数倍，以便可以沿遍历访问的方向以整数倍向存储单元中写入测试数据，保证所写入测试数据的完整性。
图8至图11分别示出了一组测试数据，参照图8-1至图8-4所示，在一些实施例中，本发明实施例提供的测试方法所采用的测试数据包括至少一个二进制序列。
例如，结合图6和图8-1所示，在步骤S210中，向待测存储芯片的存储单元中写入图8-1所示的测试数据，其具体写入过程包括：依次向存储单元的第一字线WL0中写入“10101010”、向存储单元的第二字线WL1中写入“01010101”、向存储单元的第三字线WL2中写入“10101010”以及向存储单元的第四字线WL3中写入“01010101”。
若以图8-2所示的测试数据执行步骤S210，则写入测试数据的过程包括：依次向存储单元的第一字线WL0中写入“01010101”、向存储单元的第二字线WL1中写入“10101010”、向存储单元的第三字线WL2中写入“01010101”以及向存储单元的第四字线WL3中写入“10101010”。
若以图8-3所示的测试数据执行步骤S210，则写入测试数据的过程包括：依次向存储单元的第一字线WL0、第二字线WL1、第三字线WL2以及第四字线WL3中写入“10101010”。
若以图8-4所示的测试数据执行步骤S210，则写入测试数据的过程包括：依次向存储单元的第一字线WL0、第二字线WL1、第三字线WL2以及第四字线WL3中写入“01010101”。
在一些实施例中，在待测存储芯片的存储单元中写入测试数据与从存储单元中读取存储数据之间，具有时间间隔。
在步骤S210与步骤S220之间，等待预设时长，以确保写入存储单元中的测试数据被稳定存储，为准确读取存储数据提供保障，从而可在读取的存储数据与写入的测试数据不一致时，精准确定是在数据读写过程中发生异常。
采用本发明实施例提供的测试方法对存储芯片进行测试时，可以直接向存储单元中写入测试数据，也可以将存储芯片的存储单元中的内容统一后再写入测试数据，以防出现写入错误时，存储单元内的原有数据对写入结果造成影响，而导致测试结果判断失误。
在一些实施例中，在待测存储芯片的存储单元中写入测试数据之前，本发明实施例的测试方法还包括：
将待测存储芯片的每个存储单元置1。
在一些实施例中，在执行步骤S210之前，也可以将待测存储芯片的每个存储单元置0。
示例性地，可以通过遍历访问的形式向待测存储芯片的每个存储单元置0或置1。其中，置0或置1所采用的遍历访问的形式，可以与步骤S210中写入测试数据时采用的遍历访问的形式相同，例如，采用沿Y轴方向执行遍历访问。如图9-1至图9-3所示，为一种示例性实施例中将待测存储芯片的每个存储单元置1的过程。
存储单元包括n+1条字线WL0、WL1、……、WLn，在将待测存储芯片的每个存储单元置1的过程中，沿Y轴方向对每条字线逐一执行遍历访问。示例性地，以字线上的一个突发长度为单位，如图9-1所示，先对字线WL0执行一个突发长度的置1；再如图9-2所示，逐个突发长度地对字线WL0执行遍历访问，进行置1；然后如图9-3所示，以上述对字线WL0置1的方式，对剩余字线逐条执行遍历访问，以完成对该存储单元置1的过程。
以图8-1所示的测试数据为例，图10-1至图10-3示出了一种实施例中向存储芯片的存储单元中写入测试数据的过程，即执行步骤S210的过程。
如图10-1所示，先向字线WL0中一个突发长度的位置写入数据“10101010”；再如图10-2所示，逐个突发长度地向字线WL0中写入数据“10101010”；然后如图10-3所示，以上述向字线WL0中遍历访问地写入数据的方式，依次向字线WL1中写入“01010101”、向字线WL2中写入“10101010”、向字线WL3中写入“01010101”，并向字线WL3以后的字线中，逐条地循环上述写入数据的过程，直至向该存储单元中写满测试数据。
在一些实施例中，将待测存储芯片的每个存储单元置1后，针对每个存储单元进行刷新，以确保在写入测试数据之前，每个存储单元均被置1，保证每个存储单元内的数据均相同，从而便于确认写入测试数据的过程中是否出现写入错误。
需要指出的是，在一些实施例中，存储芯片的测试环境为低温环境。在低温环境中，存储芯片的数据读写错误的失效情况较易于被发现。
本发明的第二方面提供一种存储芯片的测试装置，用以执行上述测试方法。图11示出了一种示例性实施例中的测试装置300的结构框图，参照图11所示，该测试装置300包括写入模块310、读取模块320和处理模块330。其中，
写入模块310被配置为，在待测存储芯片的存储单元中写入测试数据；
读取模块320被配置为，从存储单元中读取存储数据；
处理模块330被配置为，根据测试数据和存储数据，生成待测存储芯片的测试结果；
其中，待测存储芯片的当前写入选通脉冲宽度小于待测存储芯片的标准写入选通脉冲宽度，和/或，待测存储芯片的当前读取选通脉冲宽度小于待测存储芯片的标准读取选通脉冲宽度。
在一些实施例中，处理模块330被配置为，对比写入模块310写入的测试数据与读取模块320读取的存储数据，并根据对比结果确定待测存储芯片是否发生读写错误；若是，则根据对比结果确定发生读写错误的位数；并根据待测存储芯片的存储单元是否发生读写错误的确定结果，生成待测存储芯片的测试结果。
图12是根据一示例性实施例示出的一种存储芯片的测试设备，即计算机设备400的框图。例如，计算机设备400可以被提供为终端设备。参照图12，计算机设备400包括处理器410，处理器的个数可以根据需要设置为一个或者多个。计算机设备400还包括存储器420，用于存储可由处理器410的执行的指令，例如应用程序。存储器的个数可以根据需要设置一个或者多个。其存储的应用程序可以为一个或者多个。处理器410被配置为执行指令，以执行上述测试方法。
本领域技术人员应明白，本发明的实施例可提供为方法、装置（设备）、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质上实施的计算机程序产品的形式。计算机存储介质包括在用于存储信息（诸如计算机可读指令、数据结构、程序模块或其他数据）的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质,包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘（DVD）或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质等。此外，本领域技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。
在示例性实施例中，提供了一种包括指令的非临时性计算机可读存储介质，例如包括指令的存储器420，上述指令可由计算机设备400的处理器410执行以完成上述方法。例如，所述非临时性计算机可读存储介质可以是ROM、随机存取存储器（RAM）、CD-ROM、磁带、软盘和光数据存储设备等。
一种非临时性计算机可读存储介质，当所述存储介质中的指令由存储芯片的测试设备的处理器执行时，使得该测试设备能够执行上述测试方法。
本发明是参照根据本发明实施例的方法、装置（设备）和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
在本发明中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。
尽管已描述了本发明的优选实施例，但本领域技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明的意图也包含这些改动和变型在内。
Claims (16)
1.一种存储芯片的测试方法，其特征在于，所述存储芯片的测试方法包括：
在待测存储芯片的存储单元中写入测试数据；
从所述存储单元中读取存储数据；
根据所述测试数据和所述存储数据，生成所述待测存储芯片的测试结果；
其中，所述待测存储芯片的当前写入选通脉冲宽度小于所述待测存储芯片的标准写入选通脉冲宽度，和/或，所述待测存储芯片的当前读取选通脉冲宽度小于所述待测存储芯片的标准读取选通脉冲宽度。
2.根据权利要求1所述的存储芯片的测试方法，其特征在于，在所述待测存储芯片的存储单元中写入测试数据之前，所述待测存储芯片的预设感测延迟时间大于所述待测存储芯片的标准感测延迟时间。
3.根据权利要求1所述的存储芯片的测试方法，其特征在于，在所述待测存储芯片的存储单元中写入测试数据之前，所述待测存储芯片的预设位线高电位电压大于所述待测存储芯片的标准位线高电位电压。
4.根据权利要求1所述的存储芯片的测试方法，其特征在于，从所述存储单元中读取测试数据时，目标读取时序参数小于所述存储芯片的标准读取时序参数。
5.根据权利要求1所述的存储芯片的测试方法，其特征在于，所述写入测试数据与所述读取存储数据为一个检测周期，其中，所述存储芯片的每一列存储单元采用至少一个检测周期进行测试。
6.根据权利要求1所述的存储芯片的测试方法，其特征在于，所述存储单元中的行存储单元通过遍历访问的形式写入测试数据，其中，所述遍历访问的形式包括沿Y轴方向执行。
7.根据权利要求1所述的存储芯片的测试方法，其特征在于，所述存储单元中的行存储单元通过遍历访问的形式读取存储数据，其中，所述遍历访问的形式包括沿X轴方向执行。
8.根据权利要求6所述的存储芯片的测试方法，其特征在于，所述存储单元的行存储单元或者列存储单元的位数为大于写入测试数据的位数。
9.根据权利要求6所述的存储芯片的测试方法，其特征在于，所述存储单元的行存储单元或者列存储单元的位数为写入测试数据的位数的整数倍。
10.根据权利要求6所述的存储芯片的测试方法，其特征在于，所述测试数据包括至少一个二进制序列。
11.根据权利要求1所述的存储芯片的测试方法，其特征在于，在所述待测存储芯片的存储单元中写入测试数据与从所述存储单元中读取存储数据之间，具有时间间隔。
12.根据权利要求1所述的存储芯片的测试方法，其特征在于，所述根据所述测试数据和所述存储数据，生成所述待测存储芯片的测试结果，包括：
对比所述测试数据与所述存储数据，并根据对比结果确定所述待测存储芯片是否发生读写错误；若是，则根据所述对比结果确定发生读写错误的位数；
根据所述待测存储芯片的存储单元是否发生读写错误的确定结果，生成所述待测存储芯片的测试结果。
13.根据权利要求1所述的存储芯片的测试方法，其特征在于，所述存储芯片的测试环境为低温环境。
14.一种存储芯片的测试装置，其特征在于，所述测试装置包括：
写入模块，被配置为，在待测存储芯片的存储单元中写入测试数据；
读取模块，被配置为，从所述存储单元中读取存储数据；
处理模块，被配置为，根据所述测试数据和所述存储数据，生成所述待测存储芯片的测试结果；
其中，所述待测存储芯片的当前写入选通脉冲宽度小于所述待测存储芯片的标准写入选通脉冲宽度，并且所述待测存储芯片的当前读取选通脉冲宽度小于所述待测存储芯片的标准读取选通脉冲宽度。
15.一种存储芯片的测试设备，其特征在于，所述测试设备包括：
处理器；
用于存储处理器可执行指令的存储器；
其中，所述处理器被配置为执行如权利要求1至13任一项所述的存储芯片的测试方法。
16.一种非临时性计算机可读存储介质，其特征在于，当所述存储介质中的指令由存储芯片的测试装置的处理器执行时，使得所述测试装置能够执行如权利要求1至13任一项所述的存储芯片的测试方法。
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