CN114448422A - 输出级电路 - Google Patents

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CN114448422A CN202111198163.1A CN202111198163A CN114448422A CN 114448422 A CN114448422 A CN 114448422A CN 202111198163 A CN202111198163 A CN 202111198163A CN 114448422 A CN114448422 A CN 114448422A
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印秉宏
王佳祥
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Abstract

本发明提供一种输出级电路包括电流源电路、偏压电路、输出电路。偏压电路耦接在电流源电路以及接地端电压之间。输出电路包括第一晶体管、第二晶体管、第三晶体管及负载电路。第一晶体管的控制端耦接偏压电路。负载电路耦接第一晶体管的第二端及输出端。第二晶体管的第一端耦接工作电压，且第二晶体管的第二端耦接第一晶体管的第一端。第三晶体管的第一端耦接第一晶体管的第二端及输出端，且第三晶体管的第二端耦接接地端电压。

Description

输出级电路
技术领域
本发明涉及一种电路，尤其涉及一种输出级电路。
背景技术
一般来说，传统的输出级电路只能提供相同于输入输出工作电压(I/O SupplyVoltage，IOVDD)的电压输出结果。因此，若电路需要不同电压电平的输出电压，则传统的输出级电路必须通过调压器(Regulator)来改变输出电压的电压电平。对此，传统的输出级电路如进一步搭配有调压器电路，则整体电路设计的复杂度将大幅提升，并且需要花费更多电路空间。有鉴于此，以下提出几个实施例的解决方案。
发明内容
本发明是针对一种输出级电路为一种无调压器(Regulator-free)设计。
根据本发明的实施例，本发明的输出级电路包括电流源电路、偏压电路以及输出电路。偏压电路耦接在电流源电路以及接地端电压之间。输出电路包括第一晶体管、第二晶体管、第三晶体管以及负载电路。第一晶体管的控制端耦接偏压电路。负载电路耦接第一晶体管的第二端以及输出端。第二晶体管的第一端耦接工作电压。第二晶体管的第二端耦接第一晶体管的第一端。第三晶体管的第一端耦接第一晶体管的第二端以及输出端。第三晶体管的第二端耦接接地端电压。
基于上述，本发明的输出级电路可有效地提供稳定的输出电压信号。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是本发明的一实施例的输出级电路的电路示意图；
图2是本发明的第一范例实施例的输出级电路的电路示意图；
图3是本发明的第二范例实施例的输出级电路的电路示意图；
图4是本发明的第三范例实施例的输出级电路的电路示意图；
图5是本发明的第四范例实施例的输出级电路的电路示意图；
图6是本发明的第五范例实施例的输出级电路的电路示意图。
附图标记说明
100、200、300、400、500、600:输出级电路；
110、210、310、410、510、610:电流源电路；
120、220、320、420、520、620:偏压电路；
121、131、133、134、211～214、221、231、233、234、311～314、321、331、333、334、411～415、421、431、433、434、511～515、517、521、531、533、534、611～615、621、631、633、634:晶体管；
130、230、330、430、530、630:输出电路；
132、232、332、432、532、632:负载电路；
122、222、322、417、422、522、616、622:参考电阻；
2321、3321、4321、5321、6321:电阻；
250、350、450、550、650:晶体管电容；
315、416、516、615:运算放大器；
I_M、I_N:电流；
IS:电流输入端；
SWN、SWP:切换信号；
VSS:接地端电压；
VDD:工作电压；
VOUT:电压输出端。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
图1是本发明的一实施例的输出级电路的电路示意图。参考图1，输出级电路100可为输出接垫(output pad)电路。输出级电路100包括电流源(Current source)电路110、偏压电路120以及输出电路130。偏压电路120以及输出电路130可形成复制偏压电路(Replicabias circuit)。偏压电路120包括晶体管121以及参考电阻122。输出电路130包括晶体管131、负载电路132、晶体管133以及晶体管134。在本实施例中，晶体管121的第一端耦接电流源电路110以及晶体管121的控制端。参考电阻122的第一端耦接晶体管121的第二端。参考电阻122的第二端耦接接地端电压VSS。在本发明的另一些实施例中，偏压电路120也可只有晶体管121，并且晶体管121的第二端耦接接地端电压VSS。或者，在本发明的又一些实施例中，偏压电路120也可只有参考电阻122，并且参考电阻122的第一端耦接电流源电路110。
在本实施例中，晶体管131的控制端耦接晶体管121的控制端。负载电路132耦接晶体管131的第二端以及输出端VOUT。晶体管133的第一端耦接工作电压VDD。晶体管133的第二端耦接晶体管131的第一端。晶体管134的第一端耦接晶体管131的第二端以及(电压)输出端VOUT。晶体管134的第二端耦接接地端电压VSS。
在本实施例中，晶体管121、131、134可为N型晶体管，并且晶体管133可为P型晶体管。负载电路132可包括电阻和/或电容，而本发明并不加以限制。甚至，在本发明的另一些实施例中，输出级电路100可不包括负载电路132。晶体管133以及晶体管134的控制端可分别接收切换信号SWN及切换信号SWP。在本发明的一些实施例中，切换信号SWN及切换信号SWP可为相同的切换信号，但本发明并不限于此。在本实施例中，晶体管133的开启期间与晶体管134的开启期间为未重叠，但本发明也不限于此。
在本实施例中，偏压电路120以及输出电路130可分别经设计以使流经偏压电路120的电流I_M与流经输出电路130的电流I_N之间的电流比为M:N，其中M与N为正整数。举例而言，偏压电路120可包括并联的M个晶体管121，并且输出电路130可包括并联的N个晶体管131，其中M与N为正整数。另外，偏压电路120的的参考电阻122的并联电阻数量与输出电路130的负载电路132中的并联电阻数量可设计为M:N。因此，在本实施例中，如图1所示的电路节点Va1(晶体管121的第二端)的电压被设定后(亦即设定电流I_M)，电路节点Vb1(晶体管121的控制端)以及电路节点Vc1(晶体管131的第二端)的电压将固定。换言之，当电流I_M改变时，输出端VOUT的电压可追随电路节点Va1的电压，以达成可调整输出电压的电压电平的输出级功能。并且，本实施例的输出级电路100可提供稳定的输出电压信号。值得一提的是，因为偏压电路120以及输出电路130具有相同的元件，且仅差异在于数量不同，因此输出电压的电压电平可以精准的追踪(tracking)节点Va1的设定电压，而不会受到制程(Process)、电压(Voltage)和/或温度(Temperature)的影响。
此外，本实施例的晶体管121、131、133、134的基极可耦接各自对应的源极，以降低基板效应(body effect)。另外，本实施例的输出级电路100耦接至工作电压VDD的路径上(例如耦接在工作电压VDD以及输出端VOUT之间)可设置有静电防护电路，并且本实施例的输出级电路100耦接至接地端电压VSS的路径上(例如耦接在接地端电压VSS以及输出端VOUT之间)可也设置有另一静电防护电路。在本发明的另一些实施例中，输出级电路100也可被设计或改良具有输入级电路的功能或应用于输入级电路。
图2是本发明的第一范例实施例的输出级电路的电路示意图。参考图2，本实施例可为图1所示的输出级电路100的一种具体实施范例。在本实施例中，输出级电路200包括电流源电路210、偏压电路220、输出电路230以及晶体管电容250。偏压电路220以及输出电路230可形成复制偏压电路(Replica bias circuit)。电流源电路210包括晶体管211～214。偏压电路220包括晶体管221以及参考电阻222。输出电路230包括晶体管231、负载电路232、晶体管233以及晶体管234。
在本实施例中，晶体管211的第一端耦接工作电压VDD。晶体管211的第二端耦接晶体管211的控制端。晶体管212的第一端耦接工作电压VDD。晶体管212的控制端耦接晶体管211的控制端。晶体管212的第二端耦接晶体管221的第一端。晶体管213的第一端耦接晶体管211的第二端。晶体管213的第二端耦接接地端电压VSS。晶体管214的第一端耦接晶体管213的控制端、晶体管214的控制端以及电流输入端IS。晶体管214的第二端耦接接地端电压VSS。晶体管221的第一端耦接晶体管212的第二端以及晶体管221的控制端。晶体管221的第二端经由参考电阻222耦接接地端电压VSS。晶体管231的控制端耦接晶体管221的控制端。负载电路232耦接晶体管231的第二端以及输出端VOUT。晶体管233的第一端耦接工作电压VDD。晶体管233的第二端耦接晶体管231的第一端。晶体管234的第一端耦接晶体管231的第二端以及输出端VOUT。晶体管234的第二端耦接接地端电压VSS。晶体管电容250的第一端以及第二端为短路，并且都耦接接地端电压VSS。晶体管电容250的第二端还耦接晶体管234的第二端。晶体管电容250的控制端耦接晶体管221的控制端以及晶体管231的控制端。
值得注意的是，本实施例的电流源电路210的晶体管211以及晶体管212可组合为一种电流镜(Current mirror)电路。本实施例的电流镜电路可有效地复制电流输入端IS所输入的输入电流。如此一来，电流I_M可等于或近似于电流输入端IS所输入的输入电流。
在本实施例中，晶体管213、214、221、231、234以及晶体管电容250可为N型晶体管，并且晶体管211、212、233可为P型晶体管。负载电路232可包括电阻2321，而本发明并不加以限制。晶体管233以及晶体管234的控制端可分别接收切换信号SWN及切换信号SWP。在本发明的一些实施例中，切换信号SWN及切换信号SWP可为相同的切换信号，但本发明并不限于此。在本实施例中，晶体管233的开启期间与晶体管234的开启期间为未重叠，但本发明也不限于此。
在本实施例中，偏压电路220以及输出电路230可分别经设计以使流经偏压电路220的电流I_M与流经输出电路230的电流I_N之间的电流比为M:N，其中M与N为正整数。举例而言，偏压电路220可包括并联的M个晶体管221，并且输出电路230可包括并联的N个晶体管231，其中M与N为正整数。另外，偏压电路220的参考电阻222的并联电阻数量与输出电路230的负载电路232中的并联电阻数量可设计为M:N。因此，在本实施例中，如图2所示的电路节点Va2(晶体管221的第二端)的电压被设定后(亦即设定电流I_M)，电路节点Vb2(晶体管221的控制端)以及电路节点Vc2(晶体管231的第二端)的电压将固定。换言之，当电流I_M改变时，输出端VOUT的电压可追随电路节点Va2的电压，以达成可调整输出电压的电压电平的输出级功能。并且，本实施例的输出级电路200可根据电流输入端IS所输入的输入电流来提供稳定的输出电压信号。值得一提的是，因为偏压电路220以及输出电路230具有相同的元件，且仅差异在于数量不同，因此输出电压的电压电平可以精准的追踪(tracking)节点Va2的设定电压，而不会受到制程(Process)、电压(Voltage)和/或温度(Temperature)的影响。
此外，本实施例的晶体管211～214、221、231、233、234的基极可耦接各自对应的源极，以降低基板效应。另外，本实施例的输出级电路200耦接至工作电压VDD的路径上(例如耦接在工作电压VDD以及输出端VOUT之间)可设置有静电防护电路，并且本实施例的输出级电路200耦接至接地端电压VSS的路径上(例如耦接在接地端电压VSS以及输出端VOUT之间)可也设置有另一静电防护电路。
图3是本发明的第二范例实施例的输出级电路的电路示意图。参考图3，本实施例可为图1所示的输出级电路100的一种具体实施范例。在本实施例中，输出级电路300包括电流源电路310、偏压电路320、输出电路330以及晶体管电容350。偏压电路320以及输出电路330可形成复制偏压电路(Replica bias circuit)。电流源电路310包括晶体管311～314以及运算放大器(Operational Amplifier，OPA)315。偏压电路320包括晶体管321以及参考电阻322。输出电路330包括晶体管331、负载电路332、晶体管333以及晶体管334。
在本实施例中，晶体管311的第一端耦接工作电压VDD。晶体管312的第一端耦接工作电压VDD。晶体管312的控制端耦接晶体管311的控制端。晶体管312的第二端耦接晶体管321的第一端。晶体管313的第一端耦接晶体管311的第二端。晶体管313的第二端耦接接地端电压VSS。晶体管314的第一端耦接晶体管313的控制端、晶体管314的控制端以及电流输入端IS。晶体管314的第二端耦接接地端电压VSS。运算放大器315的第一输入端耦接晶体管211的第二端。运算放大器315的第二输入端耦接晶体管312的第二端。运算放大器315的输出端耦接晶体管311的控制端以及晶体管312的控制端。晶体管321的第一端耦接晶体管312的第二端以及晶体管321的控制端。晶体管321的第二端经由参考电阻322耦接接地端电压VSS。晶体管331的控制端耦接晶体管321的控制端。负载电路332耦接晶体管331的第二端以及输出端VOUT。晶体管333的第一端耦接工作电压VDD。晶体管333的第二端耦接晶体管331的第一端。晶体管334的第一端耦接晶体管331的第二端以及输出端VOUT。晶体管334的第二端耦接接地端电压VSS。晶体管电容350的第一端以及第二端为短路，并且都耦接接地端电压VSS。晶体管电容350的第二端还耦接晶体管334的第二端。晶体管电容350的控制端耦接晶体管321的控制端以及晶体管331的控制端。
值得注意的是，本实施例的电流源电路310的晶体管311、晶体管312以及运算放大器315可组合为一种运算放大器型态的电流镜电路(OPA type current mirror)。运算放大器315的两个输入端耦接在晶体管311以及晶体管312的两个第二输出端之间，并且运算放大器315的输出端耦接在晶体管311以及晶体管312的两个控制端之间。因此，本实施例的运算放大器315可有效锁住分别流经晶体管311以及晶体管312的电流，以使本实施例的电流镜电路可有效地复制电流输入端IS所输入的输入电流。如此一来，电流I_M可等于或近似于电流输入端IS所输入的输入电流。
在本实施例中，晶体管313、314、321、331、334以及晶体管电容350可为N型晶体管，并且晶体管311、312、333可为P型晶体管。负载电路332可包括电阻3321，而本发明并不加以限制。晶体管333以及晶体管334的控制端可分别接收切换信号SWN及切换信号SWP。在本发明的一些实施例中，切换信号SWN及切换信号SWP可为相同的切换信号，但本发明并不限于此。在本实施例中，晶体管333的开启期间与晶体管334的开启期间为未重叠，但本发明也不限于此。
在本实施例中，偏压电路320以及输出电路330可分别经设计以使流经偏压电路320的电流I_M与流经输出电路330的电流I_N之间的电流比为M:N，其中M与N为正整数。举例而言，偏压电路320可包括并联的M个晶体管321，并且输出电路330可包括并联的N个晶体管331，其中M与N为正整数。或者，偏压电路320的参考电阻322的并联电阻数量与输出电路330的负载电路332中的并联电阻数量可设计为M:N。因此，在本实施例中，如图3所示的电路节点Va3(晶体管321的第二端)的电压被设定后(亦即设定电流I_M)，电路节点Vb3(晶体管321的控制端)以及电路节点Vc3(晶体管331的第二端)的电压将固定。换言之，当电流I_M改变时，输出端VOUT的电压可追随电路节点Va3的电压，以达成可调整输出电压的电压电平的输出级功能。并且，本实施例的输出级电路300可根据电流输入端IS所输入的输入电流来提供稳定的输出电压信号。值得一提的是，因为偏压电路320以及输出电路330具有相同的元件，且仅差异在于数量不同，因此输出电压的电压电平可以精准的追踪(tracking)节点Va3的设定电压，而不会受到制程(Process)、电压(Voltage)和/或温度(Temperature)的影响。
此外，本实施例的晶体管311～314、321、331、333、334的基极可耦接各自对应的源极，以降低基板效应。另外，本实施例的输出级电路300耦接至工作电压VDD的路径上(例如耦接在工作电压VDD以及输出端VOUT之间)可设置有静电防护电路，并且本实施例的输出级电路300耦接至接地端电压VSS的路径上(例如耦接在接地端电压VSS以及输出端VOUT之间)可也设置有另一静电防护电路。
图4是本发明的第三范例实施例的输出级电路的电路示意图。参考图4，本实施例可为图1所示的输出级电路100的一种具体实施范例。在本实施例中，输出级电路400包括电流源电路410、偏压电路420、输出电路430以及晶体管电容450。偏压电路420以及输出电路430可形成复制偏压电路(Replica bias circuit)。电流源电路410包括晶体管411～415、运算放大器416以及参考电阻417。偏压电路420包括晶体管421以及参考电阻422。输出电路430包括晶体管431、负载电路432、晶体管433以及晶体管434。
在本实施例中，晶体管411的第一端耦接工作电压VDD。晶体管411的第二端耦接晶体管411的控制端。晶体管412的第一端耦接工作电压VDD。晶体管412的控制端耦接晶体管411的控制端。晶体管412的第二端耦接晶体管421的第一端。晶体管413的第一端耦接晶体管411的第二端。晶体管413的第二端耦接接地端电压VSS。晶体管414的第一端耦接晶体管413的控制端、晶体管414的控制端以及电流输入端IS。晶体管414的第二端耦接接地端电压VSS。晶体管411的控制端耦接晶体管411的第二端。晶体管415的第一端耦接工作电压VDD。晶体管415的控制端耦接晶体管411的控制端以及晶体管412的控制端。晶体管415的第二端经由参考电阻417耦接接地端电压VSS。运算放大器416的第一输入端耦接晶体管415的第二端。运算放大器416的第二输入端耦接晶体管421的第二端。运算放大器416的输出端耦接晶体管421的控制端。
在本实施例中，晶体管421的第一端耦接晶体管412的第二端。晶体管421的第二端经由参考电阻422耦接接地端电压VSS。晶体管431的控制端耦接晶体管421的控制端。负载电路432耦接晶体管431的第二端以及输出端VOUT。晶体管433的第一端耦接工作电压VDD。晶体管433的第二端耦接晶体管431的第一端。晶体管434的第一端耦接晶体管431的第二端以及输出端VOUT。晶体管434的第二端耦接接地端电压VSS。晶体管电容450的第一端以及第二端为短路，并且都耦接接地端电压VSS。晶体管电容450的第二端还耦接晶体管434的第二端。晶体管电容450的控制端耦接晶体管421的控制端以及晶体管431的控制端。
值得注意的是，本实施例的电流源电路410的晶体管411、晶体管412以及晶体管415可组合为一种电流镜电路，并且本实施例的晶体管421的控制端不耦接晶体管421的第一端。本实施例的运算放大器416的输出端耦接晶体管421的控制端，以固定晶体管421的控制端的电压。因此，本实施例的运算放大器416可有效锁住流经晶体管421的电流I_M。更重要的是，晶体管421的第一端至工作电压VDD之间可以有更多的电压头部空间(VoltageHeadroom)。如此一来，电流I_M可等于或近似于电流输入端IS所输入的输入电流。
在本实施例中，晶体管413、414、421、431、434以及晶体管电容450可为N型晶体管，并且晶体管411、412、415、433可为P型晶体管。负载电路432可包括电阻4321，而本发明并不加以限制。晶体管433以及晶体管434的控制端可分别接收切换信号SWN及切换信号SWP。在本发明的一些实施例中，切换信号SWN及切换信号SWP可为相同的切换信号，但本发明并不限于此。在本实施例中，晶体管433的开启期间与晶体管434的开启期间为未重叠，但本发明并不限于此。
在本实施例中，偏压电路420以及输出电路430可分别经设计以使流经偏压电路420的电流I_M与流经输出电路430的电流I_N之间的电流比为M:N，其中M与N为正整数。举例而言，偏压电路420可包括并联的M个晶体管421，并且输出电路430可包括并联的N个晶体管431，其中M与N为正整数。或者，偏压电路420的参考电阻422的并联电阻数量与输出电路430的负载电路432中的并联电阻数量可设计为M:N。因此，在本实施例中，如图4所示的电路节点Va4(晶体管421的第二端)的电压被设定后(亦即设定电流I_M)，电路节点Vb4(晶体管421的控制端)以及电路节点Vc4(晶体管431的第二端)的电压将固定。换言之，当电流I_M改变时，输出端VOUT的电压可追随电路节点Va4的电压，以达成可调整输出电压的电压电平的输出级功能。并且，本实施例的输出级电路400可根据电流输入端IS所输入的输入电流来提供稳定的输出电压信号。值得一提的是，因为偏压电路420以及输出电路430具有相同的元件，且仅差异在于数量不同，因此输出电压的电压电平可以精准的追踪(tracking)节点Va4的设定电压，而不会受到制程(Process)、电压(Voltage)和/或温度(Temperature)的影响。
此外，本实施例的晶体管411～415、421、431、433、434的基极可耦接各自对应的源极，以降低基板效应。另外，本实施例的输出级电路400耦接至工作电压VDD的路径上(例如耦接在工作电压VDD以及输出端VOUT之间)可设置有静电防护电路，并且本实施例的输出级电路400耦接至接地端电压VSS的路径上(例如耦接在接地端电压VSS以及输出端VOUT之间)可也设置有另一静电防护电路。
图5是本发明的第四范例实施例的输出级电路的电路示意图。参考图5，本实施例可为图1所示的输出级电路100的一种具体实施范例。在本实施例中，输出级电路500包括电流源电路510、偏压电路520、输出电路530以及晶体管电容550。偏压电路520以及输出电路530可形成复制偏压电路(Replica bias circuit)。电流源电路510包括晶体管511～515、517以及运算放大器516。偏压电路520包括晶体管521以及参考电阻522。输出电路530包括晶体管531、负载电路532、晶体管533以及晶体管534。
在本实施例中，晶体管511的第一端耦接工作电压VDD。晶体管511的第二端耦接晶体管511的控制端。晶体管512的第一端耦接工作电压VDD。晶体管512的控制端耦接晶体管511的控制端。晶体管512的第二端耦接晶体管521的第一端。晶体管513的第一端耦接晶体管511的第二端。晶体管513的第二端耦接接地端电压VSS。晶体管514的第一端耦接晶体管513的控制端、晶体管514的控制端以及电流输入端IS。晶体管514的第二端耦接接地端电压VSS。晶体管511的控制端耦接晶体管511的第二端。晶体管515的第一端耦接工作电压VDD。晶体管515的控制端耦接晶体管511的控制端以及晶体管512的控制端。晶体管515的第二端耦接晶体管517的第一端。晶体管517的第二端耦接接地端电压VSS。晶体管517的控制端耦接晶体管513的控制端。运算放大器516的第一输入端耦接晶体管512的第二端。运算放大器516的第二输入端耦接晶体管515的第二端。运算放大器516的输出端耦接晶体管521的控制端。
在本实施例中，晶体管521的第一端耦接晶体管512的第二端。晶体管521的第二端经由参考电阻522耦接接地端电压VSS。晶体管531的控制端耦接晶体管521的控制端。负载电路532耦接晶体管531的第二端以及输出端VOUT。晶体管533的第一端耦接工作电压VDD。晶体管533的第二端耦接晶体管531的第一端。晶体管534的第一端耦接晶体管531的第二端以及输出端VOUT。晶体管534的第二端耦接接地端电压VSS。晶体管电容550的第一端以及第二端为短路，并且都耦接接地端电压VSS。晶体管电容550的第二端还耦接晶体管534的第二端。晶体管电容550的控制端耦接晶体管521的控制端以及晶体管531的控制端。
值得注意的是，本实施例的电流源电路510的晶体管511、晶体管512以及晶体管515以及运算放大器516可组合为一种运算放大器型态的电流镜电路，并且本实施例的晶体管521的控制端不耦接晶体管521的第一端。本实施例的运算放大器516的两个输入端耦接晶体管512以及晶体管515的两个第二端，以锁住流经晶体管512以及晶体管515的电流。并且，本实施例的运算放大器516的输出端耦接晶体管521的控制端，以固定晶体管521的控制端的电压。因此，本实施例的运算放大器516可有效锁住流经晶体管521的电流I_M。更重要的是，晶体管521的第一端至工作电压VDD之间可以有更多的电压头部空间(VoltageHeadroom)。如此一来，电流I_M可等于或近似于电流输入端IS所输入的输入电流。
在本实施例中，晶体管513、514、517、521、531、533以及晶体管电容550可为N型晶体管，并且晶体管511、512、515、534可为P型晶体管。负载电路532可包括电阻5321，而本发明并不加以限制。晶体管533以及晶体管534的控制端可分别接收切换信号SWN及切换信号SWP。在本发明的一些实施例中，切换信号SWN及切换信号SWP可为相同的切换信号，但本发明并不限于此。在本实施例中，晶体管533的开启期间与晶体管534的开启期间为未重叠，但本发明并不限于此。
在本实施例中，偏压电路520以及输出电路530可分别经设计以使流经偏压电路520的电流I_M与流经输出电路530的电流I_N之间的电流比为M:N，其中M与N为正整数。举例而言，偏压电路520可包括并联的M个晶体管521，并且输出电路530可包括并联的N个晶体管531，其中M与N为正整数。或者，偏压电路520的参考电阻222的并联电阻数量与输出电路530的负载电路532中的并联电阻数量可设计为M:N。因此，在本实施例中，如图5所示的电路节点Va5(晶体管521的第二端)的电压被设定后(亦即设定电流I_M)，电路节点Vb5(晶体管521的控制端)以及电路节点Vc5(晶体管531的第二端)的电压将固定。换言之，当电流I_M改变时，输出端VOUT的电压可追随电路节点Va5的电压，以达成可调整输出电压的电压电平的输出级功能。并且，本实施例的输出级电路500可根据电流输入端IS所输入的输入电流来提供稳定的输出电压信号。值得一提的是，因为偏压电路520以及输出电路530具有相同的元件，且仅差异在于数量不同，因此输出电压的电压电平可以精准的追踪(tracking)节点Va5的设定电压，而不会受到制程(Process)、电压(Voltage)和/或温度(Temperature)的影响。
此外，本实施例的晶体管511～515、517、521、531、533、534、550的基极可耦接各自对应的源极，以降低基板效应。另外，本实施例的输出级电路500耦接至工作电压VDD的路径上(例如耦接在工作电压VDD以及输出端VOUT之间)可设置有静电防护电路，并且本实施例的输出级电路500耦接至接地端电压VSS的路径上(例如耦接在接地端电压VSS以及输出端VOUT之间)可也设置有另一静电防护电路。
图6是本发明的第五范例实施例的输出级电路的电路示意图。参考图6，本实施例可为图1所示的输出级电路100的一种具体实施范例。在本实施例中，输出级电路600包括电流源电路610、偏压电路620、输出电路630以及晶体管电容650。偏压电路620以及输出电路630可形成复制偏压电路(Replica bias circuit)。电流源电路610包括晶体管611～614、运算放大器615以及参考电阻616。偏压电路620包括晶体管621以及参考电阻622。输出电路630包括晶体管631、负载电路632、晶体管633以及晶体管634。
在本实施例中，晶体管611的第一端耦接工作电压VDD。晶体管611的第二端耦接晶体管611的控制端。晶体管612的第一端耦接工作电压VDD。晶体管612的控制端耦接晶体管611的控制端。晶体管612的第二端经由参考电阻616耦接接地端电压VSS。晶体管613的第一端耦接晶体管611的第二端。晶体管613的第二端耦接接地端电压VSS。晶体管614的第一端耦接晶体管613的控制端、晶体管614的控制端以及电流输入端IS。晶体管614的第二端耦接接地端电压VSS。晶体管611的控制端耦接晶体管611的第二端。运算放大器616的第一输入端耦接晶体管612的第二端。运算放大器616的第二输入端耦接晶体管621的第二端。运算放大器616的输出端耦接晶体管621的控制端。
在本实施例中，晶体管621的第一端耦接晶体管612的第二端。晶体管621的第二端经由参考电阻622耦接接地端电压VSS。晶体管631的控制端耦接晶体管621的控制端。负载电路632耦接晶体管631的第二端以及输出端VOUT。晶体管633的第一端耦接工作电压VDD。晶体管633的第二端耦接晶体管631的第一端。晶体管634的第一端耦接晶体管631的第二端以及输出端VOUT。晶体管634的第二端耦接接地端电压VSS。晶体管电容650的第一端以及第二端为短路，并且都耦接接地端电压VSS。晶体管电容650的第二端还耦接晶体管634的第二端晶体管电容650的控制端耦接晶体管621的控制端以及晶体管631的控制端。
值得注意的是，本实施例的电流源电路610的晶体管611以及晶体管612以及运算放大器616可组合为一种运算放大器型态的电流镜电路，并且本实施例的晶体管621的控制端不耦接晶体管621的第一端。本实施例的运算放大器616的两个输入端耦接晶体管612以及晶体管621的两个第二端，以锁住流经晶体管612以及晶体管621的电流。并且，本实施例的运算放大器616的输出端耦接晶体管621的控制端，以固定晶体管621的控制端的电压。因此，本实施例的运算放大器616可有效锁住流经晶体管621的电流I_M。更重要的是，晶体管621的第一端至工作电压VDD之间可以有更多的电压头部空间(Voltage Headroom)。如此一来，电流I_M可等于或近似于电流输入端IS所输入的输入电流。
在本实施例中，晶体管613、614、621、631、633以及晶体管电容650可为N型晶体管，并且晶体管611、612、634可为P型晶体管。负载电路632可包括电阻6321，而本发明并不加以限制。晶体管633以及晶体管634的控制端可分别接收切换信号SWN及切换信号SWP。在本发明的一些实施例中，切换信号SWN及切换信号SWP可为相同的切换信号，但本发明并不限于此。在本实施例中，晶体管633的开启期间与晶体管634的开启期间为未重叠，但本发明并不限于此。
在本实施例中，偏压电路620以及输出电路630可分别经设计以使流经偏压电路620的电流I_M与流经输出电路630的电流I_N之间的电流比为M:N，其中M与N为正整数。举例而言，偏压电路620可包括并联的M个晶体管621，并且输出电路630可包括并联的N个晶体管631，其中M与N为正整数。或者，偏压电路620的参考电阻622的并联电阻数量与输出电路630的负载电路632中的并联电阻数量可设计为M:N。因此，在本实施例中，如图6所示的电路节点Va6(晶体管621的第二端)的电压被设定后(亦即设定电流I_M)，电路节点Vb6(晶体管621的控制端)以及电路节点Vc6(晶体管631的第二端)的电压将固定。换言之，当电流I_M改变时，输出端VOUT的电压可追随电路节点Va6的电压，以达成可调整输出电压的电压电平的输出级功能。并且，本实施例的输出级电路600可根据电流输入端IS所输入的输入电流来提供稳定的输出电压信号。值得一提的是，因为偏压电路620以及输出电路630具有相同的元件，且仅差异在于数量不同，因此输出电压的电压电平可以精准的追踪(tracking)节点Va6的设定电压，而不会受到制程(Process)、电压(Voltage)和/或温度(Temperature)的影响。
此外，本实施例的晶体管611～614、621、631、633、634、650的基极可耦接各自对应的源极，以降低基板效应。另外，本实施例的输出级电路600耦接至工作电压VDD的路径上(例如耦接在工作电压VDD以及输出端VOUT之间)可设置有静电防护电路，并且本实施例的输出级电路600耦接至接地端电压VSS的路径上(例如耦接在接地端电压VSS以及输出端VOUT之间)可也设置有另一静电防护电路。
综上所述，本发明的输出级电路可根据输入电流来提供相应且稳定的输出电压信号，并且本发明的输出级电路架构为一种无调压器(Regulator-free)设计。本发明的输出级电路架构可通过偏压电路以及输出电路的电路设计，而具有弹性的电流转换比例，进而可弹性地调整输出电压的电压电平。值得一提的是，利用复制偏压电路架构，因此输出电压的电压电平可以精准的追踪(tracking)设定电压，不会受到制程(Process)、电压(Voltage)和/或温度(Temperature)的影响。此外，本发明的输出级电路还可额外设置有静电防护电路，以使提供良好的输出级电路功能。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (20)

1.一种输出级电路，其特征在于，包括：
电流源电路；
偏压电路，耦接在所述电流源电路以及接地端电压之间；以及
输出电路，包括：
第一晶体管，其中所述第一晶体管的控制端耦接所述偏压电路；以及
负载电路，耦接所述第一晶体管的第二端以及输出端；
第二晶体管，其中所述第二晶体管的第一端耦接一工作电压，并且所述第二晶体管的第二端耦接所述第一晶体管的第一端；以及
第三晶体管，其中所述第三晶体管的第一端耦接所述第一晶体管的所述第二端以及所述输出端，并且所述第三晶体管的第二端耦接所述接地端电压。
2.根据权利要求1所述的输出级电路，其特征在于，所述第二晶体管为P型晶体管，并且所述第一晶体管以及所述第三晶体管为N型晶体管。
3.根据权利要求1所述的输出级电路，其特征在于，所述负载电路包括电阻和/或电容。
4.根据权利要求1所述的输出级电路，其特征在于，所述偏压电路包括：
参考电阻，其中所述参考电阻的第一端耦接所述电流源电路以及所述第一晶体管的所述控制端，并且所述参考电阻的第二端耦接所述接地端电压。
5.根据权利要求1所述的输出级电路，其特征在于，所述偏压电路包括：
第四晶体管，其中所述第四晶体管的第一端耦接所述电流源电路，所述第四晶体管的第二端耦接所述接地端电压，并且所述第四晶体管的控制端耦接所述第一晶体管的所述控制端与所述第四晶体管的第一端。
6.根据权利要求5所述的输出级电路，其特征在于，所述偏压电路包括：
参考电阻，其中所述参考电阻的第一端耦接所述第四晶体管的所述第二端以及所述第一晶体管的所述控制端，并且所述参考电阻的第二端耦接所述接地端电压。
7.根据权利要求5所述的输出级电路，其特征在于，所述电流源电路包括：
第五晶体管，其中所述第五晶体管的第一端耦接所述工作电压；
第六晶体管，其中所述第六晶体管的第一端耦接所述工作电压，所述第六晶体管的控制端耦接所述第五晶体管的控制端，并且所述第六晶体管的第二端耦接所述偏压电路；
第七晶体管，其中所述第七晶体管的第一端耦接所述第五晶体管的第二端与所述第五晶体管的控制端，并且所述第七晶体管的第二端耦接所述接地端电压；以及
第八晶体管，其中所述第八晶体管的第一端耦接所述第七晶体管的控制端、所述第八晶体管的控制端以及电流输入端，并且所述第八晶体管的第二端耦接所述接地端电压。
8.根据权利要求7所述的输出级电路，其特征在于，所述第五晶体管以及所述第六晶体管为P型晶体管，并且所述第七晶体管以及所述第八晶体管为N型晶体管。
9.根据权利要求7所述的输出级电路，其特征在于，所述电流源电路还包括：
第一运算放大器，其中所述第一运算放大器的第一输入端耦接所述第五晶体管的所述第二端，所述第一运算放大器的第二输入端耦接所述第六晶体管的所述第二端，并且所述第一运算放大器的输出端耦接所述第五晶体管的所述控制端以及所述第六晶体管的所述控制端。
10.根据权利要求7所述的输出级电路，其特征在于，所述第五晶体管的所述控制端耦接所述第五晶体管的所述第二端，并且所述输出级电路还包括：
第九晶体管，其中所述第九晶体管的第一端耦接所述工作电压，所述第九晶体管的控制端耦接所述第五晶体管的所述控制端以及所述第六晶体管的所述控制端，并且所述第九晶体管的第二端耦接参考电阻；以及
第二运算放大器，其中所述第二运算放大器的第一输入端耦接所述第九晶体管的所述第二端，所述第二运算放大器的第二输入端耦接所述第四晶体管的所述第二端，并且所述第二运算放大器的输出端耦接所述第四晶体管的所述控制端与第一晶体管的所述控制端。
11.根据权利要求10所述的输出级电路，其特征在于，所述第九晶体管为P型晶体管。
12.根据权利要求10所述的输出级电路，其特征在于，所述第五晶体管的所述控制端耦接所述第五晶体管的所述第二端，并且所述输出级电路还包括：
第十晶体管，其中所述第十晶体管的第一端耦接所述工作电压，所述第十晶体管的控制端耦接所述第五晶体管的所述控制端以及所述第六晶体管的所述控制端；
第十一晶体管，其中所述第十一晶体管的第一端耦接所述第十晶体管的第二端，所述第十一晶体管的控制端耦接所述第七晶体管的所述控制端，并且所述十一晶体管的第二端耦接所述接地端电压；以及
第三运算放大器，其中所述第三运算放大器的第一输入端耦接所述第十晶体管的所述第二端，所述第三运算放大器的第二输入端耦接所述第六晶体管的所述第二端，并且所述第二运算放大器的输出端耦接所述第四晶体管的所述控制端与所述第一晶体管的所述控制端。
13.根据权利要求12所述的输出级电路，其特征在于，所述第十晶体管为P型晶体管，所述第十一晶体管为N型晶体管。
14.根据权利要求5所述的输出级电路，其特征在于，所述电流源电路包括：
第十二晶体管，其中所述第十二晶体管的第一端耦接所述工作电压，并且所述第十二晶体管的控制端耦接所述第十二晶体管的第二端；
第十三晶体管，其中所述第十三晶体管的第一端耦接所述工作电压，所述第十三晶体管的控制端耦接所述第十二晶体管的所述控制端，并且所述第十二晶体管的第二端耦接参考电阻；
第四运算放大器，其中所述第四运算放大器的第一输入端耦接所述第十三晶体管的所述第二端，所述第四运算放大器的第二输入端耦接所述第四晶体管的所述第二端，并且第四运算放大器的输出端耦接所述第四晶体管的所述控制端；
第十四晶体管，其中所述第十四晶体管的第一端耦接所述第十二晶体管的所述第二端，并且所述第十四晶体管的第二端耦接所述接地端电压；以及
第十五晶体管，其中所述第十五晶体管的第一端耦接所述第十四晶体管的控制端、所述第十五晶体管的控制端以及电流输入端，并且所述第十五晶体管的第二端耦接所述接地端电压。
15.根据权利要求14所述的输出级电路，其特征在于，所述第十二晶体管以及所述第十三晶体管为P型晶体管，并且所述第十四晶体管以及所述第十五晶体管为N型晶体管。
16.根据权利要求1所述的输出级电路，其特征在于，所述第二晶体管的所述控制端接收第一切换信号，并且所述第三晶体管的所述控制端接收第二切换信号。
17.根据权利要求1所述的输出级电路，其特征在于，所述第二晶体管的开启期间与所述第三晶体管的开启期间为未重叠。
18.根据权利要求1所述的输出级电路，其特征在于，还包括：
晶体管电容，其中所述晶体管电容的第一端以及第二端为短路并且耦接所述接地端电压，所述晶体管电容的所述第二端还耦接所述第三晶体管的所述第二端，并且所述晶体管电容的控制端耦接所述第一晶体管的所述控制端以及所述偏压电路。
19.根据权利要求1所述的输出级电路，其特征在于，流经所述偏压电路的第一电流与流经所述输出电路的第二电流之间的电流比为M:N，其中M与N为正整数。
20.根据权利要求1所述的输出级电路，其特征在于，所述偏压电路包括并联的M个第四晶体管，并且所述输出电路包括并联的N个第一晶体管，其中M与N为正整数。
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Publication number Priority date Publication date Assignee Title
US11625057B2 (en) * 2021-03-04 2023-04-11 United Semiconductor Japan Co., Ltd. Voltage regulator providing quick response to load change
CN116543804B (zh) * 2023-07-07 2023-11-24 长鑫存储技术有限公司 驱动控制电路和存储器

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4438388A (en) * 1981-12-11 1984-03-20 Motorola, Inc. Single stage operational amplifier voltage reference
US6566938B2 (en) * 2001-07-27 2003-05-20 Fujitsu Limited System for a constant current source
TW200717215A (en) * 2005-10-25 2007-05-01 Realtek Semiconductor Corp Voltage buffer circuit
TW200828806A (en) * 2006-12-29 2008-07-01 Univ Nat Chiao Tung Mixed voltage input/output buffer
US8022729B2 (en) * 2008-04-11 2011-09-20 Micron Technology, Inc. Signal driver circuit having adjustable output voltage for a high logic level output signal
US7839174B2 (en) * 2008-12-09 2010-11-23 Himax Technologies Limited Mixed-voltage tolerant I/O buffer and output buffer circuit thereof
US8063674B2 (en) * 2009-02-04 2011-11-22 Qualcomm Incorporated Multiple supply-voltage power-up/down detectors
US8022730B2 (en) * 2009-10-13 2011-09-20 Himax Technologies Limited Driving circuit with slew-rate enhancement circuit
US7834653B1 (en) * 2009-10-31 2010-11-16 Lsi Corporation Failsafe and tolerant driver architecture and method
US8120428B2 (en) * 2010-05-18 2012-02-21 Analog Devices, Inc. Apparatus and method for low noise amplification
US8648580B2 (en) * 2010-12-08 2014-02-11 Mediatek Singapore Pte. Ltd. Regulator with high PSRR
JPWO2013042285A1 (ja) * 2011-09-22 2015-03-26 パナソニックＩｐマネジメント株式会社 電圧検出回路及びそれを備えた電圧レギュレータ装置
KR101887988B1 (ko) * 2012-07-03 2018-08-14 삼성전자 주식회사 이미지 센서 칩, 이의 동작 방법, 및 이를 포함하는 시스템
US9146569B2 (en) * 2013-03-13 2015-09-29 Macronix International Co., Ltd. Low drop out regulator and current trimming device
US20160093273A1 (en) * 2014-09-30 2016-03-31 Samsung Electronics Co., Ltd. Dynamic vision sensor with shared pixels and time division multiplexing for higher spatial resolution and better linear separable data
US9715245B2 (en) * 2015-01-20 2017-07-25 Taiwan Semiconductor Manufacturing Company Limited Circuit for generating an output voltage and method for setting an output voltage of a low dropout regulator
US9380208B1 (en) * 2015-04-13 2016-06-28 Omnivision Technologies, Inc. Image sensor power supply rejection ratio noise reduction through ramp generator
US9911773B2 (en) * 2015-06-18 2018-03-06 Omnivision Technologies, Inc. Virtual high dynamic range large-small pixel image sensor
US10044948B2 (en) * 2015-11-12 2018-08-07 Omnivision Technologies, Inc. Image sensor global shutter supply circuit with variable bandwidth
US9848152B1 (en) * 2016-09-27 2017-12-19 Omnivision Technologies, Inc. Analog dithering to reduce vertical fixed pattern noise in image sensors
US9888185B1 (en) * 2016-12-20 2018-02-06 Omnivision Technologies, Inc. Row decoder for high dynamic range image sensor using in-frame multi-bit exposure control
EP3869791A1 (en) * 2016-12-30 2021-08-25 Sony Advanced Visual Sensing AG Data rate control for event-based vision sensor
EP3352042B1 (en) * 2017-01-18 2021-04-07 ams AG Output circuit and method for providing an output current
US10348994B2 (en) * 2017-04-06 2019-07-09 Samsung Electronics Co., Ltd. Intensity image acquisition from dynamic vision sensors
US10498300B2 (en) * 2017-07-17 2019-12-03 Power Integrations, Inc. Voltage-to-current transconductance operational amplifier with adaptive biasing
TWI633408B (zh) * 2017-08-17 2018-08-21 力晶科技股份有限公司 穩壓輸出裝置
TWI678108B (zh) * 2017-08-23 2019-11-21 恆景科技股份有限公司 影像感測器的影像處理系統及方法
US10579084B2 (en) * 2018-01-30 2020-03-03 Mediatek Inc. Voltage regulator apparatus offering low dropout and high power supply rejection
US10356351B1 (en) * 2018-02-07 2019-07-16 Omnivision Technologies, Inc. Image sensor with dual conversion gain readout
US10827143B2 (en) * 2018-02-23 2020-11-03 Omnivision Technologies, Inc. CMOS image sensor clamping method with divided bit lines
US10986290B2 (en) * 2018-05-18 2021-04-20 Omnivision Technologies, Inc. Wide dynamic range image sensor with global shutter
KR20190133465A (ko) * 2018-05-23 2019-12-03 삼성전자주식회사 다이나믹 비전 센서의 데이터 처리 방법, 이를 수행하는 다이나믹 비전 센서 및 이를 포함하는 전자 장치
US10347325B1 (en) * 2018-06-29 2019-07-09 Realtek Semiconductor Corporation DDR4 memory I/O driver
US10909824B2 (en) * 2018-08-14 2021-02-02 Samsung Electronics Co., Ltd. System and method for pulsed light pattern capturing using a dynamic vision sensor
TWI680303B (zh) * 2018-09-05 2019-12-21 威鋒電子股份有限公司 電流感測器
US11140349B2 (en) * 2018-09-07 2021-10-05 Samsung Electronics Co., Ltd. Image sensor incuding CMOS image sensor pixel and dynamic vision sensor pixel
TWI747052B (zh) * 2018-10-24 2021-11-21 大陸商廣州印芯半導體技術有限公司 具有加密功能的光學感測器及影像資料加密方法
US10666257B1 (en) * 2018-11-02 2020-05-26 Texas Instruments Incorporated Failsafe, ultra-wide voltage input output interface using low-voltage gate oxide transistors
US10725491B2 (en) * 2018-12-05 2020-07-28 Texas Instruments Incorporated Methods and apparatus to correct gate bias for a diode-connected transistor
CN109842768B (zh) * 2019-01-29 2020-05-15 上海芯仑光电科技有限公司 一种像素采集电路及图像传感器
JP2020174240A (ja) * 2019-04-08 2020-10-22 ソニーセミコンダクタソリューションズ株式会社 撮像装置
US11971735B2 (en) * 2019-11-01 2024-04-30 Texas Instruments Incorporated Low area frequency compensation circuit and method
US11095254B1 (en) * 2020-01-23 2021-08-17 Analog Devices International Unlimited Company Circuits and methods to reduce distortion in an amplifier
CN111405209B (zh) * 2020-03-23 2022-07-19 Oppo广东移动通信有限公司 一种像素单元、信号处理方法及存储介质
CN111327278B (zh) * 2020-04-10 2023-10-13 上海兆芯集成电路股份有限公司 输出级电路
US11392158B2 (en) * 2020-11-02 2022-07-19 Texas Instruments Incorporated Low threshold voltage transistor bias circuit
US11625057B2 (en) * 2021-03-04 2023-04-11 United Semiconductor Japan Co., Ltd. Voltage regulator providing quick response to load change
FR3134487A1 (fr) * 2022-04-06 2023-10-13 Stmicroelectronics (Grenoble 2) Sas Dispositif de copie d'un courant

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