CN114428204A - 芯片输出特性的调整方法和装置 - Google Patents

芯片输出特性的调整方法和装置 Download PDF

Info

Publication number
CN114428204A
CN114428204A CN202011186475.6A CN202011186475A CN114428204A CN 114428204 A CN114428204 A CN 114428204A CN 202011186475 A CN202011186475 A CN 202011186475A CN 114428204 A CN114428204 A CN 114428204A
Authority
CN
China
Prior art keywords
chip
electrically programmable
tested
programmable fuse
target
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202011186475.6A
Other languages
English (en)
Other versions
CN114428204B (zh
Inventor
陈亮
尹扬扬
陈柏宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202011186475.6A priority Critical patent/CN114428204B/zh
Priority to PCT/CN2021/106197 priority patent/WO2022088762A1/zh
Priority to US17/446,616 priority patent/US12002751B2/en
Publication of CN114428204A publication Critical patent/CN114428204A/zh
Application granted granted Critical
Publication of CN114428204B publication Critical patent/CN114428204B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
    • G01R31/2803—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP] by means of functional tests, e.g. logic-circuit-simulation or algorithms therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本申请实施例提供了一种芯片输出特性的调整方法和装置，在对待测芯片的输出特性进行调整时，先根据各电可编程熔丝的状态确定待测芯片的输出特性是否已经进行过调整，并在确定该待测芯片的输出特性未经过调整时，根据待测芯片的输出表现在多个调整方案中，有针对性地确定芯片对应的目标调整方案；并根据目标调整方案对待测芯片中的电可编程熔丝进行熔断处理，从而实现对待测芯片的输出特性进行调整，实现了在测试过程中对芯片的输出特性进行调整，以保证调整后的芯片的输出特性的一致性。

Description

芯片输出特性的调整方法和装置
技术领域
本发明涉及半导体芯片技术领域，尤其涉及一种芯片输出特性的调整方法和装置。
背景技术
在芯片制造过程中，受工艺偏差、电路失配以及芯片生产批次不同等因素的影响，生产出的芯片的特性与设计仿真模拟值有较大的偏差，从而导致芯片的输出特性与预期存在较大的偏差。
为了提高芯片输出特性的一致性，在现有技术中，通常是采用统一的调整方案对芯片中的电可编程熔丝(electrically programmable fuse，E-fuse)进行烧录，但后端测试过程中大量的芯片特性表现各异，无法保证芯片输出特性的一致性，从而难以实现对芯片出货质量的把控。
因此，如何在测试过程中对芯片的输出特性进行调整，以保证调整后的芯片的输出特性的一致性，是本领域技术人员亟待解决的问题。
发明内容
本发明实施例提供了一种芯片输出特性的调整方法和装置，实现了在测试过程中对芯片的输出特性进行调整，以保证调整后的芯片的输出特性的一致性。
第一方面，本申请实施例提供了一种芯片输出特性的调整方法，该芯片输出特性的调整方法可以包括：
检测待测芯片中的各电可编程熔丝的状态。
若检测到所述各电可编程熔丝均未被熔断，则根据所述待测芯片的输出表现在多个调整方案中确定所述芯片对应的目标调整方案。
根据所述目标调整方案对所述待测芯片中的电可编程熔丝进行熔断处理，以对所述待测芯片的输出特性进行调整。
在一种可能的实现方式中，所述根据所述目标调整方案对所述待测芯片中的电可编程熔丝进行熔断，包括：
对所述待测芯片中，与所述目标调整方案对应的电可编程熔丝进行熔断。
在一种可能的实现方式中，所述对所述待测芯片中，与所述目标调整方案对应的电可编程熔丝进行熔断，包括：
根据调整方案与电可编程熔丝之间的映射关系，在所述待测芯片中确定所述目标调整方案对应的目标电可编程熔丝。
对所述目标电可编程熔丝进行熔断，并关闭所述待测芯片中除所述目标电可编程熔丝之外的其他电可编程熔丝。
在一种可能的实现方式中，所述输出表现为一个时钟信号输出两组数据描述，所述根据所述待测芯片的输出表现在多个调整方案中确定所述芯片对应的目标调整方案，包括：
分别采用所述多个调整方案计算所述待测芯片两组数据的差值绝对值。
根据多个差值绝对值，在所述多个调整方案中确定所述待测芯片对应的所述目标调整方案。
在一种可能的实现方式中，所述根据多个差值绝对值，在所述多个调整方案中确定所述待测芯片对应的所述目标调整方案，包括：
在所述多个差值绝对值中确定最小的差值绝对值。
将所述最小的差值绝对值对应的调整方案确定为所述待测芯片对应的所述目标调整方案。
在一种可能的实现方式中，所述芯片输出特性的调整方法还包括：
若检测到所述芯片中存在至少一个电可编程熔丝被熔断，则关闭所述待测芯片。
在一种可能的实现方式中，所述根据所述目标调整方案对所述待测芯片中的电可编程熔丝进行熔断处理之后，所述芯片输出特性的调整方法还包括：
再次检测所述待测芯片中的各电可编程熔丝的状态。
根据所述各电可编程熔丝的状态，对电可编程熔丝的熔断结果进行检测。
在一种可能的实现方式中，所述芯片输出特性的调整方法还包括：
测试所述待测芯片的初始输出特性；所述初始输出特性是在对所述待测芯片中的电可编程熔丝进行熔断处理之前测试得到的。
将所述初始输出特性与所述调整后的待测芯片的输出特性进行比较，确定调整的功效。
在一种可能的实现方式中，所述根据所述目标调整方案对所述待测芯片中的电可编程熔丝进行熔断处理之后，所述芯片输出特性的调整方法还包括：
将所述待测芯片的输出特性恢复至熔断处理之前的初始输出特性。
第二方面，本申请实施例还提供了一种芯片输出特性的调整装置，该芯片输出特性的调整装置可以包括：
检测单元，用于检测待测芯片中的各电可编程熔丝的状态。
处理单元，用于若检测到所述各电可编程熔丝均未被熔断，则根据所述待测芯片的输出表现在多个调整方案中确定所述芯片对应的目标调整方案；并根据所述目标调整方案对所述待测芯片中的电可编程熔丝进行熔断处理，以对所述待测芯片的输出特性进行调整。
在一种可能的实现方式中，所述处理单元，具体用于对所述待测芯片中，与所述目标调整方案对应的电可编程熔丝进行熔断。
在一种可能的实现方式中，所述处理单元，具体用于根据调整方案与电可编程熔丝之间的映射关系，在所述待测芯片中确定所述目标调整方案对应的目标电可编程熔丝；并对所述目标电可编程熔丝进行熔断，并关闭所述待测芯片中除所述目标电可编程熔丝之外的其他电可编程熔丝。
在一种可能的实现方式中，所述输出表现为一个时钟信号输出两组数据描述，所述处理单元，具体用于分别采用所述多个调整方案计算所述待测芯片两组数据的差值绝对值；并根据多个差值绝对值，在所述多个调整方案中确定所述待测芯片对应的所述目标调整方案。
在一种可能的实现方式中，所述处理单元，具体用于在所述多个差值绝对值中确定最小的差值绝对值；并将所述最小的差值绝对值对应的调整方案确定为所述待测芯片对应的所述目标调整方案。
在一种可能的实现方式中，所述处理单元，还用于若检测到所述芯片中存在至少一个电可编程熔丝被熔断，则关闭所述待测芯片。
在一种可能的实现方式中，所述检测单元，还用于再次检测所述待测芯片中的各电可编程熔丝的状态。
所述处理单元，还用于根据所述各电可编程熔丝的状态，对电可编程熔丝的熔断结果进行检测。
在一种可能的实现方式中，所述芯片输出特性的调整装置还包括测试单元。
所述测试单元，还用于测试所述待测芯片的初始输出特性；所述初始输出特性是在对所述待测芯片中的电可编程熔丝进行熔断处理之前测试得到的。
所述处理单元，还用于将所述初始输出特性与所述调整后的待测芯片的输出特性进行比较，确定调整的功效。
在一种可能的实现方式中，所述处理单元，还用于将所述待测芯片的输出特性恢复至熔断处理之前的初始输出特性。
第三方面，本申请实施例还提供了一种芯片输出特性的调整装置，该芯片输出特性的调整装置包括存储器和处理器；其中，
所述存储器，用于存储计算机程序。
所述处理器，用于读取所述存储器存储的计算机程序，并根据所述存储器中的计算机程序执行上述第一方面任一种可能的实现方式中所述的种芯片输出特性的调整方法。
本申请实施例提供的芯片输出特性的调整方法和装置，在对待测芯片的输出特性进行调整时，先根据各电可编程熔丝的状态确定待测芯片的输出特性是否已经进行过调整，并在确定该待测芯片的输出特性未经过调整时，根据待测芯片的输出表现在多个调整方案中，有针对性地确定芯片对应的目标调整方案；并根据目标调整方案对待测芯片中的电可编程熔丝进行熔断处理，从而实现对待测芯片的输出特性进行调整，实现了在测试过程中对芯片的输出特性进行调整，以保证调整后的芯片的输出特性的一致性。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。
图1为本申请实施例提供的一种应用场景示意图；
图2为本申请实施例提供的一种芯片输出特性的调整方法的流程示意图；
图3为本申请实施例提供的一种芯片的输出特性的示意图；
图4为本申请实施例提供的一种采用现有技术调整后的芯片的输出特性的示意图；
图5为本申请实施例提供的一种采用本申请技术方案调整后的芯片的输出特性的示意图；
图6为本申请实施例提供的一种芯片输出特性的调整装置的结构示意图；
图7为本申请实施例提供的另一种芯片输出特性的调整装置的结构示意图。
通过上述附图，已示出本公开明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本公开构思的范围，而是通过参考特定实施例为本领域技术人员说明本公开的概念。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置和方法的例子。
在本发明的实施例中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况，其中A，B可以是单数或者复数。在本发明的文字描述中，字符“/”一般表示前后关联对象是一种“或”的关系。
本申请实施例提供的芯片输出特性的调整方法可以应用于芯片测试的场景中。在芯片制造过程中，受工艺偏差、电路失配以及芯片生产批次不同等因素的影响，生产出的芯片的特性与设计仿真模拟值有较大的偏差，从而导致芯片的输出特性与预期存在较大的偏差，这些偏差会影响芯片的出货质量。为了保证芯片的出货质量，通常情况下，在芯片出货之前，工作人员对芯片的输出特性以及其它特性进行测试。示例的，请参见图1所示，图1为本申请实施例提供的一种应用场景示意图，在该应用场景中，可以包括一个测试机台和大量的待测芯片，该测试机台中包括多个DUT(device under test)。在对大量的待测芯片的输出特性进行测试时，测试人员可以先将待测试芯片放置在测试机台的DUT中，通过机台的driver channel向芯片输写指令与数据，去实现对芯片的控制。其中，比较器用于判断芯片输出的数据是否满足期望值。对DUT中的待测芯片的电可编程熔丝(electricallyprogrammable fuse，E-fuse)进行烧录只是输入指令的其中一部分，用以达到对待测芯片的输出特性进行调整的目的。
对于不同的待测芯片，可以有针对性地选择其对应的调整方案，而不再是采用统一的调整方案，并基于其对应的调整方案，可选择的对待测芯片的E-fuse进行烧录，从而保证调整后的芯片的输出特性的一致性。在考虑有针对性地选择待测芯片对应的调整方案时，其输出表现是描述芯片输出特性的重要因素，因此，基于待测芯片的输出表现，有针对性地选择待测芯片对应的调整方案，并基于其对应的调整方案，有针对性对待测芯片的E-fuse进行烧录，从而保证调整后的芯片的输出特性的一致性。
基于上述构思，本申请实施例提供了一种芯片输出特性的调整方法，在测试芯片的输出特性时，先检测待测芯片中的各电可编程熔丝的状态；若检测到各电可编程熔丝均未被熔断，说明该待测芯片的输出特性未经过调整，则根据待测芯片的输出表现在多个调整方案中确定芯片对应的目标调整方案；并根据目标调整方案对待测芯片中的电可编程熔丝进行熔断处理，以对待测芯片的输出特性进行调整。
其中，输出特性是指在后端测试中，用于对芯片的输出进行评估的一些测试项，对于输出特性具体指代内容，可以根据实际需要进行设置，在此，本申请实施例不做进一步地限制。
示例的，在本申请实施例中，以待测芯片中包括4个电可编程熔丝，且该4个电可编程熔丝分别为电可编程熔丝0、电可编程熔丝1、电可编程熔丝2以及电可编程熔丝3为例，可以先检测该4个电可编程熔丝的初始状态，若该4个电可编程熔丝的状态均为未被熔断，则说明该待测芯片的输出特性未进行过调整；相反的，若该4个电可编程熔丝的状态中存在电可编程熔丝被熔断，则说明该待测芯片的输出特性已经进行过调整。
可以理解的是，在本申请实施例中，若检测到芯片中存在至少一个电可编程熔丝被熔断，则说明该待测芯片的输出特性已经进行过调整，在该种情况下，为了避免对已经调整过的芯片的输出特性进行再次调整，产生混乱，因此，可以直接关闭待待测芯片。
下面，将通过具体的实施例对本申请实施例提供的芯片输出特性的调整方法进行详细的说明。可以理解的是，在本申请实施例中，下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。
图2为本申请实施例提供的一种芯片输出特性的调整方法的流程示意图，该芯片输出特性的调整方法可以由软件和/或硬件装置执行，该硬件装置可以为芯片的测试机台。示例的，请参见图2所示，该芯片输出特性的调整方法可以包括：
S201、检测待测芯片中的各电可编程熔丝的状态。
其中，电可编程熔丝的状态可以包括熔断状态或者非熔断状态。
以待测芯片中包括4个电可编程熔丝，且该4个电可编程熔丝分别为电可编程熔丝0、电可编程熔丝1、电可编程熔丝2以及电可编程熔丝3为例，需要分别检测电可编程熔丝0、电可编程熔丝1、电可编程熔丝2以及电可编程熔丝3中，每一个电可编程熔丝的状态进行检测，这样在分别检测到每一个电可编程熔丝的状态后，可以执行下述S202：
S202、若检测到各电可编程熔丝均未被熔断，则根据待测芯片的输出表现在多个调整方案中确定芯片对应的目标调整方案。
其中，输出表现为一个时钟信号输出两组数据描述。示例的，时钟信号输出的两组数据可以为：EVEN数据和ODD数据，当然，也可能为其它两组数据表现形式，在此，本申请实施例只是以时钟信号输出的两组数据为EVEN数据和ODD数据为例进行说明，但并不代表本申请实施例仅局限于此。
举例来说，若电可编程熔丝0、电可编程熔丝1、电可编程熔丝2以及电可编程熔丝3中，每一个电可编程熔丝的状态均为未被熔断，则说明该待测芯片的输出特性未进行过调整，在该种情况下，可以进行下一步操作，采用本申请实施例涉及的技术方案，对该待测芯片的输出特性进行调整；相反的，若电可编程熔丝0、电可编程熔丝1、电可编程熔丝2以及电可编程熔丝3中，存在至少一个电可编程熔丝被熔断，则说明该待测芯片的输出特性已经进行过调整，在该种情况下，为了避免对这些已经调整过的芯片的输出特性进行再次调整，产生换混乱，因此，可以直接关闭待待测芯片。
示例的，在根据待测芯片的输出表现在多个调整方案中确定芯片对应的目标调整方案时，可以先分别采用多个调整方案计算待测芯片两组数据的差值绝对值，得到每一个调整方案各自对应的差值绝对值，并在多个差值绝对值中确定出最小的差值绝对值；再将最小的差值绝对值对应的调整方案确定为待测芯片对应的目标调整方案，该目标调整方案可以理解为多个调整方案中，适合该待测芯片的最优调整方案。
在确定出待测芯片对应的目标调整方案后，可以直接根据目标调整方案对待测芯片中的电可编程熔丝进行熔断处理，以对待测芯片的输出特性进行调整，即执行下述S203：
S203、根据目标调整方案对待测芯片中的电可编程熔丝进行熔断处理，以对待测芯片的输出特性进行调整。
在根据目标调整方案，对待测芯片中的电可编程熔丝进行熔断处理时，需要先确定需要熔断哪个电可编程熔丝，才能通过熔断电可编程熔丝达到对待测芯片的输出特性进行调整的目的。
示例的，在确定需要熔断哪个电可编程熔丝时，可以先根据调整方案与电可编程熔丝之间的映射关系，找到目标调整方案对应的目标电可编程熔丝，该目标电可编程熔丝即为需要熔断的电可编程熔丝，并对该目标电可编程熔丝进行熔断，而待测芯片中除该目标电可编程熔丝之外的其它电可编程熔丝则无需熔断，直接关闭待测芯片中除目标电可编程熔丝之外的其他电可编程熔丝，以避免其他电可编程熔丝处于工作状态，对待测芯片的调整造成影响。
由此可见，采用本申请实施例提供的技术方案，在对待测芯片的输出特性进行调整时，先根据各电可编程熔丝的状态确定待测芯片的输出特性是否已经进行过调整，并在确定该待测芯片的输出特性未经过调整时，根据待测芯片的输出表现在多个调整方案中，有针对性地确定芯片对应的目标调整方案；并根据目标调整方案对待测芯片中的电可编程熔丝进行熔断处理，从而实现对待测芯片的输出特性进行调整，实现了在测试过程中对芯片的输出特性进行调整，以保证调整后的芯片的输出特性的一致性。
基于上述图2所示的实施例，在根据目标调整方案对待测芯片中的电可编程熔丝进行熔断处理之后，还可以再次检测待测芯片中的各电可编程熔丝的状态，并根据各电可编程熔丝的状态，对电可编程熔丝的熔断结果进行检测，以确定熔断的准确性。此外，在对待测芯片进行测试时，由于不仅需要对待测芯片的输出特性进行调整，而且还需要对其它特性进行测试，因此，为了不影响其它特性的测试，在对待测芯片的输出特性进行调整之后，可以将该待测芯片的输出特性恢复至熔断处理之前，测试的待测芯片的初始输出特性，并在待测芯片的输出特性下，对待测芯片的其它特性进行测试，这样可以提高测试结果的准确度。
此外，在根据目标调整方案对待测芯片中的电可编程熔丝进行熔断处理之后，为了确定调整的功效，可以测试调整后的待测芯片的输出特性，并将该待测芯片的初始输出特性与调整后的待测芯片的输出特性进行比较，从而根据比较结果确定调整的功效。其中，初始输出特性是在对待测芯片中的电可编程熔丝进行熔断处理之前测试得到的。
为了便于理解本申请实施例提供的技术方案，下面，在通过测试机台对待测芯片的输出特性进行测试时，假设该待测芯片包括4个电可编程熔丝，该4个电可编程熔丝分别为电可编程熔丝0、电可编程熔丝1、电可编程熔丝2以及电可编程熔丝3，在测试过程中，测试机台可以先检测待测芯片中的4个电可编程熔丝中每一个电可编程熔丝的初始状态；其中，电可编程熔丝的状态包括熔断状态或者非熔断状态。在分别检测到每一个电可编程熔丝的状态后，若电可编程熔丝0、电可编程熔丝1、电可编程熔丝2以及电可编程熔丝3中，每一个电可编程熔丝的状态均为未被熔断，则说明该待测芯片的输出特性未进行过调整，在该种情况下，可以进行下一步操作，采用本申请实施例涉及的技术方案，对该待测芯片的输出特性进行调整；相反的，若电可编程熔丝0、电可编程熔丝1、电可编程熔丝2以及电可编程熔丝3中，存在至少一个电可编程熔丝被熔断，则说明该待测芯片的输出特性已经进行过调整，在该种情况下，为了避免对这些已经调整过的芯片的输出特性进行再次调整，产生换混乱，因此，可以直接关闭待待测芯片。
假设待测芯片中的每一个电可编程熔丝的状态均为未被熔断，则根据待测芯片的输出表现在多个调整方案中确定芯片对应的目标调整方案。在根据待测芯片的输出表现在多个调整方案中确定芯片对应的目标调整方案时，假设目标有7个调整方案，该7个调整方案分别为LEV1、LEV2、LEV3、LEV4、LEV5、LEV6以及LEV7，遍历每一个调整方案，并分别计算每一个调整方案待测芯片的EVEN数据和ODD数据这两组数据的差值绝对值，将得到的7个差值绝对值进行比较确定出最小的差值绝对值；再将最小的差值绝对值对应的调整方案确定为待测芯片对应的目标调整方案，即为多个调整方案中，适合该待测芯片的最优调整方案。
假设最小的差值绝对值对应的调整方案为LEV4，即7个调整方案中，调整方案LEV4为适合该待测芯片的最优调整方案，因此，可以根据最优调整方案LEV4对待测芯片中的电可编程熔丝进行熔断。在根据最优调整方案LEV4对待测芯片中的电可编程熔丝进行熔断时，由于预先设置了调整方案与电可编程熔丝之间的映射关系，因此，可以先根据调整方案与电可编程熔丝之间的映射关系，找到目标调整方案LEV4对应的目标电可编程熔丝，可参见表1所示，表1为本申请实施例提供的一种调整方案与电可编程熔丝之间的映射关系。
表1
Figure BDA0002751566270000101
结合表1可以看出，当目标调整方案为LEV1时，可以无需对待测芯片中电可编程熔丝进行熔断；当目标调整方案为LEV2时，可以对待测芯片中电可编程熔丝0进行熔断，以通过熔断电可编程熔丝0对待测芯片的输出特性进行调整，从而保证调整后的芯片的输出特性的一致性；当目标调整方案为LEV3时，可以对待测芯片中电可编程熔丝1进行熔断，以通过熔断电可编程熔丝1对待测芯片的输出特性进行调整，从而保证调整后的芯片的输出特性的一致性；当目标调整方案为LEV4时，可以对待测芯片中电可编程熔丝0或电可编程熔丝1进行熔断，以通过熔断电可编程熔丝0或电可编程熔丝1对待测芯片的输出特性进行调整，从而保证调整后的芯片的输出特性的一致性；当目标调整方案为LEV5时，可以对待测芯片中电可编程熔丝2进行熔断，以通过熔断电可编程熔丝2对待测芯片的输出特性进行调整，从而保证调整后的芯片的输出特性的一致性；当目标调整方案为LEV6时，可以对待测芯片中电可编程熔丝3进行熔断，以通过熔断电可编程熔丝3对待测芯片的输出特性进行调整，从而保证调整后的芯片的输出特性的一致性；当目标调整方案为LEV7时，可以对待测芯片中电可编程熔丝2或电可编程熔丝3进行熔断，以通过熔断电可编程熔丝2或电可编程熔丝3对待测芯片的输出特性进行调整，从而保证调整后的芯片的输出特性的一致性。
因此，当待测芯片对应得目标调整方案LEV4时，可以基于表1所示的映射关系，找到目标调整方案对应的目标电可编程熔丝为电可编程熔丝0或电可编程熔丝1，该电可编程熔丝0或电可编程熔丝1即为需要熔断的电可编程熔丝，并对该电可编程熔丝0或电可编程熔丝1进行熔断，以通过熔断电可编程熔丝0或电可编程熔丝1对待测芯片的输出特性进行调整，可参见图3所示，图3为本申请实施例提供的一种芯片的输出特性的示意图，图3中的黑色空心箭头表示pass window，黑色实心箭头代表fail，从而保证调整后的芯片的输出特性的一致性。参见图4和图5所示，图4为本申请实施例提供的一种采用现有技术调整后的芯片的输出特性的示意图，图5为本申请实施例提供的一种采用本申请技术方案调整后的芯片的输出特性的示意图，结合图4可以看出，采用现有的统一的调整方案对待测芯片的输出特性进行调整后，虽然输出特性EVEN数据和ODD数据的中心值靠近了，但是输出特性分布还是较宽，其分布图的收敛性较差，输出特性的一致性较差。而结合图5可以看出，基于本申请实施例提供的技术方案，即有针对性地为待测芯片选择适合该待测芯片的目标调整方案，并基于该目标调整方案对待测芯片的输出特性进行调整后，不仅输出特性EVEN数据和ODD数据的中心值靠近了，而且输出特性分布较窄，其分布图的收敛性较差，输出特性的一致性较好，从而保证了调整后的芯片的输出特性的一致性。
上述举例只是以单个待测芯片为例，当待测芯片包括多个芯片时，其芯片输出特性的调整方法与待测芯片为单个芯片的输出特性的调整方法类似，具体可参见单个芯片的输出特性的调整方法的具体实现，在此，对于多个芯片输出特性的调整方法，本申请实施例不再进行赘述。
图6为本申请实施例提供的一种芯片输出特性的调整装置60的结构示意图，示例的，请参见图6所示，该芯片输出特性的调整装置60可以包括：
检测单元601，用于检测待测芯片中的各电可编程熔丝的状态。
处理单元602，用于若检测到各电可编程熔丝均未被熔断，则根据待测芯片的输出表现在多个调整方案中确定芯片对应的目标调整方案；并根据目标调整方案对待测芯片中的电可编程熔丝进行熔断处理，以对待测芯片的输出特性进行调整。
可选的，处理单元602，具体用于对待测芯片中，与目标调整方案对应的电可编程熔丝进行熔断。
可选的，处理单元602，具体用于根据调整方案与电可编程熔丝之间的映射关系，在待测芯片中确定目标调整方案对应的目标电可编程熔丝；并对目标电可编程熔丝进行熔断，并关闭待测芯片中除目标电可编程熔丝之外的其他电可编程熔丝。
可选的，输出表现为一个时钟信号输出两组数据描述，处理单元602，具体用于分别采用多个调整方案计算待测芯片两组数据的差值绝对值；并根据多个差值绝对值，在多个调整方案中确定待测芯片对应的目标调整方案。
可选的，处理单元602，具体用于在多个差值绝对值中确定最小的差值绝对值；并将最小的差值绝对值对应的调整方案确定为待测芯片对应的目标调整方案。
可选的，处理单元602，还用于若检测到芯片中存在至少一个电可编程熔丝被熔断，则关闭待测芯片。
可选的，检测单元601，还用于再次检测待测芯片中的各电可编程熔丝的状态。
处理单元602，还用于根据各电可编程熔丝的状态，对电可编程熔丝的熔断结果进行检测。
可选的，芯片输出特性的调整装置60还包括测试单元603。
测试单元603，还用于测试待测芯片的初始输出特性；初始输出特性是在对待测芯片中的电可编程熔丝进行熔断处理之前测试得到的。
处理单元602，还用于将初始输出特性与调整后的待测芯片的输出特性进行比较，确定调整的功效。
可选的，处理单元602，还用于将待测芯片的输出特性恢复至熔断处理之前的初始输出特性。
本申请实施例所示的芯片输出特性的调整装置60，可以执行上述任一实施例所示的芯片输出特性的调整方法，其实现原理以及有益效果与芯片输出特性的调整方法的实现原理及有益效果类似，可参见芯片输出特性的调整方法的实现原理及有益效果，此处不再进行赘述。
图7为本申请实施例提供的另一种芯片输出特性的调整装置70的结构示意图，示例的，请参见图7所示，该芯片输出特性的调整装置70包括存储器702和处理器701；其中，
所述存储器702，用于存储计算机程序。
所述处理器701，用于读取所述存储器702存储的计算机程序，并根据所述存储器702中的计算机程序执行上述任一实施例所示的芯片输出特性的调整方法，其实现原理以及有益效果与芯片输出特性的调整方法的实现原理及有益效果类似，此处不再进行赘述。
本申请实施例还提供了一种可读存储介质，用于存储指令，当所述指令被执行时，使上述任一实施例所示的芯片输出特性的调整方法被实现，其实现原理以及有益效果与芯片输出特性的调整方法的实现原理及有益效果类似，此处不再进行赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所展示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元展示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
上述以软件功能模块的形式实现的集成的模块，可以存储在一个计算机可读取存储介质中。上述软件功能模块存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(英文：processor)执行本申请各个实施例方法的部分步骤。
应理解的是，上述处理器可以是中央处理单元(英文：Central Processing Unit，简称：CPU)，还可以是其他通用处理器、数字信号处理器(英文：Digital SignalProcessor，简称：DSP)、专用集成电路(英文：Application Specific IntegratedCircuit，简称：ASIC)等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合发明所公开的方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。
存储器可能包含高速RAM存储器，也可能还包括非易失性存储NVM，例如至少一个磁盘存储器，还可以为U盘、移动硬盘、只读存储器、磁盘或光盘等。
总线可以是工业标准体系结构(Industry Standard Architecture，ISA)总线、外部设备互连(Peripheral Component，PCI)总线或扩展工业标准体系结构(ExtendedIndustry Standard Architecture，EISA)总线等。总线可以分为地址总线、数据总线、控制总线等。为便于表示，本申请附图中的总线并不限定仅有一根总线或一种类型的总线。
上述计算机可读存储介质可以是由任何类型的易失性或非易失性存储设备或者它们的组合实现，如静态随机存取存储器(SRAM)，电可擦除可编程只读存储器(EEPROM)，可擦除可编程只读存储器(EPROM)，可编程只读存储器(PROM)，只读存储器(ROM)，磁存储器，快闪存储器，磁盘或光盘。存储介质可以是通用或专用计算机能够存取的任何可用介质。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (11)

1.一种芯片输出特性的调整方法，其特征在于，包括：
检测待测芯片中的各电可编程熔丝的状态；
若检测到所述各电可编程熔丝均未被熔断，则根据所述待测芯片的输出表现在多个调整方案中确定所述芯片对应的目标调整方案；
根据所述目标调整方案对所述待测芯片中的电可编程熔丝进行熔断处理，以对所述待测芯片的输出特性进行调整。
2.根据权利要求1所述的方法，其特征在于，所述根据所述目标调整方案对所述待测芯片中的电可编程熔丝进行熔断，包括：
对所述待测芯片中，与所述目标调整方案对应的电可编程熔丝进行熔断。
3.根据权利要求2所述的方法，其特征在于，所述对所述待测芯片中，与所述目标调整方案对应的电可编程熔丝进行熔断，包括：
根据调整方案与电可编程熔丝之间的映射关系，在所述待测芯片中确定所述目标调整方案对应的目标电可编程熔丝；
对所述目标电可编程熔丝进行熔断，并关闭所述待测芯片中除所述目标电可编程熔丝之外的其他电可编程熔丝。
4.根据权利要求1-3任一项所述的方法，其特征在于，所述输出表现为一个时钟信号输出两组数据描述，所述根据所述待测芯片的输出表现在多个调整方案中确定所述芯片对应的目标调整方案，包括：
分别采用所述多个调整方案计算所述待测芯片两组数据的差值绝对值；
根据多个差值绝对值，在所述多个调整方案中确定所述待测芯片对应的所述目标调整方案。
5.根据权利要求4所述的方法，其特征在于，所述根据多个差值绝对值，在所述多个调整方案中确定所述待测芯片对应的所述目标调整方案，包括：
在所述多个差值绝对值中确定最小的差值绝对值；
将所述最小的差值绝对值对应的调整方案确定为所述待测芯片对应的所述目标调整方案。
6.根据权利要求1-3任一项所述的方法，其特征在于，所述方法还包括：
若检测到所述芯片中存在至少一个电可编程熔丝被熔断，则关闭所述待测芯片。
7.根据权利要求1-3任一项所述的方法，其特征在于，所述根据所述目标调整方案对所述待测芯片中的电可编程熔丝进行熔断处理之后，所述方法还包括：
再次检测所述待测芯片中的各电可编程熔丝的状态；
根据所述各电可编程熔丝的状态，对电可编程熔丝的熔断结果进行检测。
8.根据权利要求1-3任一项所述的方法，其特征在于，所述方法还包括：
测试所述待测芯片的初始输出特性；所述初始输出特性是在对所述待测芯片中的电可编程熔丝进行熔断处理之前测试得到的；
将所述初始输出特性与所述调整后的待测芯片的输出特性进行比较，确定调整的功效。
9.根据权利要求1-3任一项所述的方法，其特征在于，所述根据所述目标调整方案对所述待测芯片中的电可编程熔丝进行熔断处理之后，所述方法还包括：
将所述待测芯片的输出特性恢复至熔断处理之前的初始输出特性。
10.一种芯片输出特性的调整装置，其特征在于，包括：
检测单元，用于检测待测芯片中的各电可编程熔丝的状态；
处理单元，用于若检测到所述各电可编程熔丝均未被熔断，则根据所述待测芯片的输出表现在多个调整方案中确定所述芯片对应的目标调整方案；并根据所述目标调整方案对所述待测芯片中的电可编程熔丝进行熔断处理，以对所述待测芯片的输出特性进行调整。
11.一种芯片输出特性的调整装置，其特征在于，包括存储器和处理器；其中，
所述存储器，用于存储计算机程序；
所述处理器，用于读取所述存储器存储的计算机程序，并根据所述存储器中的计算机程序执行上述权利要求1-9任一项所述的种芯片输出特性的调整方法。
CN202011186475.6A 2020-10-29 2020-10-29 芯片输出特性的调整方法和装置 Active CN114428204B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202011186475.6A CN114428204B (zh) 2020-10-29 2020-10-29 芯片输出特性的调整方法和装置
PCT/CN2021/106197 WO2022088762A1 (zh) 2020-10-29 2021-07-14 芯片输出特性的调整方法和装置
US17/446,616 US12002751B2 (en) 2020-10-29 2021-08-31 Adjustment method and device for chip output characteristics

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011186475.6A CN114428204B (zh) 2020-10-29 2020-10-29 芯片输出特性的调整方法和装置

Publications (2)

Publication Number Publication Date
CN114428204A true CN114428204A (zh) 2022-05-03
CN114428204B CN114428204B (zh) 2023-09-01

Family

ID=81309975

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011186475.6A Active CN114428204B (zh) 2020-10-29 2020-10-29 芯片输出特性的调整方法和装置

Country Status (2)

Country Link
CN (1) CN114428204B (zh)
WO (1) WO2022088762A1 (zh)

Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130279274A1 (en) * 2012-04-20 2013-10-24 SK Hynix Inc. Semiconductor apparatus
CN103531576A (zh) * 2013-10-25 2014-01-22 无锡中星微电子有限公司 修调电阻控制装置及使用该装置的晶圆测试系统
CN104597393A (zh) * 2015-01-29 2015-05-06 华为技术有限公司 一种芯片最高工作频率的确定方法及装置
CN105470159A (zh) * 2015-11-17 2016-04-06 无锡中微腾芯电子有限公司 芯片测试中监控烧熔丝达成率的方法
CN106370996A (zh) * 2016-08-30 2017-02-01 无锡中微腾芯电子有限公司 一种利用迭代法实现熔丝修调的方法
CN106405374A (zh) * 2016-08-30 2017-02-15 无锡中微腾芯电子有限公司 一种减小测试误差的烧熔丝方法
CN106443399A (zh) * 2016-09-08 2017-02-22 上海华岭集成电路技术股份有限公司 一种防止芯片熔丝误熔断的方法
CN206178094U (zh) * 2016-10-10 2017-05-17 珠海中慧微电子股份有限公司 芯片测试预调整电路
CN106782671A (zh) * 2016-12-19 2017-05-31 北京智芯微电子科技有限公司 一种安全芯片进入测试模式的方法和装置
CN106771991A (zh) * 2017-01-23 2017-05-31 电子科技大学 一种应用于反熔丝fpga编程前的自动化测试技术
CN106960822A (zh) * 2017-03-30 2017-07-18 中国电子科技集团公司第二十四研究所 一种基于熔丝修调技术的集成电路自毁电路及方法
CN107607851A (zh) * 2017-08-03 2018-01-19 硅谷数模半导体（北京）有限公司 电压调整系统和方法
CN107785306A (zh) * 2016-08-30 2018-03-09 无锡华润上华科技有限公司 熔丝修调芯片的制造方法
CN110133474A (zh) * 2019-03-07 2019-08-16 成都天锐星通科技有限公司 一种芯片输出信号检测方法及检测系统
CN111539165A (zh) * 2020-03-24 2020-08-14 电子科技大学 一种基于成品率负载牵引系统的芯片设计方法及系统
CN111638441A (zh) * 2020-06-04 2020-09-08 硅谷数模(苏州)半导体有限公司 芯片功耗的测试电路及方法、芯片
CN111766509A (zh) * 2020-09-02 2020-10-13 深圳芯邦科技股份有限公司 一种芯片测试方法及相关设备
CN111817924A (zh) * 2020-09-01 2020-10-23 深圳芯邦科技股份有限公司 一种测试方法及相关设备

Patent Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130279274A1 (en) * 2012-04-20 2013-10-24 SK Hynix Inc. Semiconductor apparatus
CN103531576A (zh) * 2013-10-25 2014-01-22 无锡中星微电子有限公司 修调电阻控制装置及使用该装置的晶圆测试系统
CN104597393A (zh) * 2015-01-29 2015-05-06 华为技术有限公司 一种芯片最高工作频率的确定方法及装置
CN105470159A (zh) * 2015-11-17 2016-04-06 无锡中微腾芯电子有限公司 芯片测试中监控烧熔丝达成率的方法
CN107785306A (zh) * 2016-08-30 2018-03-09 无锡华润上华科技有限公司 熔丝修调芯片的制造方法
CN106370996A (zh) * 2016-08-30 2017-02-01 无锡中微腾芯电子有限公司 一种利用迭代法实现熔丝修调的方法
CN106405374A (zh) * 2016-08-30 2017-02-15 无锡中微腾芯电子有限公司 一种减小测试误差的烧熔丝方法
CN106443399A (zh) * 2016-09-08 2017-02-22 上海华岭集成电路技术股份有限公司 一种防止芯片熔丝误熔断的方法
CN206178094U (zh) * 2016-10-10 2017-05-17 珠海中慧微电子股份有限公司 芯片测试预调整电路
CN106782671A (zh) * 2016-12-19 2017-05-31 北京智芯微电子科技有限公司 一种安全芯片进入测试模式的方法和装置
CN106771991A (zh) * 2017-01-23 2017-05-31 电子科技大学 一种应用于反熔丝fpga编程前的自动化测试技术
CN106960822A (zh) * 2017-03-30 2017-07-18 中国电子科技集团公司第二十四研究所 一种基于熔丝修调技术的集成电路自毁电路及方法
CN107607851A (zh) * 2017-08-03 2018-01-19 硅谷数模半导体（北京）有限公司 电压调整系统和方法
CN110133474A (zh) * 2019-03-07 2019-08-16 成都天锐星通科技有限公司 一种芯片输出信号检测方法及检测系统
CN111539165A (zh) * 2020-03-24 2020-08-14 电子科技大学 一种基于成品率负载牵引系统的芯片设计方法及系统
CN111638441A (zh) * 2020-06-04 2020-09-08 硅谷数模(苏州)半导体有限公司 芯片功耗的测试电路及方法、芯片
CN111817924A (zh) * 2020-09-01 2020-10-23 深圳芯邦科技股份有限公司 一种测试方法及相关设备
CN111766509A (zh) * 2020-09-02 2020-10-13 深圳芯邦科技股份有限公司 一种芯片测试方法及相关设备

Also Published As

Publication number Publication date
CN114428204B (zh) 2023-09-01
WO2022088762A1 (zh) 2022-05-05

Similar Documents

Publication Publication Date Title
US10204698B2 (en) Method to dynamically inject errors in a repairable memory on silicon and a method to validate built-in-self-repair logic
JP4864006B2 (ja) 試験装置および試験方法
KR100954976B1 (ko) 에러 분류 수단을 구비한 반도체 메모리 시험 장치 및 관련시험 방법
US20100251043A1 (en) Semiconductor integrated circuit, circuit function veryfication device and method of veryfying circuit function
US10090065B1 (en) Simultaneous write, read, and command-address-control calibration of an interface within a circuit
US20140258780A1 (en) Memory controllers including test mode engines and methods for repair of memory over busses used during normal operation of the memory
CN113064048A (zh) 集成电路测试方法及设备
CN116612803B (zh) 一种闪存的测试方法、系统、装置及存储介质
CN107632778B (zh) 一种Nand Flash扫描检测方法和系统
CN110928731B (zh) 一种基于硬件自测模块的dram眼图评估方法
CN111739575A (zh) 存储芯片品质检测方法、装置、设备及可读存储介质
CN114428204A (zh) 芯片输出特性的调整方法和装置
US12002751B2 (en) Adjustment method and device for chip output characteristics
US9019786B2 (en) Repair system for repairing defect using E fuses and method of controlling the same
CN110993013A (zh) eMMC量产测试方法及装置
US7484147B2 (en) Semiconductor integrated circuit
CN114464242B (zh) 一种ddr测试方法、装置、控制器及存储介质
CN112397136B (zh) 一种半导体存储器测试软件的参数测试方法和装置
KR20200121179A (ko) 반도체 장치 및 이를 포함하는 반도체 시스템
KR100897349B1 (ko) 반도체 소자 테스트 장치
US11650898B2 (en) On-die logic analyzer
CN115061860B (zh) 单路系统内存调试方法、装置及介质
US11984176B2 (en) Method and apparatus of testing word line to detect fault after repair
US20220107749A1 (en) Cell size-based memory diagnostic
TWI641846B (zh) 線序測試方法、裝置及電子設備

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant