CN114203817A - 半导体装置 - Google Patents

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水上诚
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Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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Abstract

实施方式的半导体装置具有第一电极、第二电极、第一导电型的第一半导体层、第二导电型的第二半导体层、第一导电型的第三半导体层、第一导电型的第一有源区域、以及第三电极。所述第一半导体层设于所述第一电极与所述第二电极之间。所述第二半导体层设于所述第一半导体层之上。所述第一有源区域在第二方向上与所述第二半导体层邻接。所述第一有源区域具有所述第一上部与第二下部。所述第一下部在所述第二方向上的宽度的平均值比所述第一上部在所述第二方向上的宽度的平均值大。所述第三半导体层与所述第二电极电连接。所述第三电极隔着绝缘膜设于与所述第一有源区域之间。

Description

半导体装置
相关申请
本申请享受以日本专利申请2020-157903号(申请日：2020年9月18日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
具有包含碳化硅(SiC)的半导体部分的MOSFET(Metal-Oxide-Semiconductor-Field-Effect-Transistor：金属氧化物半导体场效应晶体管)为了抑制寄生二极管的动作，有时并列设置肖特基势垒二极管(Schottky diode、SBD)。在这种半导体装置中，也需求可靠性的进一步提高。
发明内容
本发明的实施方式提供能够提高可靠性的半导体装置。
实施方式的半导体装置具有第一电极、第二电极、第一导电型的第一半导体层、第二导电型的第二半导体层、第一导电型的第三半导体层、第一导电型的第一有源区域、以及第三电极。所述第一半导体层设于所述第一电极与所述第二电极之间。所述第二半导体层设于所述第一半导体层与所述第二电极之间。所述第一有源区域在与从所述第一电极朝向所述第二电极的第一方向正交的第二方向上，与所述第二半导体层邻接。所述第一有源区域具有所述第一上部与第二下部。所述第一上部位于所述第一半导体层与所述第二电极之间。所述第一下部位于所述第一半导体层与所述第一上部之间。所述第一下部在所述第二方向上的宽度的平均值比所述第一上部在所述第二方向上的宽度的平均值大。所述第三半导体层设于所述第二半导体层与所述第二电极之间。所述第三半导体层与所述第二电极电连接。所述第三电极隔着绝缘膜以及绝缘层设于所述第一有源区域、所述第二半导体层以及所述第三半导体层与所述第二电极之间。
实施方式的半导体装置具有第一电极、第二电极、第一导电型的第一半导体层、第二导电型的第二半导体层、以及第一导电型的有源区域。所述第一半导体层设于所述第一电极与所述第二电极之间。所述第二半导体层设于所述第一半导体层与所述第二电极之间。所述有源区域在与从所述第一电极朝向所述第二电极的第一方向正交的第二方向上，与所述第二半导体层邻接。所述有源区域具有上部与下部。所述上部设于所述第一半导体层与所述第二电极之间。所述上部与所述第二电极相接。所述下部位于所述第一半导体层与所述上部之间。所述下部在所述第二方向上的宽度的平均值比所述上部在所述第二方向上的宽度的平均值大。
附图说明
图1是表示第一实施方式的半导体装置的俯视图。
图2是表示图1的区域A的放大俯视图。
图3是图2所示的B-B'线的截面图。
图4是表示第一实施方式的第一变形例的半导体装置的MOSFET的放大截面图。
图5是表示第一实施方式的第二变形例的半导体装置的MOSFET的放大截面图。
图6是表示第一实施方式的第三变形例的半导体装置的MOSFET的放大截面图。
具体实施方式
以下，参照附图对各实施方式进行说明。
另外，附图为示意性的说明，各部分的厚度与宽度的关系、部分之间的大小的比率等并非一定与现实一致。此外，在表示相同的部分的情况下，也存在彼此的尺寸、比率根据附图而不同地表示的情况。而且，在本说明书与各图中，对于与前面已说明过的图中的要素相同的要素，标注相同的附图标记，并适当省略详细的说明。
(第一实施方式)
图1是表示本实施方式的半导体装置的俯视图。图2是表示图1的区域A的放大俯视图。图3是图2所示的B-B'线的截面图。图1～图3省略了保护膜以及布线层。
如图1～图3所示，本实施方式的半导体装置100被用于控制电流，例如是被施加约3.3kV的电压的功率半导体装置。如图1、图3所示，在半导体装置100的下表面设有第一电极21。在半导体装置100的单元区域的上表面设有第二电极22以及焊盘23a。第二电极22比栅极焊盘23a大。在半导体装置100的终端区域的上表面设有终端绝缘膜60。如图2所示，半导体装置100交替地排列有多个MOSFET 100m与多个SBD 100s。
如图3所示，MOSFET 100m具有栅极控制部100m1、以及寄生二极管部100m2。栅极控制部100m1使电流流入所连接的外部设备，并控制电流量。寄生二极管部100m2是形成于栅极控制部100m1的两侧的体二极管，使电流从源电极流向漏电极。SBD 100s是由MOSFET100m的源电极与漏电极、以及位于其间的半导体部分10构成的二极管。
半导体装置100具有半导体部分10、第一电极21、第二电极22、第三电极23、绝缘膜31、接触件41、以及绝缘层51、52。
第一电极21例如为漏电极。第一电极21为大致板形状，形成于半导体装置100的例如整个下表面。第一电极21例如含有铝(Al)。
半导体部分10例如含有碳化硅(SiC)。半导体部分10具有n+型缓冲层18、n-型漂移层11(第一半导体层)、p型基底层12(第二半导体层)、n+型源极层13(第三半导体层)、p+型接触层14(第四半导体层)、以及n型半导体层15。另外，“n+型”表示载流子浓度比“n型”高，“n-型”表示载流子浓度比“n型”低。对于p型也同样。
n-型漂移层11设于n+型缓冲层18之上。n-型漂移层11由n型的半导体构成，但杂质浓度局部不同。如图3所示，n-型漂移层11具有第一有源区域D、以及第二有源区域E。将n-型漂移层11中的除去第一有源区域D以及第二有源区域E之外的部分设为第一区域U。第一区域U例如由n-型的半导体构成。
第一有源区域D是在栅极控制部100m1中电流流通的区域。第二有源区域E是在SBD100s中电流流通的区域。第一有源区域D与第二有源区域E例如由n型的半导体构成，隔着p型基底层12彼此分离。
第一区域U位于第一有源区域D、第二有源区域E以及p型基底层12之下。如图3所示，第一区域U的上表面Ub与p型基底层12的下表面12a相接。作为第一有源区域D与第一区域U的边界的边界面Bd是第一有源区域D的下表面。边界面Bd与p型基底层12的下表面12a的第一有源区域D侧的端缘12ad相接。边界面Bd例如是位于第一有源区域D的两侧的两个端缘12ad之间的区域。
同样，第二有源区域E与第一区域U的边界面Be是第二有源区域E的下表面，边界面Be与p型基底层12的下表面12a中的第二有源区域E侧的端缘12ae相接，边界面Be例如是位于第二有源区域E的两侧的两个端缘12ae之间的区域。例如边界面Bd以及边界面Be构成与p型基底层12的下表面12a连续的平坦面。
如图3所示，p型基底层12在MOSFET 100m与SBD 100s中设于n-型漂移层11之上，位于n-型漂移层11的第一有源区域D与第二有源区域E之间。
n+型源极层13是MOSFET 100m的源极层。n+型源极层13设于p型基底层12之上，隔着p型基底层12而与n-型漂移层11的第一有源区域D以及第二有源区域E分离。
p+型接触层14在寄生二极管部100m2中配置于p型基底层12上。p+型接触层14是寄生二极管部100m2的接触层。
接触件41例如是寄生二极管部100m2中的欧姆接触件。接触件41设于p+型接触层14之上。接触件41例如通过自对准硅化物(salicide)形成，例如含有镍(Ni)与硅(Si)。
如图1、图3所示，第二电极22例如为源电极。第二电极22设于半导体部分10之上。第二电极22连接于p型基底层12与n+型源极层13。此外，第二电极22与n-型漂移层11的第二有源区域E的上表面E10相接。第二电极22与接触件41相接。第二电极22例如含有铝。
绝缘膜31例如是栅极绝缘膜。绝缘膜31与n-型漂移层11(第一有源区域D)、p型基底层12、以及n+型源极层13的上表面相接。具体而言，绝缘膜31与第一有源区域D的上表面D10相接。
第三电极23例如是栅极电极。第三电极23设于绝缘膜31之上。第三电极23隔着绝缘膜31而与第一有源区域D、p型基底层12、以及n+型源极层13对置。如图3所示，第三电极23隔着绝缘层51而与第二电极22分离。第三电极23与焊盘23a电连接。
以下，详细叙述第一有源区域D的形状。
如图2、图3所示，将俯视时MOSFET 100m延伸的方向设为方向Y，将与方向Y正交且从第一电极21朝向第二电极22的方向设为方向Z，将与方向Y以及方向Z正交的方向设为方向X。以下，宽度是指沿着方向X的长度。
如图3所示，与方向Y正交的第一有源区域D的截面形状大致为梯形状。第一有源区域D具有上表面D10以及作为下表面的边界面Bd。在第一有源区域D中，作为梯形的上边的上表面D10的宽度比作为梯形的下边的边界面Bd的宽度窄。
如以下那样设定第一有源区域D，并对第一有源区域D的形状进行进一步说明。
如图3所示，设定将第一有源区域D上下二等分的情况下的第一有源区域D的第一下部D20与第一上部D30。如图3所示，首先，设定在对第一有源区域D的方向Z的长度进行二等分的位置穿过且与方向X平行的线即二等分线DL。第一下部D20在第一有源区域D中成为二等分线DL之下的部分，第一上部D30在第一有源区域D中成为二等分线DL之上的部分。此外，划分第一下部D20与第一上部D30的内部边界面D40是在第一有源区域D中包含二等分线DL的面。内部边界面D40的宽度例如与第一上部D30的下边的长度相同，例如与第一下部D20的上边的长度相同。
使用以上的设定，根据图3能够确认以下情况。
第一有源区域D的上表面D10的宽度比边界面Bd的宽度窄。此外，在第一有源区域D中，第一上部D30的宽度的平均值比第一下部D20的宽度的平均值小。宽度的平均值是例如在Z方向上均匀地离散的位置处逐一测定作为对象的部分或者构成的宽度，并将其测定值的总和除以其测定位置的数量而得。
上表面D10的宽度比第一上部D30的宽度的平均值小。此外，上表面D10的宽度比内部边界面D40的宽度窄。
边界面Bd的宽度比第一下部D20的宽度的平均值大。此外，边界面Bd的宽度比内部边界面D40的宽度大。
如图3所示，本实施方式中的第二有源区域E的形状与第一有源区域D大致相同。与方向Y正交的第二有源区域E的截面形状为大致梯形状。第二有源区域E具有上表面E10与作为下表面的边界面Be。在第二有源区域E中，作为梯形的上边的上表面E10的宽度比作为梯形的下边的边界面Be的宽度窄。
此外，对于第二有源区域E也与第一有源区域D相同地设定来进行说明。对第二有源区域R设定二等分线EL、第二下部E20及第二上部E30、和内部边界面E40。
根据以上的设定能够确认以下的情况。
在第二有源区域E中，上表面E10的宽度比边界面Be的宽度窄。此外，在第二有源区域E中，第二上部E30的宽度的平均值比第二下部E20的宽度的平均值小。此外，第二有源区域E的上表面E10的宽度比第二上部E30的宽度的平均值小，且比内部边界面E40的宽度的平均值小。而且，边界面Be的宽度比第二下部E20的宽度的平均值大，且比内部边界面E40的宽度的平均值大。
在本实施方式的半导体装置100中，第一有源区域D与第二有源区域E为大致相同的形状，但也可以是不同的形状。此外，第一有源区域D与第二有源区域E的截面形状也可以不是大致梯形状。例如，第一有源区域D以及第二有源区域E中的一个，其截面形状也可以是利用了长方形或者长圆形的形状。在第一有源区域D以及第二有源区域E中的至少一个中，只要其XY截面的形状为上部的宽度的平均值比下部的宽度的平均值小即可。例如优选的是，上表面D10、E10的宽度比边界面Bd、Be的宽度窄，划分上部D30、E30与下部D20、E20的内部边界面D40、E40的宽度比上表面D10、E10宽并且比边界面Bd、Be窄。
此外，在本实施方式中，根据使用二等分线DL将有源区域D、E进行了上下二等分的情况下的上部D30、E30以及下部D20、E20的宽度的平均值、和内部边界面D40的宽度，来评价有源区域D、E的宽度的变化，但不限于此，也可以根据将有源区域D的至高度的三分之一为止的部分设为上部、将除此以外的部分设为下部的宽度的平均值、以及其内部边界面，来评价有源区域的宽度的变化。
如图3所示，本实施方式中的第一有源区域D与第二有源区域E通过适当使用了多台阶式外延生长、离子注入、蚀刻等的多阶段工序而形成为大致梯形状，但不限于此。此外，第一有源区域D与p型基底层12的侧方边界面Pd、Pe也可以不是大致平面。侧方边界面Pd、Pe也可以为多级台阶状。
以下，对本实施方式的半导体装置100的动作以及效果进行说明。
本实施方式的半导体装置100对MOSFET 100m并列设置SBD 100s。
首先，在正向工作时对第二电极22施加相对正的电位，对第一电极21施加相对负的电位。由于SBD 100s的工作电压比MOSFET 100m的工作电压低，因此首先电流优先地流入SBD 100s，在MOSFET 100m中无电流流通。在SBD 100s中，电子从第一电极21穿过第一区域U以及第二有源区域E流向第二电极22。由此，寄生二极管部100m2的动作被抑制为规定的电压。其间，由寄生二极管部100m2产生的空穴注入受到抑制，MOSFET100m中的电子与空穴双方流动的双极动作受到抑制。由此，半导体装置100可抑制含有碳化硅的半导体部分10的晶体缺陷的扩张，并抑制了MOSFET100m的正向电压与DS之间泄漏特性等器件特性的恶化。
在反向动作时的栅极控制部100m1的截止状态下，第二电极22被施予相对负的电位，第一电极21被施予相对正的电位，第三电极23被施予相对负的电位。在截止状态下，绝缘膜31的电场强度增强。如图3所示，详细而言，绝缘膜31在中央成为最大电场。与此相对，通过缩窄第一有源区域D的上表面D10的宽度，能够缓和绝缘膜31的电场强度从而抑制绝缘破坏。此外，使第一有源区域D的上表面D10的宽度比边界面Bd的宽度窄，使p型基底层12与第一有源区域D的侧方边界面Pd倾斜。由此，能够使第一有源区域D中的耗尽层与侧方边界面Pd同样地倾斜，能够逐渐地连接耗尽层。由此，抑制了MOSFET 100m的第三电极23与第一电极21之间的静电电容的急剧变化，并抑制了切换时的噪声的产生。
在反向动作时的栅极控制部100m1的导通状态下，第二电极22被施予相对负的电位，第一电极21被施予相对正的电位，第三电极23被施予相对正的电位。由此，如图3所示，在p型基底层12中，在第三电极23的正下方区域且在从n+型源极层13至第一有源区域D之间形成沟道。从n+型源极层13供给的电子穿过沟道而流入第一电极21。此时，虽然沟道长度变长了使第一有源区域D的上表面D10缩窄的部分，但使作为下表面的边界面Bd变宽并使电流路径的宽度变宽，抑制了导通电阻的上升。
假设，在第一有源区域D的宽度大致均等的情况下，由缩窄宽度带来的绝缘膜的电场强度的抑制、与由增大宽度带来的导通电阻的抑制处于所谓的权衡的关系，但本实施方式的半导体装置100通过缩窄第一有源区域D的上表面D10并扩大边界面Bd，解决了这两个问题。
在SBD 100s的第二有源区域E中，缩窄上表面E10并扩大了作为下表面的边界面Be。由此，在SBD 100s中，由于第二电极22与第二有源区域E的接合面缩窄，因此泄漏电流减少，并且通过扩大边界面Be从而工作电压得到降低。通过降低SBD 100s的工作电压，从而使SBD 100s的启动早于寄生二极管部100m2，寄生二极管部100m2的启动得以抑止。由此，有效地抑止半导体部分的晶体缺陷的扩张。
假设，在第二有源区域E的宽度大致均等的情况下，由缩窄宽度带来的泄漏电流的减少、与由增大宽度带来的工作电压的降低处于所谓的权衡的关系，但本实施方式的半导体装置100通过缩窄第一有源区域D的上表面D10并扩大边界面Bd，解决了这两个问题。
如以上那样，本实施方式的半导体装置100能够提高可靠性与动作性能。
(第一实施方式的第一变形例)
在本变形例的半导体装置101中，例如通过进一步缩小第一有源区域D1的第一上部D31的宽度，并进一步增大第一下部D21的宽度，从而增大第一上部D31与第一下部D21的宽度之差。即，第一上部D31的截面形状与第一下部D21的截面形状分别为大致梯形，第一上部D31的下边的长度比第一下部D21的上边的长度短。
图4是表示本变形例的半导体装置的MOSFET的放大截面图。图4示出与图3相同的位置，省略了保护膜以及布线层。
本变形例中的第一有源区域D1的上表面D11的宽度也比作为下表面的边界面Bd1的宽度窄。为了进一步说明第一有源区域D1的形状，如以下那样设定第一有源区域D1。
如图4所示，在第一有源区域D1中设定二等分线DL，并设定第一下部D21、第一上部D31以及内部边界面D41。
使用以上的设定，根据图4能够确认以下的情况。
在第一有源区域D1中，使第一上部D31的宽度比第一实施方式的第一上部D30的宽度小，使第一下部D21的宽度比第一实施方式的第一下部D20大。由此，在第一上部D31与第一下部D21的内部边界面D41形成有缺口面D61。侧方边界面Pd1由于缺口面D61而具有一个台阶。
在第一有源区域D1中，第一上部D31的宽度比第一下部D21的宽度窄。在第一有源区域D1中，第一上部D31的宽度的平均值比第一下部D21的宽度的平均值小。
上表面D11的宽度比第一上部D31的宽度的平均值小。此外，上表面D11的宽度比内部边界面D41的宽度小。
作为下表面的边界面Bd1的宽度比第一下部D21的宽度的平均值大。或者，边界面Bd1的宽度比内部边界面D41的宽度的平均值大。
本变形例中的第二有源区域为与第一有源区域D1相同的形状。
根据本变形例，在第一有源区域D1中，能够进一步缩窄上表面D11，并进一步扩大边界面Bd1。由此，能够进一步提升第一实施方式的效果。
本变形例中的上述以外的构成、动作以及效果与第一实施方式相同。
(第一实施方式的第二变形例)
在本变形例的半导体装置102中，半导体部分10例如含有硅Si，第一有源区域D2是在半导体部分10中沿方向Z例如在两处位置离子注入了杂质之后使其热扩散而形成的。
图5是表示本变形例的半导体装置的MOSFET的放大截面图。图5示出与图3相同的位置，省略了保护膜以及布线层。
本变形例中的第一有源区域D2也同样地设定，以下对形状进行说明。
如图5所示，第一上部D32与第一下部D22使杂质热扩散而形成，因此方向Z上的中央部分的宽度最宽。即，第一上部D32的截面形状为长圆形，第一下部D22的截面形状也为长圆形，第一上部D32的最大直径比第一下部D22的最大直径小。如图5所示，第一上部D32与第一下部D22的内部边界面D42为缩颈面D62。侧方边界面Pd2成为由于缩颈面D62而缩颈的曲面。
此外，在第一有源区域D2中，第一上部D32的宽度比第一下部D22的宽度窄。在第一有源区域D2中，第一上部D32的宽度的平均值比第一下部D22的宽度的平均值小。
上表面D12的宽度比第一上部D32的宽度的平均值小。此外，由于内部边界面D42为缩颈面D62，因此不能一概而论地说上表面D12的宽度比内部边界面D42的宽度小。
另一方面，不能一概而论地说边界面Bd2的宽度比第一下部D22的宽度的平均值大。此外，由于内部边界面D42为缩颈面D62，因此不能一概而论地说边界面Bd2的宽度比内部边界面D42的宽度大。
另外，本变形例中的第一有源区域D1在半导体部分10中沿方向Z在两处位置注入杂质而形成为两级，但不限于此，例如也可以沿方向Z在三处以上的位置注入杂质而形成为三级以上。
本变形例中的第一有源区域D2通过使杂质热扩散而形成，从而第一上部D32与第一下部D22的方向Z上的例如中央部分的宽度最宽。由此，即使将第一有源区域D2的上表面D12缩窄，方向Z上的中央部分的宽度也变宽，电流路径变宽。由此，能够减小MOSFET 102m的导通电阻，能够降低SBD 100s的工作电压。
如以上所述，本变形例的半导体装置102也能够提高可靠性与动作性能。
本变形例中的上述以外的构成、动作以及效果与第一实施方式相同。
(第一实施方式的第三变形例)
在本变形例的半导体装置103中，半导体部分10例如含有碳化硅，第一有源区域D3是例如在半导体部分10中沿方向Z在例如三处位置离子注入了杂质之后使其热扩散而形成的。
图6是表示本变形例的半导体装置的MOSFET的放大截面图。图6示出与图3相同的位置，省略了保护膜以及布线层。
如图6所示，第一有源区域D3是在方向Z上在三处位置离子注入杂质并使其热扩散而形成的。在本变形例中，由于杂质的扩散较少，因此第一有源区域D3的截面形状例如成为将三个大致长方形重叠而成那样的形状。
在第一有源区域D3中，位于最上方的上部分的宽度最窄，位于最下方的下部分的宽度最宽，二等分线DL位于它们之间的部分的大致中心。侧方边界面Pd3例如为3级的台阶形状。
本变形例中的第一有源区域D3也同样地设定，以下对形状进行说明。
在第一有源区域D3中，第一上部D33的宽度的平均值比第一下部D23的宽度的平均值小。
上表面D13的宽度比第一上部D33的宽度的平均值小。此外，上表面D13的宽度比内部边界面D43的宽度的平均值小。
不能一概而论地说边界面Bd3的宽度比第一下部D23的宽度的平均值大。此外，边界面Bd3的宽度比内部边界面D43的宽度的平均值大。
本变形例中的第二有源区域为与第一有源区域D3相同的形状。
在本变形例中，例如也可以通过外延生长法来形成第一有源区域D3。
本变形例中的上述以外的构成、动作以及效果与第一实施方式相同。
根据本发明的实施方式，能够提供可提高可靠性的半导体装置。
以上，参照具体例对本发明的实施方式进行了说明。但是，本发明的实施方式不限于这些具体例。例如，关于半导体装置所含的MOSFET与SBD中的半导体部分、多个电极以及绝缘膜的具体构成、材质等，本领域技术人员能够从公知的范围适当选择来同样地实施本发明，只要能够获得相同的效果，则包含在本发明的范围内。只要包含本发明的主旨，则在技术上可实施的范围内组合各具体例中的任两个以上的要素的实施例也包含在本发明的范围内。

Claims (9)

1.一种半导体装置，具备：
第一电极；
第二电极；
第一导电型的第一半导体层，设于所述第一电极与所述第二电极之间；
第二导电型的第二半导体层，设于所述第一半导体层与所述第二电极之间；
第一有源区域，在与从所述第一电极朝向所述第二电极的第一方向正交的第二方向上与所述第二半导体层邻接，所述第一有源区域具有第一上部以及第一下部，所述第一上部位于所述第一半导体层与所述第二电极之间，所述第一下部位于所述第一半导体层与所述第一上部之间，并且所述第一下部在所述第二方向上的宽度的平均值比所述第一上部在所述第二方向上的宽度的平均值大；
第一导电型的第三半导体层，设于所述第二半导体层与所述第二电极之间，并与所述第二电极电连接；以及
第三电极，隔着绝缘膜以及绝缘层而设于所述第一有源区域与所述第二电极之间、所述第二半导体层与所述第二电极之间、以及所述第三半导体层与所述第二电极之间。
2.如权利要求1所述的半导体装置，
所述第一有源区域的与所述绝缘膜相接的上表面的宽度，比所述第一上部的宽度的平均值小。
3.如权利要求1所述的半导体装置，
所述第一有源区域的与所述绝缘膜相接的上表面的宽度，比所述第一上部与所述第一下部的内部边界面的宽度小。
4.如权利要求1所述的半导体装置，
所述第一半导体层还具有第一区域，所述第一区域位于所述第一有源区域以及所述第二半导体层之下，所述第一区域的上表面与所述第一有源区域以及所述第二半导体层的下表面相接，
所述第一有源区域的与所述绝缘膜相接的上表面的宽度，比所述第一有源区域与所述第一区域的第一边界面的宽度小。
5.如权利要求1所述的半导体装置，
还具备第二有源区域，所述第二有源区域设于所述第一区域与所述第二电极之间，在所述第二方向的相反方向上与所述第二半导体层邻接，并与所述第二电极相接。
6.如权利要求5所述的半导体装置，
所述第二有源区域具有第二上部和第二下部，所述第二上部与所述第二电极相接，所述第二下部位于所述第一区域与所述第二上部之间，并且所述第二下部在所述第二方向上的宽度的平均值比所述第二上部在所述第二方向上的宽度的平均值大。
7.如权利要求6所述的半导体装置，
所述第二有源区域与所述第一区域的第二边界面的宽度比所述第二下部的宽度的平均值大。
8.如权利要求6所述的半导体装置，
所述第二有源区域与所述第一区域的第二边界面的宽度，比所述第二上部与所述第二下部的内部边界面的宽度大。
9.一种半导体装置，具备：
第一电极；
第二电极；
第一导电型的第一半导体层，设于所述第一电极与所述第二电极之间；
第二导电型的第二半导体层，设于所述第一半导体层与所述第二电极之间；以及
有源区域，在与从所述第一电极朝向所述第二电极的第一方向正交的第二方向上与所述第二半导体层邻接，所述有源区域具有上部以及下部，所述上部设于所述第一半导体层与所述第二电极之间，并与所述第二电极相接，所述下部位于所述第一半导体层与所述上部之间，并且所述下部在所述第二方向上的宽度的平均值比所述上部在所述第二方向上的宽度的平均值大。
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