CN114127893A - 制造包括转移到设置有电荷俘获层的支撑体上的薄层的结构的方法 - Google Patents

制造包括转移到设置有电荷俘获层的支撑体上的薄层的结构的方法 Download PDF

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Abstract

本发明涉及一种制造结构(1)的方法,该结构(1)包括转移到设置有电荷俘获层(3)的支撑体(2)上的薄层(5),该方法包括以下步骤:‑制备支撑体(2),包括在基础衬底(6)上形成俘获层(3),所述俘获层(3)具有小于1018at/cm3的氢浓度;‑通过具有小于1020at/cm3的氢浓度或包括防止氢向俘获层(3)扩散的屏障或具有低氢扩散性的介电层(4),将所述支撑体(2)附着到施主衬底;‑去除所述施主衬底的一部分以形成薄层(5);该制造方法将所述结构(1)露出于低于为1000℃的最高温度的温度。本发明还涉及在该方法结束时获得的结构。

Description

制造包括转移到设置有电荷俘获层的支撑体上的薄层的结构 的方法
发明领域
本发明涉及用于制造包括转移到具有电荷俘获层的支撑体上的薄层的结构的方法。
背景技术
集成器件通常以晶片的形式建立在衬底上,衬底主要用作集成器件制造的支撑体。然而,这些器件预期的集成程度和性能水平的提高已经导致其性能水平和上面形成器件的衬底的特性之间日益显著的关联。对于处理特别适用于电信领域(电话、Wi-Fi、蓝牙等)的频率在约3kHz至300GHz之间的信号的射频(RF)器件尤其如此。
使用器件/衬底耦合的例子,源自在器件中传播的高频信号的电磁场穿透到衬底的深度中,并与其中存在的可能的电荷载流子相互作用。这导致通过插入损失的信号的一些能量的不必要消耗和通过串扰在部件之间的可能影响。
诸如滤波器、开关和天线适配器之类的射频器件以及功率放大器可以建立在考虑了这些现象并提高了性能水平的经特别调整的衬底上。
因此已知高电阻率绝缘体上硅(HR SOI)衬底,其包括具有大于1千欧姆·厘米的电阻率的硅支撑衬底、在支撑衬底上的介电层,以及置于绝缘层上的薄的硅表面层。衬底还可以包括设置在支撑衬底与介电层之间的电荷俘获层。俘获层可以包括未掺杂的多晶硅。例如在FR2860341、FR2933233、FR2953640、US2015/115480、US7268060或US6544656中描述了此类衬底的制造。通常,意图是限制施加到这种衬底的热处理的温度和/或持续时间以避免俘获层的再结晶,再结晶将降低其射频性能水平。
存在其它原因使得某些半导体结构在其制造或使用期间不能暴露于高温(例如高于600℃或1000℃)。对于由具有不同热膨胀系数的两个衬底的组件形成的结构而言,是这种情况。其中一个衬底形成用于结构的支撑体,从另一衬底获得的薄层被转移到该支撑体上。
薄层的性质,例如当其由铁电材料组成时,也可以将该结构的处理温度限制到其居里温度,高于该温度该材料失去其永久极化。
此外,当薄层包含部件时,有时存在限制半导体结构的暴露温度的动机。这些部件可以直接形成在该结构上(或中)或转移到支撑体上以形成该结构。在比400℃或600℃的暴露温度高的温度,掺杂剂或构成部件的金属的扩散使部件无法工作。
也可以选择有意地限制结构元件所暴露的温度。当通过LPCVD(“低压化学气相淀积”)或PECVD(“等离子体增强化学气相淀积”)技术形成电荷俘获层或介电层时尤其如此。这些廉价的技术共同适用于多个衬底,并且在大约600度的适度温度进行。
然而,申请人已经观察到,通过仅使用适度热处理(即,不将结构暴露于高于1000℃的温度)的制造方法来生产包括用于俘获电荷的层和介电层的结构导致具有比预期低得多的射频(RF)性能水平的结构。
如2015年1月由SOITEC公布的出版物“White paper-RF SOI Characterisation”中所记载的,衬底的RF性能可以通过二次谐波失真测量结果HD2来表征。在包括电荷俘获层且仅实施适度热处理的半导体结构的情况下,申请人已观察到此HD2特性可以在预期值的55%与75%之间。
发明目的
本发明旨在至少部分地解决这个问题。更具体地,本发明的目的是提出一种用于制造半导体结构的方法,该方法包括将薄层转移到设置有用于俘获电荷的层的支撑体上,该方法不采用将该结构暴露于高温的热处理,但是仍然得到具有兼容的RF性能水平的结构。
发明简述
为了实现该目的,本发明的目的提出了一种用于制造结构的制造方法,所述结构包括转移到设置有电荷俘获层的支撑体上的薄层,所述制造方法包括以下步骤:
-制备所述支撑体,包括在基础衬底上形成所述俘获层,所述俘获层具有小于1018at/cm3的氢浓度;
-通过介电层将所述支撑体接合到施主衬底,所述介电层具有小于1020at/cm3的氢浓度或包含防止氢向所述俘获层扩散的屏障或具有低的氢扩散率;
-去除所述施主衬底的一部分以形成所述薄层;
所述制造方法将结构(1)暴露于低于为1000℃的最高温度的温度。
在支撑体制备步骤期间,形成具有低氢浓度的俘获层避免了过度中和该层的电荷俘获。形成也具有低氢浓度或防止该氢扩散的介电层避免或限制其向俘获层扩散,特别是在制造方法期间和接合步骤之后该介电层暴露于其中的热处理期间。另选地,可以在介电层中提供屏障,来防止氢从介电层向俘获层扩散。
根据本发明的其他有利和非限制性特征,单独或以任何技术上可行的组合:
·所述俘获层在600℃至950℃之间的淀积温度下淀积,并且制备所述支撑体的步骤包括:在贫氢气氛中并且在所述淀积温度至1000℃之间的温度下对所述俘获层(3)进行退火的第一退火阶段;
·所述俘获层的淀积实施LPCVD技术;
·所述俘获层通过在950℃至1100℃之间的温度下淀积而形成;
·所述俘获层的淀积在外延框架中实现;
·所述介电层通过淀积具有大于1020at/cm3的氢浓度的材料,随后在贫氢气氛中施加第二退火阶段来生产;
·所述第二退火阶段在中性气氛中在800℃至900℃之间持续至少一小时;
·通过在施加所述第一退火阶段之前将氢浓度大于1020at/cm3的材料淀积到所述俘获层上来产生所述介电层;
·所述介电层通过在800℃至1000℃之间的温度下对所述俘获层的热氧化来生产。
·所述介电层包括所述屏障,并且所述屏障与所述俘获层直接接触;
·所述屏障由SiN或AlN层组成;
·所述具有低的氢扩散率的介电层包括具有氮且氮/氧比大于或等于0.01或0.05的氧化物;
·所述具有低的氢扩散率的介电层包括具有氮且氮/氧比在0.01至0.25之间或在0.05至0.1之间的氧化硅。
·所述制造方法包括:在所述接合步骤之前在所述施主衬底中形成脆变平面的步骤,并且其中,所述去除步骤通过在所述脆变平面处使所述施主衬底断裂来执行;
·所述薄层由压电材料和/或铁电材料构成;
·所述薄层由钽酸锂或铌酸锂制成。
根据另一方面,本发明提出一种结构,所述结构不能暴露于高温,例如高于600℃或1000℃,所述结构包括:
-基础衬底;
-俘获层,所述俘获层设置在所述基础衬底上并且具有小于1018at/cm3的氢浓度;
-置于所述俘获层上的介电层,所述介电层具有小于1020at/cm3的氢浓度或包括防止氢向所述俘获层扩散的屏障或具有低的氢扩散率;
-置于所述介电层上的薄层。
根据本发明的其他有利和非限制性特征,单独或以任何技术上可行的组合:
·所述薄层由具有永久极化和600℃至1000℃之间的居里温度的铁电材料组成;
·所述介电层与所述俘获层和所述薄层接触;
·具有低的氢扩散率的所述介电层包括具有氮且氮/氧比大于或等于0.01或0.05的氧化物;
·具有低扩散率的所述介电层包括具有氮且氮/氧比在0.01至0.25之间或在0.05至0.1之间的氧化硅。
附图说明
从下面参照附图对本发明的详细描述中,本发明的其它特征和优点将变得明显,其中:
[图1]图1示出了一种结构,其制造方法是本说明书的目的。
具体实施方式
图1示出了结构1,其制造方法是本说明书的目的。结构1具有薄表面层5、介电层4以及支撑体2,介电层4例如包括诸如氧化硅的氧化物。支撑体2具有置于衬底6上的电荷俘获层3。俘获层3介于介电层4与基础衬底6之间。优选地,介电层4与俘获层3和薄层5接触。
通常,结构1可以是直径可以为100mm、200mm、300mm或甚至450mm的圆形晶片的形式。
如在形成前言中提出的现有技术的文献中所描述的,结构1可以以多种方式生产。作为通常的一般规则,结构1可以通过包括接合支撑体2和施主衬底的制造方法来制造,介电层插入在这两个元件之间,随后是去除施主衬底的一部分以形成薄层5的步骤。去除部分施主衬底的步骤可以通过对该衬底进行化学机械减薄来执行。优选地,通过应用SmartCutTM技术来制造结构1,根据该技术,利用通过将轻物质注入施主衬底中而形成的脆变平面来界定用于形成薄层5的层。然后通过在脆变平面处断裂来将该层从施主衬底去除,并通过插入在支撑体2与施主衬底之间的介电层4将该层转移到设置有俘获层3的支撑体2上。
基础衬底6通常为几百微米厚。优选地,基础衬底具有大于1000欧姆·厘米,甚至更优选大于2000欧姆·厘米的高电阻率。因此,这限制了可能在基础衬底中移动的电荷、空穴或电子的密度。然而,本发明不限于具有这种电阻率的基础衬底6,并且当基础衬底具有大约几百欧姆·厘米,例如小于1000欧姆·厘米,或小于500欧姆·厘米或甚至小于10欧姆·厘米的更兼容的电阻率时,本发明也提供RF性能优点。
出于可用性和成本原因,基础衬底3优选地由单晶硅制成。例如,它可以是具有6ppm至10ppm之间的低填隙氧含量的CZ硅衬底,或者是具有特别是自然非常低的填隙氧含量的FZ硅衬底。其也可以是具有大于26ppm的高填隙氧量(由表述“高Oi”表示)的CZ硅衬底。例如,其可以是蓝宝石、玻璃、石英、碳化硅等。在某些情况下,特别是当俘获层3足够厚,例如大于30微米厚时,基础衬底6可以具有小于1千欧姆·厘米的标准电阻率。
俘获层3在性质上可以非常不同,如在形成现有技术的文献中所记录的。一般而言,其为具有结构缺陷如位错、晶界、无定形区、间隙、夹杂物、孔等的非晶层。这些结构缺陷形成易于在材料中循环的电荷的陷阱,例如在不完全的或悬垂的化学键处。这防止了俘获层中的传导,因此俘获层具有高电阻率。
有利地,并且为了实现的简单起见,该俘获层3由多晶硅层形成。其厚度,特别是当其形成在电阻基础衬底6上时,可以在0.3μm至3μm的范围。然而,依赖于从结构1预期的RF性能水平,可以想到低于或高于该范围的其它厚度。
为了寻求在可应用于结构1的热处理期间保持该层的多晶质量,可有利地在淀积电荷俘获层3之前在基础衬底6上提供例如由二氧化硅制成的非晶层。
另选地,可以通过在基础衬底6的表面厚度中注入相对重的物质(例如氩)来形成俘获层3,来在那里形成构成电陷阱的结构缺陷。该层3还可以通过基础衬底6的表面厚度的多孔化或通过能够在衬底6的表面厚度中形成结构缺陷的任何其他方法来形成,这些结构缺陷能够俘获电荷。
薄表面层5可以是任何合适的类型。当结构1用于容纳集成半导体部件时,薄层5可以由单晶硅或任何其它半导体材料如锗、硅锗、碳化硅构成。当结构1用于容纳表面声波滤波器时,薄层5可以由压电和/或铁电材料构成,例如钽酸锂或铌酸锂。薄层5还可以包括:在施主衬底上形成并在制造结构1的步骤期间转移到支撑体2上的成品或半成品集成部件。通常,薄层的厚度可以在10nm至10微米之间。
现在将描述用于制造根据图1所示的结构的方法。该方法构成了导致本发明的初步实验。根据该实验方法,使用在600℃至650℃之间进行的LPCVD技术,通过淀积来在硅基衬底6上形成多晶硅的电荷俘获层3。俘获层3约1微米厚。
使用在600℃的温度进行的PECVD技术将300nm至1000nm厚的氧化硅层淀积到俘获层3上,该氧化硅层形成结构1的介电层4。在该淀积之后,在中性或氧化气氛中在600℃进行致密化退火约1小时。然后通过化学机械抛光步骤(CMP)抛光该层,导致除去约200-800纳米的氧化物,以提供在5*5微米的区域上粗糙度小于0.3nm RMS的表面。
通过钽酸锂铁电施主衬底的第一个面对钽酸锂铁电施主衬底注入氢离子,以形成掩置脆变平面。因此在该脆变平面与施主衬底的第一个面之间限定第一层。将施主衬底接合到置于支撑体2上的氧化硅层4,然后使用约400℃的适度热处理使施主衬底在脆变平面处断裂。释放施主衬底的第一层以暴露该层的自由面,因此可以准备该层以改善晶体质量和表面条件。该准备包括通过化学机械抛光对第一层减薄的步骤和在中性气氛中在500℃进行热处理1小时的步骤。
通过如US2015/0168326中所教导的确定HQF(谐波品质因数)的值来估计从由此产生的结构预期的RF性能水平。该HQF值可以从俘获层4和基础衬底6的深度电阻率分布估计。
然后对如此制备的结构1进行称为“二次谐波失真”(HD2)的表征测量。该测量在900MHz下进行,并在引言中提出的“Whitepaper–RF SOI wafer characterisation”文件中记录。更具体地说,通过在钽酸锂的薄表面层的自由面上淀积铝线形成共面波导。然后,将频率为900MHz的信号施加到波导的一端,并在另一端测量二次谐波信号HD2。二次谐波信号越弱,结构的性能水平越高。
HD2测量结果和HQF估计是结构1的特别相关的特性,因为它们高度地代表将在该结构上形成的集成RF器件的性能。
出乎意料地,在刚刚描述的方法结束时结构1的HD2特性的值仅对应于由HQF估计提供的预期结果的约50%到75%。
另外的研究使得申请人能够认识到,这种低性能水平与电荷俘获层3和介电层4中过量氢的存在有关。介电层(在这种情况下为SiO2)具有大于1020at/cm3的氢,并且俘获层3具有大于1018at/cm3的氢。
特别富含氢的介电层4形成一种类型的蓄积部,并且当介电层4与俘获层3中的氢浓度的差过大时,并且考虑到施加到结构1的热处理,保留在该层4中的氢能够向俘获层3扩散。因此,由介电层4向俘获层供应氢。然后该氢能够中和俘获层3的电陷阱,特别是在俘获层3与介电层4的界面处。应当注意的是,在暴露于超过1000℃的温度的常规结构中,例如在完成该结构的最后阶段中,在热处理期间通过扩散去除包含在介电层4中或俘获层3中的氢,并且因此HD2测量结果和HQF估计之间的这种差异不会显著地出现。
然后,本申请人利用所发现的这些机制开发了一种制造方法,该方法不采用将该结构暴露于高温的热处理,但是该方法产生具有兼容的RF性能水平的结构。“兼容”表示HD2测量结果从其HQF估计的偏差不超过20%。
总体上,该方法旨在形成具有相对低的氢浓度的俘获层3,以避免过度中和电荷陷阱。目的还在于形成具有低氢浓度或限制该氢扩散的介电层4,以避免或限制该氢迁移到俘获层中,考虑到施加到该结构的热处理。
更具体地,该方法重复刚才描述的制备支撑体2、将支撑体2接合到施主衬底以及去除施主衬底的一部分的步骤。出于本申请的引言中所描述的所有原因,结构1在其制造期间,在接合步骤期间或在此步骤之后不能暴露于超过1000℃的温度。然而,在该方法中,目的是在制备支撑体的步骤期间形成具有小于1018at/cm3的低氢浓度的俘获层3,以避免过度中和该层3的陷阱。同时,目的是形成以下介电层4,该介电层4也具有低氢浓度(小于1020at/cm3)或限制该氢的扩散,以避免形成随后将能够向俘获层3或在与该层的界面处扩散的氢蓄积部。另选地,可以在介电层中提供防止氢向俘获层扩散的屏障。有利地,当介电层不具有屏障层或当其无法俘获其所包含的氢时,目的是将介电层中的氢浓度限制为小于1019at/cm3,或甚至小于1018at/cm3
可以想到用于产生这种俘获层3和介电层4的多个实施方式。
因此,根据俘获层3的第一实施方式,其可以通过在适度温度(例如严格地在600℃至950℃之间)的淀积而形成。这可以是通过在淀积炉中实施的由LPCVD技术形成的多晶硅层的淀积。已经发现,这种淀积导致形成包括大于1018at/cm3且通常在该值至1019at/cm3之间的氢浓度的俘获层3。
为了降低该浓度,根据该第一实施方式,有在贫氢气氛(即小于5ppm)中在淀积温度至1000℃之间的温度对俘获层的第一退火阶段。有利地,第一退火阶段的温度高于620℃,并且优选地低于900℃,持续至少一个小时并且优选地持续数小时。存在于俘获层3中的氢在这些优先退火条件下有效地外扩散,从而将其浓度降低到低于1018at/cm3的阈值,而不会由于再结晶效应而损害俘获层的多晶性质。
第一退火阶段可以直接在俘获层3的淀积之后进行,或者当介电层4至少部分地淀积到俘获层3上时在介电层4的形成之后进行,如将在本说明书的剩余部分中说明的。
根据俘获层3的第二实施方式,在高温下,例如在950℃至1100℃之间的温度,将俘获层3淀积基础衬底6上。这可以是在外延反应器中生产的多晶硅的淀积。在这样的淀积条件下,俘获层3具有比通过LPCVD技术形成的层低几倍的氢浓度。在所有情况下,应小心确保该浓度小于1018at/cm3。在该第二实施方式中,其中直接形成俘获层3以使其具有低的氢浓度,在先前实施方式中提供的用于使氢外扩散的第一退火阶段不是必需的。
介电层4就其部分而言可以通过在俘获层3上淀积而形成。另选地,或者附加地,其可以通过在施主衬底的第一个面上淀积来全部或部分形成。可以选择在支撑体或施主衬底上形成介电层4,这依赖于是否可以将它们暴露于相对高的温度。
因此,并且根据介电层4的第一实施方式,通过使用PECVD技术在淀积炉中淀积氧化硅来制造介电层4。该淀积在适度温度下进行,通常在600℃至800℃之间。在这种情况下,介电层4具有大于1020at/cm3的显著的氢浓度。
为了降低该浓度,类似于上述第一退火阶段,应用称为“致密化”的第二退火阶段。因此,其涉及在贫氢气氛(即小于5ppm)中退火并将层4暴露于高于其淀积温度的温度。其可以是中性或氧化气氛。优选地,该温度高于800℃,典型地在800℃至900℃之间。该退火持续至少一小时,且优选数小时,从而最后从介电层4外扩散氢,并且可能从自俘获层3释放氢。在该致密化退火结束时,介电层4具有小于1020at/cm3的氢浓度,并且俘获层3具有小于1018at/cm3的氢浓度。
应当注意,第二致密化退火阶段可以改变介电层的除其氢浓度外的特性。其可以尤其导致氢的扩散率的降低,也就是说此物质扩散到构成介电层的材料中的能力,使得氢甚至在相对高浓度(约1020at/cm3)下也不太可能朝向俘获层3扩散。
通常优选将介电层4置于支撑体2上而不是施主衬底上。实际上,通常可以在第一和/或第二退火阶段的温度下对该支撑体2进行热处理,对于施主衬底而言并不总是这种情况。例如,该衬底可以具有脆变平面,或者由具有相对低的居里温度的铁电材料构成,或者包括以下部件:该部件在这些情况中的各个情况下将可对其应用的热预算限制于相对短的时间(即小于1小时)。然而,本发明不排除在一些合适的情况下,介电层4可以至少部分地形成在施主衬底上。
当介电层4形成在俘获层3上,并且这两个层已经在相对低的温度下淀积时,如刚刚描述的,不是必须在各个淀积步骤之后分别应用第一和第二退火阶段。如已经简要提到的,可以在低温度在俘获层3上形成了介电层4之后,在类似于第一和第二退火阶段的条件下执行单个退火阶段。换句话说,在这种情况下,在淀积介电层4之前不需要进行俘获层3的个别退火。
根据介电层4的第二实施方式,可以通过俘获层3的热氧化生产介电层4。这样的处理可以通过将设置有俘获层3的支撑体2暴露于处于严格在800℃至1000℃之间的温度的氧化炉并且在富氧气氛中实施。其可以是干的或湿的气氛。如本身已知的,该暴露的持续时间根据介电层4的期望厚度来选择。通常优选地将氧化温度限制在1000℃,以避免俘获层3的再结晶的任何风险。此外,根据上面已经描述的该层的第二实施方式,优选地通过对在高温下形成的俘获层3的氧化来生产这种介电层3。实际上,这种层对于重结晶的风险具有较大的温度稳定性。
在传统测量方法的检测极限,当俘获层3由硅制成时(通常是这种情况),通过对俘获层的热氧化形成的由二氧化硅制成的介电层4具有特别低的氢浓度,大约为几1017at/cm3。可选地,可以引入抛光如此氧化的俘获层3的表面的步骤,以使其与随后的接合步骤兼容。
还可以根据第三实施方式制备介电层4,当不可能将介电层4暴露于相对高的温度(例如高于800℃)时,第三实施方式受到特别关注。在这种情况下,以在相对低的温度下形成介电层4,例如根据该层的第一实施方式,并且注意了在介电层4中包括用于防止氢扩散到俘获层的屏障。
因此,并且虽然介电层4可以具有大于1020at/cm3的氢浓度,但是防止了介电层4中包含的氢向俘获层3的扩散,该俘获层转而具有小于1018at/cm3的浓度。这因此避免了中和该层3的电荷陷阱。在一个变型例中,介电层4完全由屏障组成,该屏障保持其中可能包含的任何氢。
屏障可以由氮化硅或氮化铝层组成或包括氮化硅或氮化铝层,氮化硅或氮化铝层的厚度大于10纳米,并且通常厚度在10至100纳米之间。在形成介电层4的例如由二氧化硅和富氢制成的剩余部分之前,可以将屏障直接淀积到俘获层3上,例如借助于PECVD技术。另选地,可以在施主衬底上形成该屏障,并且在此情况下是在已形成介电层4的剩余部分之后,从而在将施主与支撑件2接合的下一步骤期间可以使屏障与俘获层3接触。
在另一变型例中,屏障层由具有非常低的氢浓度(约1017at/cm3)的氧化硅层形成。在这种情况下,屏障形成从介电层吸收氢的缓冲层,并且因此防止氢向俘获层3扩散。在这种情况下,考虑到介电层的厚度及其氢浓度,将提供足够厚度的屏障层,使得在该氢扩散到屏障层中之后,其氢浓度不超过1020at/cm3。当通过在施主衬底侧上淀积来形成介电层,并且通过对俘获层3进行热氧化来形成屏障时,可以实现该变型例,如关于该介电层4的第二实施方式所描述的。
根据再另一方案,可以规定介电层4具有任何浓度的氢,但该层4具有该氢的低扩散率,其因此保持充分俘获在其中从而不显著扩散到俘获层3。在这种情况下,介电层4可以完全由防止其包含的氢扩散的材料形成的层构成。因此,其可以涉及具有氮且氮/氧比大于或等于0.01或有利地大于或等于0.05的淀积氧化物,例如氧化硅SiON。当介电层4基于非常普通的氧化硅时,可以选择不超过不超过0.1或0.25的氮/氧比,从而不过度地改变该材料的特性并维持与简单氧化硅SiO2相当或接近的行为。应当注意,这种富氮氧化物层可以容易地通过淀积技术形成,例如PECVD,其至少一种载气可以选择为氮气,其可以以受控的方式引入到氧化物层中。氮/氧化物比可以通过称为EDX(能量色散X射线光谱学)的技术测量,或者由通过氧化物层4中的SIMS(二次离子质谱)测量确定的氮和氧测量来建立。
总体上,当包括以下各项的结构在500℃进行退火1小时,并导致在热处理结束时在俘获层中测量的氢浓度小于1018at/cm3时,可以认为介电层4具有低的氢扩散率:
-介电层,其包含浓度为至少1020at/cm3的氢,并与该层接触设置,
-初始含有浓度小于1018at/cm3的氢的多晶硅制成的1微米的俘获层。
介电层4可以在其整个厚度上由具有低扩散率的材料构成,例如包含上述比例的氮的淀积氧化物。另选地,在先前另选方案中所呈现的配置中,可以规定由具有低扩散率的此材料形成仅一个屏障层以防止氢朝向俘获层3扩散。
接合步骤之前可以抛光接触面中的至少一些接触面,特别是对应于淀积的俘获和/或介电层的暴露面的那些面。此外,如已经看到的,该接合步骤之后是去除施主衬底的一部分以形成薄层5。该去除可以通过是施主衬底减薄或断裂来实现。为了改善薄层5的特性,可以提供制备转移层的步骤,例如抛光和/或热退火步骤。
接合、去除施主衬底的一部分以及制备转移层的步骤在适度温度下进行,将结构1暴露于总是低于1000℃,优选低于800℃或600℃的温度。更一般地,目的是在制造方法期间至少在接合步骤期间和之后限制介电层4的温度暴露,从而限制氢从该层向俘获层3的扩散。作为一般规则,介电层中的浓度越高(保持低于1020at/cm3的阈值的同时),介电层4和结构1所暴露的最高温度将被限制得越多。
与俘获层3和介电层4的所选择的实施方式无关,在刚刚描述的制造方法的末尾可得结构1,如图1所示,其包括:
-基础衬底6;
-俘获层3,其设置在基础衬底6上并且具有小于1018at/cm3的氢浓度;
-介电层4,其设置在俘获层3上,并且有利地与该层接触。介电层4具有小于1020at/cm3的氢浓度,或包括防止氢向俘获层3扩散的屏障,或具有任何氢浓度,但则具有非常低的氢扩散率。
-薄层5,其设置在介电层4上并优选地与该层接触。该薄层5可以由诸如硅的半导体材料、诸如铁电材料的绝缘体或包括集成半导体元件的层组成。
有利地,介电层中的氢浓度小于1019at/cm3,或甚至1018at/cm3
介电层可以包括具有氮且氮/氧比大于或等于0.01或0.05的氧化物。在这种情况下,其氢浓度可以是任意的。其可以由具有氮且氮/氧比在0.01至0.25之间或在0.05至0.1之间的氧化硅组成,或包含该氧化硅。
在薄层由居里温度低于1000℃并且通常在600℃至1000℃之间的铁电材料组成的情况下,可以在不使该薄层暴露于高于该居里温度的温度的情况下制造该结构,并且因此保持其永久极化。
例如,生产多个支撑体2,其包括具有3000欧姆·厘米的电阻率的硅基础衬底6,并且在硅基础衬底6上依次生产厚度为1微米并通过LPCVD形成的由多晶硅制成的俘获层3,以及300纳米厚并通过PECVD技术形成的由氧化硅制成的介电层。
在600℃的温度下在富氧且具有小于5ppm氢气的气氛中持续1小时,对堆叠体的致密化退火阶段施加到如此生产的第一批次的支撑体上。
第二批次和第三批次分别在800℃至900℃的温度下暴露于根据本发明的致密化退火阶段至少1小时,所述致密化退火阶段是富氧的并且具有小于5ppm的氢。
在致密化退火阶段之后,测量俘获层中的氢浓度(“H俘获-致密后”)和介电层(“H介电”)。
使用Smart CutTM方法将钽酸锂制成的薄表面层5转移到这些批次的各个批次的支撑体2上。制备该层使得其最终为600nm厚。制造结构的步骤包括不超过600℃的适度退火。在如此制备的三批次结构上,测量俘获层3的氢浓度(“H俘获-结构”),二次谐波(“HD2”-对于15dBm的施加信号)和支撑体2的电阻率分布,以确定品质因数(“HQF”)。注意,该HQF值允许估计结构的RF性能的期望的,兼容的值。
第一批次、第二批次和第三批次的平均结果如下表所示:
表1
Figure BDA0003456613150000121
可以看出,接受了来自现有技术的处理的第一批次的结构的RF性能水平远低于预期(HD2/HQF比为65%)。可以看出,不同层中的氢浓度超过限值,特别是刚刚在致密化退火阶段之后(“致密后”)以及在最终结构(“结构”)中的俘获层3的氢浓度。
相反,接受了根据本发明的处理的第二批次和第三批次的结构的RF性能水平明显处于预期水平(HD2/HQF比分别为83%和100%)。
可以看出,在完全制造该结构之后测量的俘获层3中的氢浓度大于刚刚在致密化退火阶段之后测量的浓度。然而,该浓度保持小于或等于1018at/cm3的阈值,这允许RF性能保持兼容。即使在结构1的制造期间被热处理之后,介电层中存在的氢也不会显著地向俘获层迁移。
应当注意,俘获层越薄,具有在介电层4下方的俘获层3的结构1的感受性对于该层中包含的氢越敏感。实际上,对于从介电层4扩散到俘获层3的相同量的氢,该俘获层中的氢浓度在相对薄的俘获层中比在相对厚的俘获层中大。因此,当俘获层小于1微米或750nm厚或小于或等于500nm厚时,本发明的方案特别有利。在这种小于1微米的相对薄的俘获层的结构中,特别地可以选择将厚度可以是例如20-50nm的限制氢扩散的屏障层或SiON层尽可能靠近俘获层地集成到介电层4中。例如,可以在俘获层上形成氧化硅层,并且可以使用基于氮的等离子体来制备该层,以在将其接合到设置在施主衬底侧上的介电层4的另一部分之前,表面地并入该氮。因此在氧化物层的表面厚度上形成由富氮SiO2制成的屏障层,其防止包含在介电层4的其余部分中的氢向俘获层扩散。
作为提醒,结构的RF性能对形成在该结构上的部件的品质因数具有确定性的影响。因此,在另外的观察中,申请人已经证实,在使用根据本发明的方法生产的结构上形成的谐振器的反谐振电导与该结构的RF性能直接相关。这样的谐振器可以由在与上述批次1或批次2的那些相同或相似的衬底上形成的交叉梳来形成。这种谐振器的品质因数通常被确定为反谐振频率处的电阻与该电阻一半以上的带宽之间的比率。在根据本发明的批次2和批次3的结构上生产的谐振器上,该品质因数被评价为比在批次1的结构上生产的谐振器的品质因数高得多。
当然,本发明不限于所描述的实施方式,并且可以在不脱离由权利要求限定的本发明的范围的情况下添加变型例。
特别地,薄层5可以包括铁电材料或由铁电材料形成,例如LiTaO3、LiNbO3、LiAlO3、BaTiO3、PbZrTiO3、KNbO3、BaZrO3、CaTiO3、PbTiO3或KTaO3
从中获取薄层5的施主衬底可以采取标准化尺寸的圆形晶片的形式,例如直径为150mm或200mm。然而,本发明决不限于这些尺寸或这种形状。施主衬底可以已经从铁电材料的晶锭中去除,执行了该去除,使得施主衬底具有预定的晶体取向,或者施主衬底甚至可以包括接合到衬底支撑体的铁电材料层。
铁电材料薄层的结晶取向可以根据预期的应用来选择。因此,对于LiTaO3材料,通常的做法是选择30°至60°XY之间,或40°至50°XY之间的取向,特别是在意图利用薄层的特性来形成表面声波(SAW)滤波器的情况下。关于LiNbO3材料,通常做法是选择大约128°XY的取向。然而,本发明决不限于特定的晶体取向。

Claims (21)

1.一种用于制造结构(1)的制造方法,所述结构(1)包括薄层(5),所述薄层(5)被转移到设置有电荷俘获层(3)的支撑体(2)上,所述制造方法包括以下步骤:
-制备所述支撑体(2),包括在基础衬底(6)上形成所述俘获层(3),所述俘获层(3)具有小于1018at/cm3的氢浓度;
-通过介电层(4)将所述支撑体(2)接合到施主衬底,所述介电层(4)具有小于1020at/cm3的氢浓度或包含防止氢向所述俘获层(3)扩散的屏障或具有低的氢扩散率;
-去除所述施主衬底的一部分以形成所述薄层(5);
所述制造方法将所述结构(1)暴露于低于为1000℃的最高温度的温度。
2.根据前一权利要求所述的制造方法,其中,所述俘获层(3)在600℃至950℃之间的淀积温度下淀积,并且制备所述支撑体(2)的步骤包括:在贫氢气氛中并且在所述淀积温度至1000℃之间的温度下对所述俘获层(3)进行退火的第一退火阶段。
3.根据前一权利要求所述的制造方法,其中,所述俘获层的淀积实施LPCVD技术。
4.根据权利要求1所述的制造方法,其中,所述俘获层(3)通过在950℃至1100℃之间的温度下淀积而形成。
5.根据前一权利要求所述的制造方法,其中,所述俘获层(3)的淀积在外延框架中实现。
6.根据前述权利要求中任一项所述的制造方法,其中,所述介电层(4)通过淀积具有大于1020at/cm3的氢浓度的材料,随后在贫氢气氛中施加第二退火阶段来生产。
7.根据前一权利要求所述的制造方法,其中,所述第二退火阶段在中性气氛中在800℃至900℃之间持续至少一小时。
8.根据权利要求2和3中任一项所述的制造方法,其中,通过在施加所述第一退火阶段之前将氢浓度大于1020at/cm3的材料淀积到所述俘获层(3)上来产生所述介电层(4)。
9.根据权利要求1至5中任一项所述的制造方法,其中,所述介电层(4)通过在800℃至1000℃之间的温度下对所述俘获层(3)的热氧化来生产。
10.根据权利要求1至5中任一项所述的制造方法,其中,所述介电层(4)包括所述屏障,并且所述屏障与所述俘获层(3)直接接触。
11.根据前一权利要求所述的制造方法,其中,所述屏障由SiN或AlN层组成。
12.根据权利要求1至5中任一项所述的制造方法,其中,具有低的氢扩散率的所述介电层(4)包括具有氮且氮/氧比大于或等于0.01或0.05的氧化物。
13.根据权利要求1至5中任一项所述的制造方法,其中,具有低氮扩散率的所述介电层(4)包括具有氮且氮/氧比在0.01至0.25之间或在0.05至0.1之间的氧化硅。
14.根据前述权利要求中任一项所述的制造方法,所述制造方法包括:在所述接合的步骤之前在所述施主衬底中形成脆变平面的步骤,并且其中,所述去除的步骤通过在所述脆变平面处使所述施主衬底断裂来执行。
15.根据前述权利要求中任一项所述的方法,其中,所述薄层(5)由压电材料和/或铁电材料构成。
16.根据前一权利要求所述的方法,其中,所述薄层(5)由钽酸锂或铌酸锂制成。
17.一种结构(1),所述结构(1)不能暴露于高温,例如高于600℃或1000℃,所述结构(1)包括:
-基础衬底(6);
-俘获层(3),所述俘获层(3)设置在所述基础衬底(6)上并且具有小于1018at/cm3的氢浓度;
-置于所述俘获层(3)上的介电层(4),所述介电层(4)具有小于1020at/cm3的氢浓度或包括防止氢向所述俘获层(3)扩散的屏障或具有低的氢扩散率;
-置于所述介电层(4)上的薄层(5)。
18.根据前一权利要求所述的结构(1),其中,所述薄层(5)由具有永久极化和600℃至1000℃之间的居里温度的铁电材料组成。
19.根据权利要求17和18中的一项所述的结构(1),其中,所述介电层(4)与所述俘获层(3)和所述薄层(5)接触。
20.根据权利要求17至19中任一项所述的结构(1),其中,具有低的氢扩散率的所述介电层(4)包括具有氮且氮/氧比大于或等于0.01或0.05的氧化物。
21.根据权利要求17至19中任一项所述的结构(1),其中,具有低扩散率的所述介电层(4)包括具有氮且氮/氧比在0.01至0.25之间或在0.05至0.1之间的氧化硅。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3137493A1 (fr) 2022-06-29 2024-01-05 Soitec Procede de fabrication d’une structure comportant une couche barriere a la diffusion d’especes atomiques
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Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1087041B1 (en) 1999-03-16 2009-01-07 Shin-Etsu Handotai Co., Ltd Production method for silicon wafer and silicon wafer
FR2838865B1 (fr) 2002-04-23 2005-10-14 Soitec Silicon On Insulator Procede de fabrication d'un substrat avec couche utile sur support de resistivite elevee
FR2860341B1 (fr) 2003-09-26 2005-12-30 Soitec Silicon On Insulator Procede de fabrication de structure multicouche a pertes diminuees
FR2933233B1 (fr) 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat de haute resistivite bon marche et procede de fabrication associe
FR2953640B1 (fr) 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
FR2985812B1 (fr) 2012-01-16 2014-02-07 Soitec Silicon On Insulator Procede et dispositif de test de substrats semi-conducteurs pour applications radiofrequences
US9768056B2 (en) 2013-10-31 2017-09-19 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI wafers with charge trapping layers based on terminated Si deposition
US9899499B2 (en) * 2014-09-04 2018-02-20 Sunedison Semiconductor Limited (Uen201334164H) High resistivity silicon-on-insulator wafer manufacturing method for reducing substrate loss
WO2016081367A1 (en) * 2014-11-18 2016-05-26 Sunedison Semiconductor Limited HIGH RESISTIVITY SILICON-ON-INSULATOR SUBSTRATE COMPRISING A CHARGE TRAPPING LAYER FORMED BY He-N2 CO-IMPLANTATION
FR3029682B1 (fr) * 2014-12-04 2017-12-29 Soitec Silicon On Insulator Substrat semi-conducteur haute resistivite et son procede de fabrication
CN107533953B (zh) * 2015-03-03 2021-05-11 环球晶圆股份有限公司 具有可控膜应力的在硅衬底上沉积电荷捕获多晶硅膜的方法
US10468294B2 (en) * 2016-02-19 2019-11-05 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising a charge trapping layer formed on a substrate with a rough surface
FR3053532B1 (fr) * 2016-06-30 2018-11-16 Soitec Structure hybride pour dispositif a ondes acoustiques de surface
WO2018106535A1 (en) * 2016-12-05 2018-06-14 Sunedison Semiconductor Limited High resistivity silicon-on-insulator structure and method of manufacture thereof

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