CN114005396A - 像素电路和显示面板 - Google Patents

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Abstract

本发明实施例公开一种像素电路和显示面板，漏电抑制模块包括与栅极电压控制模块中至少一个中间节点电连接的第一耦合单元，漏电抑制模块根据自身第一控制端接入的控制信号的控制第一耦合单元与第一固定电压输入端之间的连接状态，漏电抑制模块第一控制端所接入的控制信号与栅极电压控制模块所接入的控制信号相同，使得栅极电压控制模块在自身控制端的控制信号为有效电位信号栅极电压控制模块导通时，第一耦合单元一端为第一固定电压，另一端连接栅极电压控制模块的中间节点。在栅极电压控制模块的第一控制端所接入的控制信号由有效电位信号跳变为无效电位信号时，由于第一耦合单元的作用中间节点的电位跳变量较小，使栅极电压控制模块漏电较小。

Description

像素电路和显示面板
技术领域
本发明实施例涉及显示技术领域，尤其涉及一种像素电路和显示面板。
背景技术
随着显示技术的发展，人们对显示面板的显示质量要求越来越高。
显示面板包括阵列基板，阵列基板包括像素电路，阵列基板通常采用低温多晶硅工艺制备完成，或者采用低温多晶氧化物工艺制备完成。
然而，低温多晶硅工艺制备的阵列基板，像素电路中晶体管的漏电较大，造成显示面板显示质量较差。采用低温多晶氧化物工艺制备阵列基板可以降低像素电路中晶体管的漏电，但制备工艺较为复杂，且不利于高像素密度显示面板和窄边框的实现。
发明内容
本发明提供一种像素电路和显示面板，以实现保证制备工艺较为简化，且显示面板边框较窄的前提下，降低栅极电压控制模块的漏电，提升显示面板的显示效果。
第一方面，本发明实施例提供了一种像素电路，包括：驱动晶体管、数据写入模块、存储模块、栅极电压控制模块、漏电抑制模块；
数据写入模块用于在数据写入阶段向驱动晶体管的栅极写入数据电压；存储模块用于存储驱动晶体管的栅极电压；
栅极电压控制模块的第一端与驱动晶体管的栅极电连接，栅极电压控制模块包括串联在自身第一端和第二端之间的至少两个的子晶体管，相邻子晶体管通过二者之间的中间节点电连接；栅极电压控制模块用于在自身控制端所接入的控制信号的控制下控制自身第二端所接入的信号向第一端的传输；
漏电抑制模块包括与至少一个中间节点电连接的第一耦合单元，漏电抑制模块用于根据自身第一控制端所接入的控制信号的控制自身第一耦合单元与第一固定电压输入端之间的连接状态；
其中漏电抑制模块的第一控制端所接入的控制信号与栅极电压控制模块的控制端接入的控制信号相同。
可选的，漏电抑制模块还包括第一控制单元，第一控制单元的控制端作为第一控制端，第一控制单元的第一端与第一固定电压输入端电连接，第一控制单元的第二端与第一耦合单元的第一端电连接，第一耦合单元的第二端连接中间节点；
可选的，第一控制单元包括第一控制晶体管，第一控制晶体管的栅极作为第一控制单元的控制端，第一控制晶体管的第一极作为第一控制单元的第一端，第一控制晶体管的第二极作为第一控制单元的第二端；
可选的，第一耦合单元包括第一电容，第一电容的一个极板作为第一耦合单元的第一端，第一电容的另一极板作为第一耦合单元的第二端。
可选的，栅极电压控制模块包括第一初始化模块，第一初始化模块的控制端接入第一扫描信号，第一初始化模块的第一端与驱动晶体管的栅极电连接，第一初始化模块的第二端接入第一初始化电压。
可选的，栅极电压控制模块包括补偿模块，补偿模块的控制端接入第二扫描信号，补偿模块的第一端与驱动晶体管的栅极电连接，补偿模块的第二端与驱动晶体管的第二极电连接；
可选的，数据写入模块的控制端接入第二扫描信号，数据写入模块的第一端接入数据电压，数据写入模块的第二端与驱动晶体管的第一极电连接；
可选的，像素电路还包括第一发光控制模块和第二发光控制模块，第一发光控制模块用于根据自身控制端接入的第一发光控制信号控制第一电源电压输入端与驱动晶体管的第一极之间的导通状态，第二发光控制模块用于根据自身控制端接入的第二发光控制信号控制驱动晶体管的第二极与发光器件的第一极之间的导通状态，发光器件的第二极连接第二电源电压输入端；优选的，第一发光控制信号和第二发光控制信号相同。
可选的，漏电抑制模块还包括第二控制端，漏电抑制模块还用于在根据自身第二控制端所接入的控制信号的控制自身第一耦合单元的第二端与第二固定电压输入端之间的连接状态，第二控制端接入第一发光控制信号或第二发光控制信号；其中，第二固定电压输入端输入的第二固定电压小于第一固定电压输入端输入的第一固定电压；
可选的，漏电抑制模块还包括第二控制单元，第二控制单元的控制端作为漏电抑制模块的第二控制端，第二控制单元的第一端与第二固定电压输入端电连接，第二控制单元的第二端与第一耦合单元的第一端电连接；
可选的，第二控制单元包括第二控制晶体管，第二控制晶体管的栅极作为第二控制端，第二控制晶体管的第一极作为第二控制单元的第一端，第二控制晶体管的第二极作为第二控制单元的第二端。
可选的，第一电容的电容值小于存储模块包括的存储电容的电容值。
可选的，像素电路还包括第一初始化模块，包括第一初始化模块，第一初始化模块的控制端接入第一扫描信号，第一初始化模块的第一端与驱动晶体管的栅极电连接，第一初始化模块的第二端接入第一初始化电压；其中，第一固定电压等于第一初始化电压，或者第二固定电压等于第一初始化电压。
可选的，第一发光控制模块和第二发光控制模块用于在发光阶段的所包括的多个发光子阶段内导通，驱动晶体管用于在发光子阶段驱动发光器件发光；
像素电路还包括第二初始化模块和第三初始化模块，第二初始化模块用于在发光阶段所包括的多个复位子阶段将第二初始化电压写入至驱动晶体管的第一极，第三初始化模块用于在复位子阶段将第三初始化电压写入至驱动晶体管的第二极，其中，每个复位阶段对应一个发光子阶段，复位子阶段在对应的发光子阶段之前。
可选的，像素电路还包括第四初始化模块，第四初始化模块用于在复位子阶段，将第四初始化电压写入到发光器件的第一极。
第二方面，本发明实施例还提供了一种显示面板，包括第一方面提供的像素电路。
本发明实施例的像素电路和显示面板，栅极电压控制模块中，每两个相邻的子晶体管之间包括一个中间节点，相邻的两个子晶体管通过二者之间的中间节点电连接。漏电抑制模块包括与至少一个中间节点电连接的第一耦合单元，漏电抑制模块根据自身第一控制端所接入的控制信号的控制第一耦合单元与第一固定电压输入端之间的连接状态，且漏电抑制模块第一控制端所接入的控制信号与栅极电压控制模块所接入的控制信号相同，进而使得栅极电压控制模块在自身控制端的控制信号为有效电位信号，栅极电压控制模块导通时，漏电抑制模块的第一耦合单元与第一固定电压输入端之间也导通，使得第一耦合单元一端为第一固定电压输入端输入的第一固定电压，另一端连接栅极电压控制模块的中间节点。而在栅极电压控制模块的第一控制端所接入的控制信号由有效电位信号跳变为无效电位信号时，由于第一耦合单元的作用，使得漏电抑制模块所连接的栅极电压控制模块的中间节点的电位跳变量可以较小，进而使得驱动晶体管的栅极电位和中间节点的电位差值较小，进而使得栅极电压控制模块的漏电较小，进而有利于提高显示面板的显示质量。
附图说明
图1是本发明实施例提供的一种像素电路的结构示意图；
图2是本发明实施例提供的另一种像素电路的结构示意图；
图3是本发明实施例提供的另一种像素电路的结构示意图；
图4是本发明实施例提供的另一种像素电路的结构示意图；
图5是本发明实施例提供的一种像素电路的工作时序图；
图6是本发明实施例提供的另一种像素电路的结构示意图；
图7是本发明实施例提供的另一种像素电路的结构示意图；
图8是本发明实施例提供的另一种像素电路的驱动时序图；
图9是本发明实施例提供的另一种像素电路的结构示意图；
图10是本发明实施例提供的另一种像素电路的驱动时序图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
正如背景技术中所述，低温多晶硅工艺制备的阵列基板，像素电路中晶体管的漏电较大，造成显示面板显示质量较差。采用低温多晶氧化物工艺制备阵列基板可以降低像素电路中晶体管的漏电，但制备工艺较为复杂，且不利于高分辨率显示面板和窄边框的实现。经发明人研究发现，出现上述问题的原因在于，像素电路通常包括驱动晶体管和与驱动晶体管栅极连接的晶体管，例如初始化晶体管和补偿晶体管，采用低温多晶硅工艺制备的阵列基板，初始化晶体管和补偿晶体管的漏电较大，使得驱动晶体管的栅极电压无法良好保持，导致显示面板显示质量较差。现有技术中，部分低温多晶硅工艺制备的阵列基板的像素电路中将初始化晶体管和补偿晶体管设置为双栅晶体管，但双栅晶体管的双栅节点的电位容易受到双栅晶体管栅极所连接信号的影响，使得双栅晶体管的中间节点电位不稳定，导致双栅晶体管仍存在较大漏电，使得驱动晶体管的栅极电位仍无法得到良好保持。采用低温多晶氧化物工艺制备的阵列基板，像素电路中的氧化物晶体管的尺寸较大，占用空间较大，因此难以实现高像素密度。并且采用低温多晶氧化物工艺制备的阵列基板所包括的像素电路中，通常仅将初始化晶体管和/或补偿晶体管设置为氧化物晶体管(通常为N型晶体管)，其他晶体管仍为低温多晶体管晶体管(通常为P型晶体管)，使得增加对像素电路中氧化物晶体管进行控制的栅极驱动电路，栅极驱动电路设置在显示面板的边框区域，因此不利于显示面板窄边框的实现。并且，低温多晶氧化物工艺制备过程复杂，使得显示面板的制备成本大大增加。
基于上述原因，本发明实施例提供一种像素电路，图1是本发明实施例提供的一种像素电路的结构示意图，参考图1，该像素电路包括：驱动晶体管DT、数据写入模块110、存储模块120、栅极电压控制模块130、漏电抑制模块140；
数据写入模块110用于在数据写入阶段向驱动晶体管DT的栅极写入数据电压Vdata；存储模块120用于存储驱动晶体管DT的栅极电压；
栅极电压控制模块130的第一端与驱动晶体管DT的栅极电连接，栅极电压控制模块130包括串联在自身第一端和第二端之间的至少两个的子晶体管，相邻子晶体管通过二者之间的中间节点N电连接；栅极电压控制模块130用于在自身控制端所接入的控制信号Ctrl的控制下控制自身第二端所接入的信号向第一端的传输；
漏电抑制模块140包括与至少一个中间节点N电连接的第一耦合单元141，漏电抑制模块140用于根据自身第一控制端ctrl1所接入的控制信号的控制第一耦合单元141与第一固定电压输入端之间的连接状态；
其中漏电抑制模块140的第一控制端ctrl1所接入的控制信号与栅极电压控制模块130的控制端接入的控制信号Ctrl相同。
像素电路还包括发光器件D1，驱动晶体管DT和发光器件D1连接在第一电源电压输入端VDD和第二电源电压输入端VSS之间。
可选的，数据写入模块110包括数据写入晶体管。如图1所示，数据写入模块110可以直接与驱动晶体管DT的栅极电连接，此时数据写入模块110直接向驱动晶体管DT的栅极写入数据电压Vdata。在本发明其他可选实施例中，数据写入模块110也可以与驱动晶体管DT的第一极电连接，数据写入模块110与驱动晶体管DT的第一极电连接时，像素电路中还可以包括补偿模块，数据写入模块110通过驱动晶体管DT和补偿模块向驱动晶体管DT的栅极写入数据电压Vdata。
具体的，栅极电压控制模块130包括在自身第一端和第二端之间串联的至少两个子晶体管，也即栅极电压控制模块130包括多栅晶体管，其中多栅晶体管的栅极个数由栅极电压控制模块130自身第一端和第二端之间串联的子晶体管的个数决定。具体的，栅极电压控制模块130包括在自身第一端和第二端之间串联的n(n≥2)个子晶体管时，栅极电压控制模块130所包括的多栅晶体管即为n栅晶体管。可选的，本实施例中，像素电路中各个模块所包括的晶体管均为采用低温多晶硅工艺制备的低温多晶硅晶体管。
栅极电压控制模块130与驱动晶体管DT的栅极电连接，栅极电压控制模块130在自身控制端所接入的控制信号为有效电位信号时导通，将自身第二端所接入的信号向自身的第一端传输，也即栅极电压控制模块130在导通时，将自身第二端所接入的信号向驱动晶体管DT的栅极传输，进而控制驱动晶体管DT的栅极电压。如背景技术中所述的，低温多晶硅晶体管存在漏电较大，本实施例中，通过设置栅极电压控制模块130为多栅晶体管，可以对栅极电压控制模块130自身的漏电起到一定的抑制作用。但是，栅极电压控制模块130中相邻子晶体管的中间节点N与栅极电压控制模块130的控制端(也即栅极电压控制模块130所包括的多栅晶体管的栅极)之间存在寄生电容，寄生电容的存在导致栅极电压控制模块130的控制端接入的控制信号发生跳变时，中间节点N的电位也容易发生跳变，使得中间节点N的电位不稳定，导致栅极电压控制模块130的漏电仍然会较大，使得驱动晶体管DT的栅极电位仍无法得到良好保持。
因此，本实施例中，设置像素电路包括漏电抑制模块140进一步抑制栅极电压控制模块130的漏电。栅极电压控制模块130中，每两个相邻的子晶体管之间包括一个中间节点N，相邻的两个子晶体管通过二者之间的中间节点N电连接，漏电抑制模块140与栅极电压控制模块130中至少一个中间节点N电连接。漏电抑制模块140包括与至少一个中间节点N电连接的第一耦合单元141，漏电抑制模块140根据自身第一控制端ctrl1所接入的控制信号的控制第一耦合单元141与第一固定电压输入端之间的连接状态，且漏电抑制模块140的第一控制端ctrl1所接入的控制信号与栅极电压控制模块130所接入的控制信号相同，进而使得栅极电压控制模块130在自身控制端的控制信号为有效电位信号，栅极电压控制模块130导通时(栅极电压控制模块130中的中间节点N与驱动晶体管DT的栅极电位相同)，漏电抑制模块140的第一耦合单元141与第一固定电压输入端之间也导通，使得第一耦合单元141一端为第一固定电压输入端输入的第一固定电压，另一端连接栅极电压控制模块130的中间节点N。而在栅极电压控制模块130的第一控制端ctrl1所接入的控制信号由有效电位信号跳变为无效电位信号，且第一耦合单元141与漏电抑制模块140连接的一端没有其他信号输入时，第一耦合单元141与漏电抑制模块140连接的一端保持第一固定电压。由于第一耦合单元141的作用，使得栅极电压控制模块130的第一控制端ctrl1所接入的控制信号由有效电位信号跳变为无效电位信号时，漏电抑制模块140所连接的栅极电压控制模块130的中间节点N的电位跳变量可以较小，进而使得栅极电压控制模块130的中间节点N的电位可以较为稳定，使得驱动晶体管DT的栅极电位和中间节点N的电位差值较小，进而使得栅极电压控制模块130的漏电较小，有利于改善显示面板的显示质量。
并且，本实施例中，通过设置像素电路包括漏电抑制模块140，使得即使对于采用低温多晶硅工艺制备的阵列基板(像素电路中的晶体管均为低温多晶体硅晶体管)，像素电路中与驱动晶体管DT的栅极连接的栅极电压控制模块130的漏电也可以较小，进而无需采用低温多晶氧化物工艺制备像素电路，进而有利于保证较高的像素密度以及显示面板的窄边框，同时有利于降低包括本实施例像素电路的显示面板的制备成本。
本实施例的像素电路，包括驱动晶体管、与驱动晶体管栅极连接的栅极电压控制模块和漏电抑制模块，栅极电压控制模块中，每两个相邻的子晶体管之间包括一个中间节点，相邻的两个子晶体管通过二者之间的中间节点电连接。漏电抑制模块包括与至少一个中间节点电连接的第一耦合单元，漏电抑制模块根据自身第一控制端所接入的控制信号的控制第一耦合单元与第一固定电压输入端之间的连接状态，且漏电抑制模块第一控制端所接入的控制信号与栅极电压控制模块所接入的控制信号相同，进而使得栅极电压控制模块在自身控制端的控制信号为有效电位信号，栅极电压控制模块导通时(栅极电压控制模块中的中间节点与驱动晶体管的栅极电位相同)，漏电抑制模块的第一耦合单元与第一固定电压输入端之间也导通，使得第一耦合单元一端为第一固定电压输入端输入的第一固定电压，另一端连接栅极电压控制模块的中间节点。而在栅极电压控制模块的第一控制端所接入的控制信号由有效电位信号跳变为无效电位信号时，由于第一耦合单元的作用，使得漏电抑制模块所连接的栅极电压控制模块的中间节点的电位跳变量可以较小，进而使得驱动晶体管的栅极电位和中间节点的电位差值较小，进而使得栅极电压控制模块的漏电较小，进而有利于提高显示面板的显示质量。
图2是本发明实施例提供的另一种像素电路的结构示意图，参考图2，可选的，漏电抑制模块140还包括第一控制单元142，第一控制单元142的控制端作为第一控制端ctrl1，第一控制单元142的第一端与第一固定电压输入端V1电连接，第一控制单元142的第二端与第一耦合单元141的第一端电连接，第一耦合单元141的第二端连接中间节点N。
具体的，通过设置漏电抑制模块140包括在第一耦合单元141的第二端与第一固定电压输入端V1之间连接的第一控制单元142，第一控制单元142可以控制第一固定电压输入端V1与第一耦合单元141第二端之间的连接状态，具体的，当第一控制单元142的控制端接入的控制信号为有效电位信号时，第一控制单元142导通，第一固定电压输入端V1与第一耦合单元141的第二端之间导通。
继续参考图2，可选的，第一控制单元142包括第一控制晶体管T1，第一控制晶体管T1的栅极作为第一控制单元142的控制端，第一控制晶体管T1的第一极作为第一控制单元142的第一端，第一控制晶体管T1的第二极作为第一控制单元142的第二端。
其中，第一控制晶体管T1的沟道类型与栅极电压控制模块130所包括的多栅晶体管的沟道类型相同，可选的，本实施例中，第一控制晶体管T1和栅极电压控制模块130所包括的多栅晶体管均为P型晶体管。
继续参考图2，可选的，第一耦合单元141包括第一电容C1，第一电容C1的一个极板作为第一耦合单元141的第一端，第一电容C1的另一极板作为第一耦合单元141的第二端。
可选的，第一电容C1的电容值大于栅极电压控制模块130中，任一中间节点N与栅极电压控制模块130的控制端之间的寄生电容的电容值。具体的，对于任一中间节点N来说，栅极电压控制模块130的控制端控制信号的跳变引起中间节点N的电压跳变量可以用如下公式表示：
Figure BDA0003329912040000121
其中，ΔVCtrl表示栅极电压控制模块130的控制端控制信号的电压跳变量，ΔVN表示栅极电压控制模块130的控制端控制信号的电压跳变量引起中间节点N的电压跳变量，C'表示中间节点N与栅极电压控制模块130的控制端之间的寄生电容的电容值，C0表示中间节点N所连接其他电容(除中间节点N与栅极电压控制模块130的控制端之间的寄生电容)的电容值。
本实施例中，中间节点N所连接的其他电容可以仅包括第一电容C1，还可更多电容，本实施例在此不做具体限定。通过设置第一电容C1的电容值大于栅极电压控制模块130中，任一中间节点N与栅极电压控制模块130的控制端之间的寄生电容的电容值，可以使得栅极电压控制模块130的控制端控制信号的电压跳变量引起中间节点N的电压跳变量较小，进而保证中间节点N的电位较为稳定。
图3是本发明实施例提供的另一种像素电路的结构示意图，参考图3，可选的，栅极电压控制模块130包括第一初始化模块131，第一初始化模块131的控制端接入第一扫描信号Scan1，第一初始化模块131的第一端与驱动晶体管DT的栅极电连接，第一初始化模块131的第二端接入第一初始化电压Vref1。
可选的，第一初始化模块131包括第一初始化晶体管T2，第一初始化晶体管T2的栅极作为第一初始化模块131的控制端，第一初始化晶体管T2的第一极作为第一初始化模块131的第一端，第一初始化晶体管T2的第二极作为第一初始化模块131的第二端。漏电抑制模块140中第一控制晶体管T1与第一初始化模块131所包括的多栅晶体管的沟道类型相同。
第一初始化模块131的控制端接入第一扫描信号Scan1，则漏电抑制模块140的第一控制端ctrl1也接入第一扫描信号Scan1。可选的，数据写入模块110的控制端接入第二扫描信号Scan2，数据写入模块110的第一端接入数据电压Vdata，数据写入模块110的第二端连接驱动晶体管DT的栅极。该像素电路的工作过程可以包括初始化阶段、数据写入阶段和发光阶段。
在初始化阶段，第一扫描信号Scan1为有效电位信号，第一初始化模块131响应有效电位信号导通，将初始化电压传输至驱动晶体管DT的栅极，此时驱动晶体管DT的栅极和第一初始化模块131中相邻两个子晶体管的中间节点的电位都等于初始化电压。漏电抑制模块140的第一控制单元142响应第一控制端ctrl1的有效电位信号导通，第一耦合单元141(第一电容C1)的第二端与第一固定电压输入端V1导通，第一耦合单元141的第二端电位为第一固定电压。
在数据写入阶段，第二扫描信号Scan2为有效电位信号，数据写入模块110导通，将数据电压Vdata传输至驱动晶体管DT的栅极。
在发光阶段，驱动晶体管DT根据驱动晶体管DT的栅极电压产生驱动电流，驱动发光器件D1发光。
本实施例中，在初始化阶段结束时，第一扫描信号Scan1由有效电位信号跳变为无效电位信号，则第一初始化模块131关断，第一控制单元142关断，由于第一耦合单元141的第二端没有其他信号输入，因此第一耦合单元141的第二端保持为第一固定电压。由于第一耦合单元141的存在，第一扫描信号Scan1的电位跳变不会对第一初始化模块131相邻两子晶体管之间的中间节点的电位产生很大影响，使得中间节点的电位与初始化电压的差值不会很大，即使得中间节点与驱动晶体管DT的栅极电位差不会过大，进而保证第一初始化模块131的漏电可以较小，使得驱动晶体管DT的栅极电位可以得到良好保持。驱动晶体管DT栅极被写入的初始化电压得到良好保持可以使得后续数据写入阶段进行数据写入时可以相对顺利快速地将数据电压Vdata写到驱动晶体管DT栅极，进而有利于提高显示质量。
屏体闪烁是显示面板显示质量差的其中一种表现。现有技术的显示面板中，低温多晶硅工艺制备的阵列基板的像素电路中，补偿晶体管的漏电较大会使得在发光阶段驱动晶体管的栅极电位无法得到良好保持，使得驱动晶体管产生的驱动电流不稳定，导致发光器件的亮度变化，最终导致屏体闪烁。将补偿晶体管设置为双栅晶体管可以起到一定的改善作用，但是，补偿晶体管的中间节点电位容易受到双栅晶体管栅极所连接信号的影响，使得补偿晶体管的中间节点电位不稳定，导致补偿晶体管仍存在较大漏电，使得发光阶段驱动晶体管的栅极电位仍无法得到良好保持，屏体的闪烁现象仍较为明显。基于上述问题，本发明实施例提出图4所示像素电路，图4是本发明实施例提供的另一种像素电路的结构示意图，参考图4，可选的，栅极电压控制模块130包括补偿模块132，补偿模块132的控制端接入第二扫描信号Scan2，补偿模块132的第一端与驱动晶体管DT的栅极电连接，补偿模块132的第二端与驱动晶体管DT的第二极电连接。可选的，补偿模块132包括补偿晶体管T3。
可选的，数据写入模块110的控制端接入第二扫描信号Scan2，数据写入模块110的第一端接入数据电压Vdata，数据写入模块110的第二端与驱动晶体管DT的第一极电连接。可选的，数据写入模块110包括数据写入晶体管T4。
可选的，像素电路还包括第一发光控制模块150和第二发光控制模块160，第一发光控制模块150用于根据自身控制端接入的第一发光控制信号EM1控制第一电源电压输入端VDD与驱动晶体管DT的第一极之间的导通状态，第二发光控制模块160用于根据自身控制端接入的第二发光控制信号EM2控制驱动晶体管DT的第二极与发光器件D1第一极之间的导通状态，发光器件D1的第二极连接第二电源电压输入端VSS。可选的，第一发光控制模块150包括第一发光控制晶体管T5，第二发光控制模块160包括第二发光控制晶体管T6。
可选的，存储模块120包括存储电容Cst。
本实施例中，补偿模块132作为栅极电压控制模块130，补偿模块132的控制端接入第二扫描信号Scan2，相应的，漏电抑制模块140的第一控制端ctrl1接入第二扫描信号Scan2。本实施例中，漏电抑制模块140的第一控制晶体管T1与补偿晶体管T3的沟道类型相同。图5是本发明实施例提供的一种像素电路的工作时序图，图5所示驱动时序可用于驱动图4所示像素电路，可选的，图4所示像素电路中各晶体管均为P型晶体管，参考图4和图5，像素电路的工作过程包括数据写入阶段t1和发光阶段t2。
在数据写入阶段t1，第二扫描信号Scan2为有效电位信号(低电位信号)，数据写入模块110和补偿模块132导通，数据电压Vdata通过数据写入模块110、驱动晶体管DT和补偿模块132传输至驱动晶体管DT的栅极，实现数据电压Vdata的写入和驱动晶体管DT阈值电压的补偿，数据写入阶段t1完成时，驱动晶体管DT的栅极以及补偿晶体管T3的中间节点的电位都为数据电压Vdata与驱动晶体管DT的阈值电压之和。同时，漏电抑制模块140的第一控制晶体管T1响应第二扫描信号Scan2的有效电位信号导通，使得第一耦合单元141(第一电容C1)的第二端与第一固定电压输入端V1实现连接。
数据写入阶段t1结束时，第二扫描信号Scan2由有效电位信号跳变为无效电位信号(高电位信号)，第一控制晶体管T1关断，由于第一耦合单元141的第二端没有信号输入，则第第一耦合单元14的第二端保持为第一固定电压。由于第一耦合单元14的存在，第二扫描信号Scan2的电位跳变不会对补偿模块132相邻两子晶体管之间的中间节点的电位产生很大影响，使得中间节点与驱动晶体管DT的栅极电位差不会过大，进而保证补偿模块132的漏电可以较小，使得驱动晶体管DT的栅极电位可以得到良好保持。
在发光阶段t2，第一发光控制信号EM1和第二发光控制信号EM2均为有效电位信号，第一发光控制模块150和第二发光控制模块160均导通，驱动晶体管DT根据自身栅极的电位和第一极的电位产生驱动电流，驱动发光器件D1发光。由于数据写入阶段t1结束时，补偿晶体管T3中与漏电抑制模块140连接的中间节点的电位变化可以较小，使得在发光阶段t2，补偿模块132中与漏电抑制模块140连接的中间节点与驱动晶体管DT的栅极电位的差值较小，使得在发光阶段t2，补偿模块132的漏电仍会较小，进而保证在发光阶段t2驱动晶体管DT的栅极电位可以得到良好保持，使得在发光阶段t2驱动晶体管DT产生的驱动电流较为稳定，保证发光器件D1的发光亮度稳定，进而改善包括本实施例的像素电路的显示面板的闪烁现象。
可选的，第一发光控制信号EM1和第二发光控制信号EM2相同。第一发光控制信号EM1和第二发光控制信号EM2相同，则对于同一像素电路来说，第一发光控制模块150的控制端和第二发光控制模块160的控制端连接显示面板中同一条发光控制信号线即可，可以使得显示面板中布线数量较少，减小布线难度。
图4所示像素电路中，通过设置漏电抑制模块140包括第一控制单元142和第一耦合单元141，可以使得漏电抑制模块140所连接的补偿晶体管T3的中间节点的电位受到第二扫描信号Scan2跳变的影响较小，进而使得中间节点与驱动晶体管DT的栅极之间的补偿晶体管T3中的子晶体管的漏电较小，使得驱动晶体管DT的栅极电位可以得到良好保持。
在本发明其他可选实施例中，还可通过对漏电抑制模块140的不同结构设置来降低漏电抑制模块140所连接的补偿晶体管T3的中间节点与驱动晶体管DT的第二极之间的子晶体管的漏电。现有技术中，低灰阶下，显示面板的显示效果不理想，一部分原因是补偿晶体管T3的中间节点与驱动晶体管DT的第二极之间的子晶体管的漏电造成的，为减小补偿晶体管T3的中间节点与驱动晶体管DT的第二极之间的子晶体管的漏电，本发明实施例提供图6所示像素电路结构。图6是本发明实施例提供的另一种像素电路的结构示意图，参考图6，可选的，漏电抑制模块140还包括第二控制端ctrl2，漏电抑制模块140还用于在根据自身第二控制端ctrl2所接入的控制信号的控制自身第一耦合单元141的第二端与第二固定电压输入端V2之间的连接状态，第二控制端ctrl2接入第一发光控制信号EM1或第二发光控制信号EM2；其中，第二固定电压输入端V2输入的第二固定电压小于第一固定电压输入端V1输入的第一固定电压。
具体的，漏电抑制模块140还根据自身第二控制端ctrl2接入的第一发光控制信号EM1或者第二发光控制信号EM2来控制第一耦合单元141的第二端与第二固定电压输入端V2之间的连接状态。一帧内，第一发光控制信号EM1的有效电位信号以及第二发光控制信号EM2的有效电位信号均在第二扫描信号Scan2的有效电位信号之后。本实施例中的像素电路，在数据写入阶段，第一耦合单元141的第二端的电位等于第一固定电压，在发光阶段，第一耦合单元141的第二端的电位等于第二固定电压。
采用低温多晶硅工艺制备的阵列基板中，像素电路中各晶体管通常均为P型晶体管，本实施例中，像素电路中各晶体管可均为P型晶体管。低灰阶下，对像素电路中驱动晶体管DT的栅极进行数据电压Vdata的写入后，驱动晶体管DT的栅极和第二极的电压、以及补偿晶体管T3的中间节点的电压通常为正值，例如2V至3V。而在发光阶段，第一发光控制模块150和第二发光控制模块160导通，驱动晶体管DT导通，此时驱动晶体管DT的第二极的电压一般为负值，例如-1V，而补偿晶体管T3的中间节点的电压仍为正值(2V至3V)，使得在发光阶段补偿晶体管T3的中间节点与驱动晶体管DT的第二极的电压的差值较大。通过设置漏电抑制模块140根据自身第二控制端ctrl2接入的第一发光控制信号EM1或第二发光控制信号EM2来控制第二固定电压输入端V2与第一耦合单元141的第二端的连接状态，使得在发光阶段，第二固定电压输入端V2与第一耦合单元141的第二端实现连接，由于第二固定电压小于第二固定电压，使得由数据写入阶段进入到发光阶段，第一耦合单元141的第二端的电压减小，由于第一耦合单元141的耦合作用，使得第一耦合单元141所连接的补偿晶体管T3的中间节点的电压也会降低，进而使得第一耦合单元141所连接的补偿晶体管T3的中间节点与驱动晶体管DT的第二极之间的压差会减小，进而使得第一耦合单元141所连接的补偿晶体管T3的中间节点与驱动晶体管DT的第二极之间的子晶体管的漏电减小，进而进一步降低补偿模块132(补偿晶体管T3)的漏电，进一步保证驱动晶体管DT的栅极电位的稳定性，提升显示效果。
继续参考图5，可选的，漏电抑制模块140还包括第二控制单元143，第二控制单元143的控制端作为漏电抑制模块140的第二控制端ctrl2，第二控制单元143的第一端与第二固定电压输入端V2电连接，第二控制单元143的第二端与第一耦合单元141的第一端电连接。
具体的，通过设置漏电抑制模块140包括在第一耦合单元141的第二端与第二固定电压输入端V2之间连接的第二控制单元143，第二控制单元143可以控制第二固定电压输入端V2与第一耦合单元141第二端之间的连接状态，具体的，当第二控制单元143的控制端接入的控制信号为有效电位信号时，第二控制单元143导通，第二固定电压输入端V2与第一耦合单元141的第二端之间导通。
可选的，第二控制单元143包括第二控制晶体管T7，第二控制晶体管T7的栅极作为第二控制端ctrl2，第二控制晶体管T7的第一极作为第二控制单元143的第一端，第二控制晶体管T7的第二极作为第二控制单元143的第二端。
其中，第二控制晶体管T7的沟道类型与第一发光控制晶体管T5、第二发光控制晶体管T6的沟道类型相同，可选的，本实施例中，第一控制晶体管T1、第一发光控制晶体管T5、第二发光控制晶体管T6均为P型晶体管。
在发光阶段，驱动晶体管DT的第二极电位为第二电源电压输入端VSS输入的电压与发光器件D1的跨压之和。在发光阶段结束时，第一发光控制信号EM1和第二发光控制信号EM2由有效电位信号跳变为无效电位信号，第一发光控制模块150和第二发光控制模块160关断，驱动晶体管DT仍保持导通，而驱动晶体管DT的第一极电压为第一电源电压输入端VDD输入的第一电源电压，第一电源电压高于第二电源电压输入端VSS输入的第二电源电压与发光器件D1的跨压之和，因此驱动晶体管DT的第二极的电压被拉升。并且由于第二控制晶体管T7的栅极与第二控制晶体管T7的第二极之间存在寄生电容，因此发光阶段结束时，第二控制晶体管T7的第二极电位被耦合升高，由于第一耦合单元141的耦合作用，补偿晶体管T3的中间节点的电位被耦合升高，即补偿晶体管T3的中间节点与驱动晶体管DT的第二极的电位同时升高，进而使得补偿晶体管T3的中间节点与驱动晶体管DT的第二极之间的电位差仍较小，使得补偿晶体管的中间节点与驱动晶体管DT的第二极之间的子晶体管的漏电较小。
可选的，第一电容C1的电容值小于存储模块120包括的存储电容Cst的电容值。
具体的，由于补偿晶体管T3的栅极与补偿晶体管T3的第一极(补偿晶体管T3的第一极作为补偿模块132的第一端与驱动晶体管DT的栅极电连接)之间存在寄生电容，补偿晶体管T3的中间节点与补偿晶体管T3的栅极之间也存在寄生电容，使得数据写入阶段结束时，第二扫描信号Scan2由有效电位信号向无效电位信号跳变时，补偿晶体管T3的中间节点的电位以及补偿晶体管T3的第一极的电位都会由于第二扫描信号Scan2的电位跳变而发生改变，相应的，驱动晶体管DT的栅极电位也会由于第二扫描信号Scan2的跳变而发生改变。补偿晶体管T3为P型晶体管，第二扫描信号Scan2的有效电位信号为低电位信号，无效电位信号为高电位信号，则在数据写入阶段结束时，第二扫描信号Scan2由低电位信号跳变为高电位信号，相应的，驱动晶体管DT的栅极电位和补偿晶体管T3的中间节点的电位也会随之升高，由于第一电容C1的电容值小于存储电容Cst的电容值，使得驱动晶体管DT的栅极的电位升高量小于中间节点的电位升高量。通过设置漏电抑制模块140包括第二控制单元143，使得在发光阶段第一电容C1与第二控制单元143所连接的一端电压相对于数据写入阶段时降低，进而使得第一电容C1所连接的补偿晶体管T3的中间节点的电位被耦合降低，进而可也使得在发光阶段，补偿晶体管T3的中间节点与驱动晶体管DT的栅极的电位差也会被降低，进而进一步降低漏电抑制模块140所连接的补偿晶体管T3的中间节点与驱动晶体管DT栅极之间的子晶体管的漏电，即进一步降低补偿晶体管T3的漏电，从而进一步保证在发光阶段驱动晶体管DT栅极电位的稳定性，进一步改善显示面板的闪烁现象。
图7是本发明实施例提供的另一种像素电路的结构示意图，参考图7，可选的，像素电路还包括第一初始化模块170，包括第一初始化模块170，第一初始化模块170的控制端接入第一扫描信号Scan1，第一初始化模块170的第一端与驱动晶体管DT的栅极电连接，第一初始化模块170的第二端接入第一初始化电压Vref1；其中，第一固定电压等于第一初始化电压Vref1，或者第二固定电压等于第一初始化电压Vref1。可选的，第一初始化模块170包括第一初始化晶体管T8。
图8是本发明实施例提供的另一种像素电路的驱动时序图，该驱动时序可用于驱动图7所示像素电路，图7所示像素电路中各晶体管均为P型晶体管。参考图7和图8，图7所示像素电路的工作过程包括初始化阶段t0、数据写入阶段t10和发光阶段t20。
在初始化阶段t0，第一扫描信号Scan1为有效电位信号(低电位信号)，第一初始化模块170导通，将第一初始化电压Vref1传输至驱动晶体管DT的栅极，实现对驱动晶体管DT栅极电位的初始化，一帧内，数据写入阶段在初始化阶段之后，通过设置像素电路包括第一初始化模块170，可以使得数据写入阶段，驱动晶体管DT可以为打开状态，进而保证数据电压Vdata顺利写入到驱动晶体管DT的栅极。本实施例中，第一固定电压等于第一初始化电压Vref1，因此第一固定电压输入端V1可以作为向像素电路中输入第一初始化电压Vref1的端口，相应的，同一像素电路的第一固定电压输入端V1和第一初始化模块170的第二端连接显示面板中相同的信号线即可，进而有利于减少显示面板中的布线数量，简化布线。或者第二固定电压等于第一初始化电压Vref1，因此第二固定电压输入端V2可以作为向像素电路中输入第一初始化电压Vref1的端口，相应的，同一像素电路的第二定电压输入端和第一初始化模块170的第二端连接显示面板中相同的信号线即可，进而有利于减少显示面板中的布线数量，简化布线。
像素电路还可以包括对发光器件第一极进行初始化的第一极初始化模块(图7中未示出)，第一极初始化模块的控制端可以接入第一扫描信号或第二扫描信号，也可接入第三扫描信号，第三扫描信号的有效电位信号在第二扫描信号的有效电位信号之后，第一极初始化模块的第一端可以接入第一初始化电压，第一极初始化模块的第二端与发光器件的第一极电连接。在初始化阶段，第一极初始化模块导通，第一初始化电压传输至发光器件的第一极，实现对发光器件第一极的初始化。
数据写入阶段t10的工作过程与图4所示像素电路在数据写入阶段t1的工作过程相同，在此不再赘述。
发光阶段t20的工作过程与图4所示像素电路在发光阶段t2的工作过程相同，在此不再赘述。
图9是本发明实施例提供的另一种像素电路的结构示意图，参考图9，可选的，第一发光控制模块150和第二发光控制模块160用于在发光阶段的所包括的多个发光子阶段内导通，驱动晶体管DT用于在发光子阶段驱动发光器件发光；
像素电路还包括第二初始化模块180和第三初始化模块190，第二初始化模块180用于在发光阶段所包括的多个复位子阶段将第二初始化电压Vref2写入至驱动晶体管DT的第一极，第三初始化模块190用于在复位子阶段将第三初始化电压Vref3写入至驱动晶体管DT的第二极，其中，每个复位阶段对应一个发光子阶段，复位子阶段在对应的发光子阶段之前。
可选的，第二初始化模块180包括第二初始化晶体管T9，第三初始化模块190包括第三初始化晶体管T10。其中，第二初始化模块180和第三初始化模块190的控制端接入复位控制信号EMR。
图10是本发明实施例提供的另一种像素电路的驱动时序图，该驱动时序可用于驱动图9所示像素电路，其中图9所示像素电路中各晶体管可以为P型晶体管。参考图9和图10，该像素电路的工作过程包括初始化阶段t01、数据写入阶段t11和发光阶段t21，其中发光阶段t21包括多个发光子阶段t212和多个复位子阶段t211。
其中，初始化阶段t01的工作过程与图7所示像素电路的初始化阶段的工作t0过程相同，在此不再赘述；数据写入阶段t11的工作过程与图7所示像素电路的数据写入阶段t10的工作过程相同，在此不再赘述。
在发光阶段t21的复位子阶段t211，第一发光控制信号EM1和第二发光控制信号EM2均为无效电位信号(高电位信号)，第一发光控制模块150和第二发光控制模块160关断。复位控制信号EMR为有效电位信号(低电位信号)，第二初始化模块180和第三初始化模块190均导通，第二初始化电压Vref2通过第二初始化模块180写入到驱动晶体管DT的第一极，实现对驱动晶体管DT的第一极的复位，第三初始化电压Vref3通过第三初始化模块190写入到驱动晶体管DT的第二极，实现对驱动晶体管DT的第二极的复位。
在发光阶段t21的发光子阶段t212，第一发光控制信号EM1和第二发光控制信号EM2均为有效电位信号，第一发光控制模块150和第二发光控制模块160导通，驱动晶体管DT驱动发光器件D1发光。
对于包括本实施例的像素电路的显示面板来说，各个复位子阶段之后，像素电路中驱动晶体管DT的第一极的电位相等，驱动晶体管DT的第二极的电位也相等。因发光子阶段在对应的复位子阶段之后进行，进而使得进入各发光子阶段之前，驱动晶体管DT的第一极的电位相等，驱动晶体管DT的第二极的电位相等，驱动晶体管DT的第一极电位和第二极电位对驱动晶体管DT产生的驱动电流的影响程度一致，因此发光器件的发光强度会较为一致，进而减小发光器件在不同发光子阶段的发光亮度差异，改善视觉效果，进而提升整体显示效果。
继续参考图9，可选的，像素电路还包括第四初始化模块191，第四初始化模块191用于在复位子阶段，将第四初始化电压Vref4写入到发光器件D1的第一极。可选的，第四初始化模块191包括第四初始化晶体管T11。
像素电路包括第四初始化模块191时，在初始化阶段，第四初始化模块191响应复位控制信号EMR的有效电位信号导通，将第四初始化电压Vref4传输至发光器件D1的第一极，使得在各发光子阶段之前，第一电源电压输入端VDD和第二电源电压输入端VSS之间的驱动支路(包括第一发光控制模块150、驱动晶体管DT、第二发光控制模块160和发光器件D1)的各节点(包括第一发光控制模块150的第一端、驱动晶体管DT的第一极、驱动晶体管DT的第二极、发光器件D1的第一极、发光器件D1的第二极)的电位较为一致，使得驱动支路中各节点处寄生电容存储相同的电荷，进而使得发光子阶段，发光器件D1的发光历程相同，相应的，发光器件D1的发光亮度更加一致，进一步提升人眼视觉效果，进而提升显示效果。
并且，在每个发光子阶段前的复位子阶段，发光器件D1的第一极都被复位至第四初始化电压，可以避免多个发光子阶段第一发光控制模块150和第二发光控制模块160关断后，驱动晶体管DT仍然导通导致驱动晶体管DT第二极电位升高造成的在发光子阶发光器件的第一端电位逐渐升高，导致的发光器件越来越容易被点亮而暗态难以关断的问题，进而可以使得在驱动芯片中无需设置较高的暗态数据电压，节约驱动芯片的功耗。
并且，本实施例的像素电路，通过设置像素电路包括漏电抑制模块140，使得驱动晶体管的栅极电位在发光阶段可以得到良好保持，进而使得发光阶段的各个发光子阶段，驱动晶体管产生的驱动电流可以较为一致，进一步保证发光阶段的各个发光子阶段发光器件的发光亮度一致，提升显示效果。
本发明实施例还提供了一种显示面板，该显示面板包括本发明上述任意实施例的像素电路。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种像素电路，其特征在于，包括：驱动晶体管、数据写入模块、存储模块、栅极电压控制模块、漏电抑制模块；
所述数据写入模块用于在数据写入阶段向所述驱动晶体管的栅极写入数据电压；所述存储模块用于存储所述驱动晶体管的栅极电压；
所述栅极电压控制模块的第一端与所述驱动晶体管的栅极电连接，所述栅极电压控制模块包括串联在自身第一端和第二端之间的至少两个的子晶体管，相邻所述子晶体管通过二者之间的中间节点电连接；所述栅极电压控制模块用于在自身控制端所接入的控制信号的控制下控制自身第二端所接入的信号向第一端的传输；
所述漏电抑制模块包括与至少一个所述中间节点电连接的第一耦合单元，所述漏电抑制模块用于根据自身第一控制端所接入的控制信号的控制自身所述第一耦合单元与第一固定电压输入端之间的连接状态；
其中所述漏电抑制模块的第一控制端所接入的控制信号与所述栅极电压控制模块的控制端接入的控制信号相同。
2.根据权利要求1所述的像素电路，其特征在于，所述漏电抑制模块还包括第一控制单元，所述第一控制单元的控制端作为所述第一控制端，所述第一控制单元的第一端与所述第一固定电压输入端电连接，所述第一控制单元的第二端与所述第一耦合单元的第一端电连接，所述第一耦合单元的第二端连接所述中间节点；
优选的，所述第一控制单元包括第一控制晶体管，所述第一控制晶体管的栅极作为所述第一控制单元的控制端，所述第一控制晶体管的第一极作为所述第一控制单元的第一端，所述第一控制晶体管的第二极作为所述第一控制单元的第二端；
优选的，所述第一耦合单元包括第一电容，所述第一电容的一个极板作为所述第一耦合单元的第一端，所述第一电容的另一极板作为所述第一耦合单元的第二端。
3.根据权利要求1或2所述的像素电路，其特征在于，所述栅极电压控制模块包括第一初始化模块，所述第一初始化模块的控制端接入第一扫描信号，所述第一初始化模块的第一端与所述驱动晶体管的栅极电连接，所述第一初始化模块的第二端接入第一初始化电压。
4.根据权利要求2所述的像素电路，其特征在于，所述栅极电压控制模块包括补偿模块，所述补偿模块的控制端接入第二扫描信号，所述补偿模块的第一端与所述驱动晶体管的栅极电连接，所述补偿模块的第二端与所述驱动晶体管的第二极电连接；
优选的，所述数据写入模块的控制端接入所述第二扫描信号，所述数据写入模块的第一端接入数据电压，所述数据写入模块的第二端与所述驱动晶体管的第一极电连接；
优选的，所述像素电路还包括第一发光控制模块和第二发光控制模块，所述第一发光控制模块用于根据自身控制端接入的第一发光控制信号控制第一电源电压输入端与所述驱动晶体管的第一极之间的导通状态，所述第二发光控制模块用于根据自身控制端接入的第二发光控制信号控制所述驱动晶体管的第二极与发光器件的第一极之间的导通状态，所述发光器件的第二极连接第二电源电压输入端；优选的，所述第一发光控制信号和所述第二发光控制信号相同。
5.根据权利要求4所述的像素电路，其特征在于，所述漏电抑制模块还包括第二控制端，所述漏电抑制模块还用于在根据自身第二控制端所接入的控制信号的控制自身所述第一耦合单元的第二端与第二固定电压输入端之间的连接状态，所述第二控制端接入所述第一发光控制信号或所述第二发光控制信号；其中，所述第二固定电压输入端输入的第二固定电压小于所述第一固定电压输入端输入的第一固定电压；
优选的，所述漏电抑制模块还包括第二控制单元，所述第二控制单元的控制端作为所述漏电抑制模块的第二控制端，所述第二控制单元的第一端与所述第二固定电压输入端电连接，所述第二控制单元的第二端与所述第一耦合单元的第一端电连接；
优选的，所述第二控制单元包括第二控制晶体管，所述第二控制晶体管的栅极作为所述第二控制端，所述第二控制晶体管的第一极作为所述第二控制单元的第一端，所述第二控制晶体管的第二极作为所述第二控制单元的第二端。
6.根据权利要求5所述的像素电路，其特征在于，所述第一电容的电容值小于所述存储模块包括的存储电容的电容值。
7.根据权利要求5所述的像素电路，其特征在于，
所述像素电路还包括第一初始化模块，包括第一初始化模块，所述第一初始化模块的控制端接入第一扫描信号，所述第一初始化模块的第一端与所述驱动晶体管的栅极电连接，所述第一初始化模块的第二端接入第一初始化电压；其中，所述第一固定电压等于所述第一初始化电压，或者所述第二固定电压等于所述第一初始化电压。
8.根据权利要求4所述的像素电路，其特征在于，所述第一发光控制模块和所述第二发光控制模块用于在发光阶段的所包括的多个发光子阶段内导通，所述驱动晶体管用于在所述发光子阶段驱动所述发光器件发光；
所述像素电路还包括第二初始化模块和第三初始化模块，所述第二初始化模块用于在发光阶段所包括的多个复位子阶段将第二初始化电压写入至驱动晶体管的第一极，所述第三初始化模块用于在所述复位子阶段将第三初始化电压写入至所述驱动晶体管的第二极，其中，每个所述复位阶段对应一个所述发光子阶段，所述复位子阶段在对应的所述发光子阶段之前。
9.根据权利要求8所述的像素电路，其特征在于，所述像素电路还包括第四初始化模块，所述第四初始化模块用于在所述复位子阶段，将第四初始化电压写入到所述发光器件的第一极。
10.一种显示面板，其特征在于，包括权利要求1-9任一项所述的像素电路。
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