CN113937011A - 芯片封装结构及其制作方法 - Google Patents

芯片封装结构及其制作方法 Download PDF

Info

Publication number
CN113937011A
CN113937011A CN202010669875.6A CN202010669875A CN113937011A CN 113937011 A CN113937011 A CN 113937011A CN 202010669875 A CN202010669875 A CN 202010669875A CN 113937011 A CN113937011 A CN 113937011A
Authority
CN
China
Prior art keywords
layer
edge connector
component
connection points
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010669875.6A
Other languages
English (en)
Inventor
周辉星
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SIPLP Microelectronics Chongqing Ltd
Original Assignee
SIPLP Microelectronics Chongqing Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SIPLP Microelectronics Chongqing Ltd filed Critical SIPLP Microelectronics Chongqing Ltd
Priority to CN202010669875.6A priority Critical patent/CN113937011A/zh
Priority to PCT/CN2021/105913 priority patent/WO2022012498A1/zh
Publication of CN113937011A publication Critical patent/CN113937011A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明提供了一种芯片封装结构及其制作方法，芯片封装结构中，边缘连接器和多个元器件封装在塑封层内，元器件包括电连接点，电连接点位于元器件的功能面，功能面覆盖有暴露电连接点的元器件保护层；电连接点、元器件保护层以及塑封层的正面上具有再布线层，以通过电连接点电连接各个元器件；塑封层内具有多个导电插塞，以将边缘连接器与再布线层引至塑封层的背面；塑封层的背面具有连接线，以连接各个导电插塞。再布线层结合连接线，通过两个面上的电路布局，相对于仅通过再布线层在一个面上的电路布局，可提高布线的密集程度，形成布线更复杂、体积更小的封装结构。此外，一次可实现多个芯片封装结构的制作，有利于批量化生产、降低成本。

Description

芯片封装结构及其制作方法
技术领域
本发明涉及芯片封装技术领域，尤其涉及一种芯片封装结构及其制作方法。
背景技术
近年来，随着电路集成技术的不断发展，电子产品越来越向小型化、智能化、高集成度、高性能以及高可靠性方向发展。封装技术不但影响产品的性能，而且还制约产品的小型化。
有鉴于此，本发明提供一种新的芯片封装结构及其制作方法，以实现封装结构的体积小、结构紧凑、集成度高的需求。
发明内容
本发明的发明目的是提供一种芯片封装结构及其制作方法，以实现封装结构的体积小、结构紧凑、集成度高的需求。
为实现上述目的，本发明的第一方面提供一种芯片封装结构，包括：
多个元器件，所述元器件包括电连接点，所述电连接点位于所述元器件的功能面；
元器件保护层，覆盖于所述元器件的功能面，所述元器件保护层暴露所述电连接点；
边缘连接器，所述边缘连接器包括耦合面；
塑封层，包覆所述边缘连接器与所述多个元器件，所述塑封层的正面暴露所述元器件保护层、所述电连接点以及所述边缘连接器的耦合面；
再布线层，位于所述电连接点、所述元器件保护层以及所述塑封层的正面上，所述再布线层用于通过所述电连接点电连接所述各个元器件；
多个导电插塞，位于所述塑封层内，所述多个导电插塞用于将所述边缘连接器与所述再布线层引至所述塑封层的背面；
连接线，位于所述塑封层的背面，以电连接所述各个导电插塞；
第一介电层，包埋所述再布线层，所述第一介电层暴露所述边缘连接器的耦合面；
第二介电层，包埋所述连接线。
可选地，所述元器件包括裸片，或所述元器件包括裸片与无源器件；所述裸片的电连接点为焊盘。
可选地，所述元器件保护层的材料为绝缘树脂材料或无机材料。
可选地，所述第一介电层的材料为绝缘树脂材料或无机材料；和/或所述第二介电层的材料为绝缘树脂材料或无机材料。
可选地，所述再布线层包括两层或两层以上。
本发明的第二方面提供一种芯片封装结构的制作方法，包括：
提供载板和多组待封装件，每组所述待封装件包括边缘连接器和多个元器件，所述元器件包括电连接点，所述电连接点位于所述元器件的功能面，所述功能面覆盖有元器件保护层，所述边缘连接器包括耦合面；将所述多组待封装件固定于所述载板的表面，其中，所述元器件保护层与所述边缘连接器的耦合面朝向所述载板；
在所述载板表面形成包埋所述各组待封装件的塑封层；去除所述载板，暴露所述元器件保护层、所述边缘连接器的耦合面以及所述塑封层的正面；
在所述元器件保护层内形成开口，以暴露所述电连接点；在所述元器件保护层、所述电连接点以及所述塑封层的正面上形成再布线层，以通过所述电连接点电连接组内的所述各个元器件；形成包埋所述边缘连接器的耦合面与所述再布线层的第一介电层；
经所述塑封层的背面在所述塑封层内形成多个导电插塞，以将所述边缘连接器与所述再布线层引至所述塑封层的背面；
在所述塑封层的背面形成连接线，以电连接组内的所述各个导电插塞；形成包埋所述连接线的第二介电层；
去除包埋所述边缘连接器的耦合面的第一介电层；
切割形成多个芯片封装结构，每个芯片封装结构中包含一组待封装件。
可选地，将所述多组待封装件固定于所述载板的表面步骤中，所述元器件保护层内具有暴露所述电连接点的开口；去除所述载板后，暴露所述电连接点；所述形成再布线层步骤前，省略在所述元器件保护层内形成开口的步骤。
可选地，所述元器件包括裸片，或所述元器件包括裸片与无源器件；所述裸片的电连接点为焊盘。
可选地，所述元器件保护层的材料为绝缘树脂材料或无机材料。
可选地，所述第一介电层的材料为绝缘树脂材料或无机材料；和/或所述第二介电层的材料为绝缘树脂材料或无机材料。
可选地，所述第一介电层的材料为激光反应性材料，采用激光图形化的方式去除所述边缘连接器耦合面的所述第一介电层。
可选地，所述再布线层包括两层或两层以上。
与现有技术相比，本发明的有益效果在于：
首先将边缘连接器和多个元器件封装在塑封层内，元器件包括电连接点，电连接点位于元器件的功能面，功能面覆盖有暴露电连接点的元器件保护层，边缘连接器包括耦合面；接着，一方面，在元器件保护层、电连接点以及塑封层的正面上形成再布线层，以通过电连接点电连接组内的各个元器件；另一方面经塑封层的背面在塑封层内形成多个导电插塞，以将边缘连接器与再布线层引至塑封层的背面；在塑封层的背面形成连接线，以电连接组内的各个导电插塞。再布线层结合连接线，通过两个面上的电路布局，相对于仅通过再布线层在一个面上的电路布局，可提高布线的密集程度，形成布线更复杂、体积更小的封装结构。芯片封装结构通过边缘连接器实现外部电路连接，使得芯片封装结构的性能可靠。此外，一次可实现多个芯片封装结构的制作，有利于批量化生产、降低成本。
此外，由于元器件保护层的存在，可以在塑封工艺结束后直接在元器件保护层和塑封层表面形成再布线层，而不用在整个面板上形成介电层；在面板封装中，由于面板面积较大，在大面积面板上形成介电层工艺难度较大，介电层用料较多，元器件保护层的存在降低了封装的工艺难度以及成本。
附图说明
图1是本发明第一实施例的芯片封装结构的俯视结构示意图；
图2是本发明第一实施例的芯片封装结构的截面结构示意图；
图3是图1与图2中的芯片封装结构的制作方法的流程图；
图4至图12是图3中的流程对应的中间结构示意图；
图13是本发明第二实施例的芯片封装结构的截面结构示意图；
图14是本发明第三实施例的芯片封装结构的俯视结构示意图；
图15是本发明第三实施例的芯片封装结构的截面结构示意图。
为方便理解本发明，以下列出本发明中出现的所有附图标记：
芯片封装结构1、2、3 元器件11
元器件的功能面11a 元器件保护层110
边缘连接器12 耦合面12a
塑封层13 塑封层正面13a
塑封层背面13b 再布线层14
导电插塞15 连接线16
第一介电层17 第二介电层18
裸片111 裸片活性面111a
焊盘112 金属块14a、14b
待封装件10 载板2
开口110a 第一支撑板3
第二支撑板4 无源器件113
无源器件的功能面113a 通孔13c
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1是本发明第一实施例的芯片封装结构的俯视结构示意图。图2是本发明第一实施例的芯片封装结构的截面结构示意图。
参照图1与图2所示，芯片封装结构1包括：
多个元器件11，元器件11包括电连接点，电连接点位于元器件11的功能面11a；
元器件保护层110，覆盖于元器件11的功能面11a，元器件保护层110暴露电连接点；
边缘连接器12(Edge connector)，边缘连接器12包括耦合面12a；
塑封层13，包覆边缘连接器12与多个元器件11，塑封层13的正面13a暴露元器件保护层110与边缘连接器12的耦合面12a；
再布线层14，位于电连接点、元器件保护层110以及塑封层13的正面13a上，再布线层14用于通过电连接点电连接各个元器件11；
多个导电插塞15，位于塑封层13内，多个导电插塞15用于将边缘连接器12与再布线层14引至塑封层13的背面13b；
连接线16，位于塑封层13的背面13b，以电连接各个导电插塞15；
第一介电层17，包埋再布线层14，第一介电层17暴露边缘连接器12的耦合面12a；
第二介电层18，包埋连接线16。
参照图1与图2所示，本实施例中，元器件11包括裸片111。具体地，包括三个裸片111。其它实施例中，裸片111的数目还可以为两个或其它数目，本发明对此不加以限定。
各个的裸片111的功能可以相同，也可以不同。裸片111可以为电力裸片(POWERDIE)、存储裸片(MEMORY DIE)、传感裸片(SENSOR DIE)、或射频裸片(RADIO FREQUENCEDIE)。
裸片111的活性面111a设置有焊盘112，裸片111内可以包含形成于半导体衬底上的多种器件，以及与各个器件电连接的电互连结构。焊盘112与电互连结构连接，用于将各个器件的电信号输入/输出。裸片111的活性面111a对应于元器件11的功能面11a，焊盘112对应于电连接点。
元器件保护层110为绝缘材料，具体可以为绝缘树脂材料，也可以为无机材料。绝缘树脂材料例如为聚酰亚胺、环氧树脂、ABF(Ajinomoto buildup film)、PBO(Polybenzoxazole)、有机聚合物膜、有机聚合物复合材料或者其它具有类似绝缘性能的有机材料等。无机材料例如为二氧化硅、氮化硅中的至少一种。
边缘连接器12，位于多个元器件11的一侧。边缘连接器12包括耦合面12a，用于实现芯片封装结构1的外部电路连接。
边缘连接器12的材料可以为铜等导电性优良的金属。边缘连接器12的耦合面12a上可以具有抗氧化层，以防止铜氧化，进而防止铜氧化导致的电连接性能变差。抗氧化层可以包括：a)锡层、或b)自下而上堆叠的镍层与金层、或c)自下而上堆叠的镍层、钯层与金层。
塑封层13的材料可以为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂、聚苯并恶唑树脂、聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物或聚乙烯醇等。塑封层可以为各种聚合物、树脂或者树脂、聚合物复合材料，例如具有填充物的树脂，或者其它具有类似特性的材料。
塑封层13包括相对的正面13a与背面13b。本实施例中，塑封层13的正面13a暴露元器件保护层110、电连接点以及边缘连接器12的耦合面12a。
图2所示实施例中，再布线层14包括若干金属块14a，具有一层，金属块14a与焊盘112电连接。
多个导电插塞15中，部分数目导电插塞15与边缘连接器12接触，部分数目导电插塞15与再布线层14接触。与再布线层14接触的导电插塞15的数目及位置、以及连接线16的布局可根据预设电路布局而定。
第一介电层17与第二介电层18的材料可以为绝缘树脂材料或无机材料。绝缘树脂材料例如为聚酰亚胺、环氧树脂、ABF(Ajinomoto buildup film)、PBO(Polybenzoxazole)、有机聚合物膜、有机聚合物复合材料或者其它具有类似绝缘性能的有机材料等。无机材料例如为二氧化硅、氮化硅中的至少一种。相对于无机材料，绝缘树脂材的张应力较小，可防止芯片封装结构1表面出现翘曲。
参照图1与图2所示，本实施例中的芯片封装结构1，通过边缘连接器12实现了多个芯片的外部电路连接。
芯片封装结构1中，一方面，通过再布线层14在塑封层13的正面13a实现电路布局，另一方面，通过导电插塞15与连接线16实现在塑封层13的背面13b的电路布局。相对于仅通过再布线层14在一个面上的电路布局，本实施例的两面电路布局方式可提高布线的密集程度，形成布线更复杂、体积更小的芯片封装结构1。
此外，芯片封装结构1通过边缘连接器12实现外部电路连接，使得芯片封装结构1的性能可靠。
本发明一实施例提供了图1与图2中的芯片封装结构1的制作方法。图3是制作方法的流程图。图4至图12是图3中的流程对应的中间结构示意图。
首先，参照图3中的步骤S1、图4与图5所示，提供载板2和多组待封装件10，每组待封装件10包括边缘连接器12和多个元器件11，元器件11包括电连接点，电连接点位于元器件11的功能面11a，功能面11a覆盖有元器件保护层110，元器件保护层110内具有暴露电连接点的开口110a，边缘连接器12包括耦合面12a；将多组待封装件10固定于载板2的表面，其中，元器件保护层110与边缘连接器12的耦合面12a朝向载板2。其中，图4是载板和多组待封装件的俯视图；图5是沿着图4中的AA线的剖视图。
本实施例中，元器件11包括裸片111。具体地，包括三个裸片111。其它实施例中，裸片111的数目还可以为两个或其它数目，本发明对此不加以限定。
各个的裸片111的功能可以相同，也可以不同。裸片111可以为电力裸片(POWERDIE)、存储裸片(MEMORY DIE)、传感裸片(SENSOR DIE)、或射频裸片(RADIO FREQUENCEDIE)。
裸片111为分割晶圆形成，晶圆包括晶圆活性面，晶圆活性面设置有焊盘112和保护焊盘112的绝缘层(未示出)。晶圆切割后形成裸片111，相应地，裸片111包括裸片活性面111a，裸片活性面111a设置有焊盘112和保护焊盘112的绝缘层。在裸片111的活性面111a上施加元器件保护层110，元器件保护层110的施加过程可以为：在晶圆切割为裸片111之前在晶圆活性面上施加保元器件护层110，切割具有元器件保护层110的晶圆形成具有元器件保护层110的裸片111，也可以为：在晶圆切割为裸片111之后，在裸片111上施加元器件保护层110。
相对于在多组待封装件10塑封完后，在塑封层上施加介电层，塑封前在裸片111上施加元器件保护层110可避免大面积制作介电层，一方面浪费材料，另一方面可避免塑封体翘曲。
裸片111中可以包含形成于半导体衬底上的多种器件，以及与各个器件电连接的电互连结构。裸片活性面111a的焊盘112与电互连结构连接，用于将各个器件的电信号输入/输出。
裸片111的活性面111a对应于元器件11的功能面11a，焊盘112对应于电连接点。
元器件保护层110为绝缘材料，具体可以为绝缘树脂材料，也可以为无机材料。绝缘树脂材料例如为聚酰亚胺、环氧树脂、ABF(Ajinomoto buildup film)、PBO(Polybenzoxazole)、有机聚合物膜、有机聚合物复合材料或者其它具有类似绝缘性能的有机材料等。
绝缘树脂材料可通过a)层压工艺压合在焊盘112以及相邻焊盘112之间的绝缘层上，或b)先涂布或印刷在焊盘112以及相邻焊盘112之间的绝缘层上、后固化，或c)通过注塑工艺固化在焊盘112以及相邻焊盘112之间的绝缘层上。
元器件保护层110的材料为二氧化硅或氮化硅等无机材料时，可通过沉积工艺形成在焊盘112以及相邻焊盘112之间的绝缘层上。
元器件保护层110可以包括一层或多层。
参照图5所示，元器件保护层110中具有暴露焊盘112的开口110a。一些实施例中，裸片111上的焊盘112可以包埋在元器件保护层110内，开口110a在再布线层14(参见图8所示)形成工艺前制作。
图5所示实施例中，一个开口110a暴露一个焊盘112的部分区域。其它实施例中，一个开口110a也可以暴露两个或两个以上焊盘112的部分区域。
晶圆在切割前可以自背面减薄厚度，以降低裸片111的厚度。
载板2为硬质板件，可以包括塑料板、玻璃板、陶瓷板或金属板等。
裸片111与载板2之间、边缘连接器12与载板2之间都可以设置粘结层，以此实现两者之间的固定。具体地，可以在载板2表面涂布一整面粘结层，将多个裸片111与多个边缘连接器12置于该粘结层上。粘结层可以采用易剥离的材料，以便将载板2剥离下来，例如可以采用通过加热能够使其失去粘性的热分离材料或通过紫外照射能够使其失去粘性的UV分离材料。
边缘连接器12的高度小于裸片111的厚度。边缘连接器12的高度是指：在垂直耦合面12a的方向上边缘连接器12的最大尺寸。
一些实施例中，边缘连接器12为预成件，直接粘结在载板2的表面。另一些实施例中，也可以先将金属片粘结在载板2上，利用蚀刻的方式在载板2的预定位置处蚀刻形成。
边缘连接器12与多个裸片111在载板2上的布置无先后顺序，也可以同时布置。
多个边缘连接器12或多个裸片111可以先布置在一转移载板，再转移至载板2上。具体地，可以在转移载板表面涂布一整面粘结层，将多个边缘连接器12或多个裸片111置于该粘结层上。粘结层可以采用易剥离的材料，以便将多个边缘连接器12、多个裸片111从转移载板上剥离开来，例如可以采用通过加热能够使其失去粘性的热分离材料或通过紫外照射能够使其失去粘性的UV分离材料。
一组待封装件10位于载板2表面的一块区域，便于后续切割。载板2表面可以固定多组待封装件10，以同时制作多个芯片封装结构1，有利于批量化生产、降低成本。
接着，参照图3中的步骤S2、图4与图6所示，在载板2表面形成包埋各组待封装件10的塑封层13；参照图7所示，去除载板2，暴露元器件保护层110、电连接点、边缘连接器12的耦合面12a以及塑封层13的正面13a。
塑封层13的材料可以为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂、聚苯并恶唑树脂、聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物或聚乙烯醇等。塑封层可以为各种聚合物、树脂或者树脂、聚合物复合材料，例如具有填充物的树脂，或者其它具有类似特性的材料。对应地，封装可以采用在各元器件11以及各个边缘连接器12之间填充液态塑封料、后经塑封模具高温固化进行。一些实施例中，塑封层13也可以采用热压成型、传递成型等塑性材料成型的方式成型。
塑封层13可以包括相对的正面13a与背面13b。
塑封层13可采用机械研磨自背面13b减薄，例如采用砂轮研磨，以减少体积。
在形成塑封层13以及研磨塑封层13过程中，元器件保护层110可以防止焊盘112以及裸片111内的电互连结构受损坏。
本步骤形成了待封装件10的塑封体。
继续参照图7所示，去除载板2后，设置于各个元器件11的元器件保护层110与边缘连接器12的耦合面12a处于同一平面。此外，还可以在塑封层13的背面13b设置一第一支撑板3。该第一支撑板3在后续工艺中，可对包埋在塑封层13内的各个元器件11进行支撑。
第一支撑板3为硬质板件，可以包括玻璃板、陶瓷板、金属板等。
再接着，参照图3中的步骤S3与图8所示，在元器件保护层110、电连接点以及塑封层13的正面13a上形成再布线层14，以通过电连接点电连接组内的各个元器件11；形成包埋边缘连接器12的耦合面12a与再布线层14的第一介电层17。
本实施例中，形成再布线层14包括如下步骤S31～S34。
步骤S31：在设置于各个元器件11的元器件保护层110、电连接点、各个边缘连接器12的耦合面12a以及塑封层13的正面13a上形成光刻胶层。
本步骤S31中，一个可选方案中，形成的光刻胶层可为感光膜。感光膜可以从胶带上撕下，贴敷在设置于各个元器件11的元器件保护层110、电连接点、各个边缘连接器12的耦合面12a以及塑封层13的正面13a上。其它可选方案中，光刻胶层也可以采用先涂布液体光刻胶，后加热固化形成。
步骤S32：曝光显影光刻胶层，保留第一预定区域的光刻胶层，第一预定区域与待形成的再布线层14的金属块14a所在区域互补。
本步骤S32对光刻胶层进行了图案化。其它可选方案中，也可以使用其它易去除的牺牲材料代替光刻胶层。
步骤S33：在第一预定区域的互补区域填充金属层以形成再布线层14的金属块14a。
若干金属块14a的位置使得能电连接一个或多个元器件11的焊盘112。
本步骤S33可以采用电镀工艺完成。电镀铜或铝的工艺较为成熟。
具体地，步骤S31形成光刻胶层之前，可以先通过物理气相沉积法或化学气相沉积法在设置于各个元器件11的元器件保护层110、电连接点、边缘连接器12的耦合面12a以及塑封层13的正面13a上形成一层籽晶层(Seed Layer)。籽晶层可以作为电镀铜或铝的供电层。
电镀可以包括电解电镀或无极电镀。电解电镀是将待电镀件作为阴极，对电解液进行电解，从而在待电镀件上形成一层金属。无极电镀是将溶液中的金属离子还原析出在待电镀件上形成金属层的方法。一些实施例中，还可以采用先溅射、后刻蚀的方法形成金属块14a。
步骤S34：灰化去除第一预定区域剩余的光刻胶层。
灰化完后，通过干法刻蚀或湿法刻蚀去除第一预定区域的籽晶层。
再布线层14的金属块14a可以通过抛光工艺，例如化学机械研磨法实现上表面平整。
需要说明的是，本步骤S3中的再布线层14的金属块14a根据设计需要进行布置，不同组待封装件10内的各个元器件11上的再布线层14的分布可以相同，也可以不同。
形成第一介电层17步骤中，为防止工艺造成塑封层13刮擦，可以在塑封层13的正面13a也形成第一介电层17。
第一介电层17为绝缘材料，具体可以为绝缘树脂材料，也可以为无机材料。绝缘树脂材料例如为聚酰亚胺、环氧树脂、ABF(Ajinomoto buildup film)、PBO(Polybenzoxazole)、有机聚合物膜、有机聚合物复合材料或者其它具有类似绝缘性能的有机材料等。
绝缘树脂材料可通过a)层压工艺压合在边缘连接器12的耦合面12a、再布线层14以及塑封层13的正面13a上，或b)先涂布在边缘连接器12的耦合面12a、再布线层14以及塑封层13的正面13a上、后固化，或c)通过注塑工艺固化在边缘连接器12的耦合面12a、再布线层14以及塑封层13的正面13a上。
第一介电层17的材料为二氧化硅或氮化硅等无机材料时，可通过沉积工艺形成在边缘连接器12的耦合面12a、再布线层14以及塑封层13的正面13a上。
相对于无机材料，绝缘树脂材的张应力较小，可防止第一介电层17大面积形成时引发塑封体出现翘曲。
第一介电层17可以包括一层或多层。
第一介电层17形成后，参照图9所示，可以去除第一支撑板3，在第一介电层17上设置第二支撑板4。
第一支撑板3的去除方式可以为激光剥离、UV照射等现有去除方式。
第二支撑板4在后续形成导电插塞15、和/或形成连接线16、和/或形成第二介电层18工序中，可起支撑作用。
第二支撑板4为硬质板件，可以包括玻璃板、陶瓷板、金属板等。
之后，参照图3中的步骤S4与图10所示，经塑封层13的背面13b在塑封层13内形成多个导电插塞15，以将边缘连接器12与再布线层14引至塑封层13的背面13b。
本步骤S4可以包括如下步骤S41～S42。
步骤S41：经塑封层13的背面13b在塑封层13内形成多个通孔13c，部分数目的通孔13c暴露边缘连接器12，部分数目的通孔13c暴露再布线层14。
步骤S42：在通孔13c内填入导电材料，形成导电插塞15。
导电材料可以为铜、铝等。填入导电材料的方法可以参照再布线层14的金属块14a的形成方法。
通孔13c外的导电材料可以采用化学机械研磨法去除。
与再布线层14接触的导电插塞15的数目及位置可根据预设电路布局而定。
接着，参照图3中的步骤S5与图11所示，在塑封层13的背面13b形成连接线16，以连接组内的各个导电插塞15；形成包埋连接线16的第二介电层18。
连接线16的形成方法可以参照再布线层14中的金属块14a的形成方法。连接线16的布局可根据预定布局而定。
连接线16的形成也可与步骤S42在同一工序中进行，可省略平坦化去除通孔13c外的导电材料的工序。
第二介电层18的材料及形成方法可以参照第一介电层17的材料及形成方法。
形成第二介电层18步骤中，为防止工艺造成塑封层13刮擦，可以在塑封层13的背面13b也形成第二介电层18。
第二介电层18可以包括一层或多层。
再接着，参照图3中的步骤S6与图12所示，去除包埋边缘连接器12的耦合面12a的第一介电层17。
当第一介电层17为激光反应性材料，采用激光图形化的方式去除。当第一介电层17为可干法刻蚀或湿法刻蚀去除材料时，采用干法刻蚀或湿法刻蚀去除。当第一介电层17为光敏材料时，采用先曝光后显影的方式去除。
暴露出边缘连接器12的耦合面12a后，还可以在耦合面12a上形成抗氧化层。
抗氧化层可以包括：a)锡层、或b)自下而上堆叠的镍层与金层、或c)自下而上堆叠的镍层、钯层与金层。抗氧化层可以采用电镀工艺形成。边缘连接器12的材料可以为铜，上述抗氧化层可以防止铜氧化，进而防止铜氧化导致的电连接性能变差。
一些实施例中，也可以步骤S1中提供的边缘连接器12中，上述抗氧化层已形成。
包埋边缘连接器12的耦合面12a的第一介电层17去除后，参照图12所示，可以去除第二支撑板4。
第二支撑板4的去除方式可以为激光剥离、UV照射等现有去除方式。
之后，参照图3中的步骤S7、图12与图2所示，切割形成多个芯片封装结构1，每个芯片封装结构1中包含一组待封装件10。
经过上述各步骤，一组待封装件10中的各个元器件11可通过边缘连接器12实现外部电路连接，使得芯片封装结构1的性能可靠。
图13是本发明第二实施例的芯片封装结构的截面结构示意图。参照图13所示，本实施例中的芯片封装结构2及其制作方法与图1中的芯片封装结构1及其制作方法大致相同，区别仅在于：再布线层14包括两层。
第二再布线层的金属块14b与第一再布线层的金属块14a选择性电互连，可实现更复杂的电路布局。
一些实施例中，再布线层14还可以包括三层及其以上。
图14是本发明第三实施例的芯片封装结构的俯视结构示意图。图15是本发明第三实施例的芯片封装结构的截面结构示意图。参照图14与图15所示，本实施例中的芯片封装结构3及其制作方法与图2、图13中的芯片封装结构1、2及其制作方法大致相同，区别仅在于：元器件11包括裸片111与无源器件113。
无源器件113可以包括电阻类、电感类和电容类元件，它的共同特点是在电路中无需加电源即可在有信号时工作。无源器件113包括电连接点，电连接点位于元器件的功能面113a，以实现无源器件113的电信号接入/接出。
本实施例不限定各个待封装件10中的裸片111与无源器件113的数目及种类。
本实施例中的芯片封装结构3，通过边缘连接器12实现了芯片与无源器件113的外部电路连接。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种芯片封装结构，其特征在于，包括：
多个元器件，所述元器件包括电连接点，所述电连接点位于所述元器件的功能面；
元器件保护层，覆盖于所述元器件的功能面，所述元器件保护层暴露所述电连接点；
边缘连接器，所述边缘连接器包括耦合面；
塑封层，包覆所述边缘连接器与所述多个元器件，所述塑封层的正面暴露所述元器件保护层、所述电连接点以及所述边缘连接器的耦合面；
再布线层，位于所述电连接点、所述元器件保护层以及所述塑封层的正面上，所述再布线层用于通过所述电连接点电连接所述各个元器件；
多个导电插塞，位于所述塑封层内，所述多个导电插塞用于将所述边缘连接器与所述再布线层引至所述塑封层的背面；
连接线，位于所述塑封层的背面，以电连接所述各个导电插塞；
第一介电层，包埋所述再布线层，所述第一介电层暴露所述边缘连接器的耦合面；
第二介电层，包埋所述连接线。
2.根据权利要求1所述的芯片封装结构，其特征在于，所述元器件包括裸片，或所述元器件包括裸片与无源器件；所述裸片的电连接点为焊盘。
3.根据权利要求1所述的芯片封装结构，其特征在于，所述元器件保护层的材料为绝缘树脂材料或无机材料。
4.根据权利要求1所述的芯片封装结构，其特征在于，所述第一介电层的材料为绝缘树脂材料或无机材料；和/或所述第二介电层的材料为绝缘树脂材料或无机材料。
5.根据权利要求1所述的芯片封装结构，其特征在于，所述再布线层包括两层或两层以上。
6.一种芯片封装结构的制作方法，其特征在于，包括：
提供载板和多组待封装件，每组所述待封装件包括边缘连接器和多个元器件，所述元器件包括电连接点，所述电连接点位于所述元器件的功能面，所述功能面覆盖有元器件保护层，所述边缘连接器包括耦合面；将所述多组待封装件固定于所述载板的表面，其中，所述元器件保护层与所述边缘连接器的耦合面朝向所述载板；
在所述载板表面形成包埋所述各组待封装件的塑封层；去除所述载板，暴露所述元器件保护层、所述边缘连接器的耦合面以及所述塑封层的正面；
在所述元器件保护层内形成开口，以暴露所述电连接点；在所述元器件保护层、所述电连接点以及所述塑封层的正面上形成再布线层，以通过所述电连接点电连接组内的所述各个元器件；形成包埋所述边缘连接器的耦合面与所述再布线层的第一介电层；
经所述塑封层的背面在所述塑封层内形成多个导电插塞，以将所述边缘连接器与所述再布线层引至所述塑封层的背面；
在所述塑封层的背面形成连接线，以电连接组内的所述各个导电插塞；形成包埋所述连接线的第二介电层；
去除包埋所述边缘连接器的耦合面的第一介电层；
切割形成多个芯片封装结构，每个芯片封装结构中包含一组待封装件。
7.根据权利要求6所述的芯片封装结构的制作方法，其特征在于，将所述多组待封装件固定于所述载板的表面步骤中，所述元器件保护层内具有暴露所述电连接点的开口；去除所述载板后，暴露所述电连接点；所述形成再布线层步骤前，省略在所述元器件保护层内形成开口的步骤。
8.根据权利要求6或7所述的芯片封装结构的制作方法，其特征在于，所述元器件包括裸片，或所述元器件包括裸片与无源器件；所述裸片的电连接点为焊盘。
9.根据权利要求6或7所述的芯片封装结构的制作方法，其特征在于，所述元器件保护层的材料为绝缘树脂材料或无机材料。
10.根据权利要求6或7所述的芯片封装结构的制作方法，其特征在于，所述第一介电层的材料为绝缘树脂材料或无机材料；和/或所述第二介电层的材料为绝缘树脂材料或无机材料。
11.根据权利要求6或7所述的芯片封装结构的制作方法，其特征在于，所述第一介电层的材料为激光反应性材料，采用激光图形化的方式去除所述边缘连接器耦合面的所述第一介电层。
12.根据权利要求6或7所述的芯片封装结构的制作方法，其特征在于，所述再布线层包括两层或两层以上。
CN202010669875.6A 2020-07-13 2020-07-13 芯片封装结构及其制作方法 Pending CN113937011A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202010669875.6A CN113937011A (zh) 2020-07-13 2020-07-13 芯片封装结构及其制作方法
PCT/CN2021/105913 WO2022012498A1 (zh) 2020-07-13 2021-07-13 芯片封装结构及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010669875.6A CN113937011A (zh) 2020-07-13 2020-07-13 芯片封装结构及其制作方法

Publications (1)

Publication Number Publication Date
CN113937011A true CN113937011A (zh) 2022-01-14

Family

ID=79273641

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010669875.6A Pending CN113937011A (zh) 2020-07-13 2020-07-13 芯片封装结构及其制作方法

Country Status (2)

Country Link
CN (1) CN113937011A (zh)
WO (1) WO2022012498A1 (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108962773A (zh) * 2018-07-26 2018-12-07 华进半导体封装先导技术研发中心有限公司 扇出型封装结构及其制造方法
CN210200700U (zh) * 2019-03-11 2020-03-27 Pep创新私人有限公司 芯片结构
CN111128763A (zh) * 2019-12-06 2020-05-08 上海先方半导体有限公司 一种芯片封装结构的制作方法
CN111106090A (zh) * 2020-01-06 2020-05-05 广东佛智芯微电子技术研究有限公司 基于刚性框架的tmv扇出型封装结构及其制备方法

Also Published As

Publication number Publication date
WO2022012498A1 (zh) 2022-01-20

Similar Documents

Publication Publication Date Title
CN210006733U (zh) 芯片封装结构
CN111883521B (zh) 多芯片3d封装结构及其制作方法
US10515898B2 (en) Circuit board incorporating semiconductor IC and manufacturing method thereof
WO2022095695A1 (zh) Mcm封装结构及其制作方法
CN215299231U (zh) 芯片封装结构
CN113611615A (zh) 芯片封装结构的制作方法
CN112117250B (zh) 芯片封装结构及其制作方法
CN113937011A (zh) 芯片封装结构及其制作方法
CN113725088B (zh) 芯片封装结构的制作方法
CN113937012A (zh) 芯片封装结构及其制作方法
CN113571461A (zh) 芯片封装结构的形成方法
CN112133695B (zh) 系统级封装结构及其制作方法
CN113571435B (zh) 芯片封装结构的形成方法
CN114446921A (zh) Mcm封装结构及其制作方法
CN114446919A (zh) Mcm封装结构及其制作方法
CN115148710A (zh) Mcm封装结构及其制作方法
CN114446920A (zh) Mcm封装结构及其制作方法
CN113725183B (zh) 芯片封装结构及其制作方法
CN115148716A (zh) 半导体封装结构及其制作方法
CN113725089B (zh) 芯片封装结构的制作方法
CN113725180B (zh) 芯片封装结构及其制作方法
CN113725182B (zh) 芯片封装结构
CN115148713A (zh) Pip封装结构及其制作方法
CN113871307A (zh) Ipm封装结构及其制作方法
CN113471160A (zh) 芯片封装结构及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination