CN113905516A - 电子组件嵌入式基板 - Google Patents

电子组件嵌入式基板 Download PDF

Info

Publication number
CN113905516A
CN113905516A CN202110086513.9A CN202110086513A CN113905516A CN 113905516 A CN113905516 A CN 113905516A CN 202110086513 A CN202110086513 A CN 202110086513A CN 113905516 A CN113905516 A CN 113905516A
Authority
CN
China
Prior art keywords
insulating material
layer
disposed
passive component
core layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110086513.9A
Other languages
English (en)
Inventor
郑求雄
高京焕
曺正铉
禹昌秀
郑淳哲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of CN113905516A publication Critical patent/CN113905516A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4647—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09063—Holes or slots in insulating substrate not used for electrical connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10015—Non-printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10022—Non-printed resistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/1003—Non-printed inductor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10159—Memory
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10545—Related components mounted on both sides of the PCB

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本公开提供一种电子组件嵌入式基板，所述电子组件嵌入式基板包括第一芯层，具有第一通孔；第一无源组件，设置在所述第一通孔中；第二芯层，设置在所述第一芯层上并且具有第二通孔；第二无源组件，设置在所述第二通孔中；绝缘材料，覆盖所述第一无源组件和所述第二无源组件中的每个的至少一部分并且设置在所述第一通孔和所述第二通孔中的每个的至少一部分中；以及第一布线层，设置在所述第一无源组件与所述第二无源组件之间，并且所述第一布线层的至少一部分被所述绝缘材料覆盖。所述第一无源组件和所述第二无源组件通过所述第一布线层彼此连接。

Description

电子组件嵌入式基板
本申请要求于2020年7月6日向韩国知识产权局提交的第10-2020-0082795号韩国专利申请的优先权的权益，该韩国专利申请的全部公开内容通过引用被包含于此。
技术领域
本公开涉及一种电子组件嵌入式基板。
背景技术
近来，随着第五代(5G)移动通信、人工智能(AI)等的技术发展，需要高性能封装件。因此，需要改善的电特性(诸如信号完整性(SI)、功率完整性(PI)等)，并且在封装件中应当安装在基板上的无源组件的数量已经增加。
发明内容
根据本公开的一方面，一种电子组件嵌入式基板包括：第一芯层，具有第一通孔；第一无源组件，设置在所述第一通孔中；第二芯层，设置在所述第一芯层上并且具有第二通孔；第二无源组件，设置在所述第二通孔中；绝缘材料，覆盖所述第一无源组件和所述第二无源组件中的每个的至少一部分并且设置在所述第一通孔和所述第二通孔中的每个的至少一部分中；以及第一布线层，设置在所述第一无源组件与所述第二无源组件之间，并且所述第一布线层的至少一部分被所述绝缘材料覆盖。所述第一无源组件和所述第二无源组件通过所述第一布线层彼此连接。
根据本公开的一方面，一种电子组件嵌入式基板包括：芯结构，包括具有第一通孔的第一芯层、设置在所述第一通孔中的第一无源组件、设置在所述第一芯层上并具有第二通孔的第二芯层、设置在所述第二通孔中的第二无源组件以及绝缘材料，所述绝缘材料覆盖所述第一无源组件和所述第二无源组件中的每个并且设置在所述第一通孔和所述第二通孔中的每个的至少一部分中；第一堆积结构，包括第一绝缘层和连接到所述第一无源组件的第一布线层，所述第一芯层设置在所述第一堆积结构与所述第二芯层之间；以及第二堆积结构，包括第二绝缘层和连接到所述第二无源组件的第二布线层，所述第二芯层设置在所述第二堆积结构与所述第一芯层之间。所述绝缘材料整体覆盖所述第二无源组件的侧表面和所述第二无源组件的面向所述第二堆积结构的表面。
根据本公开的一方面，一种电子组件嵌入式基板包括：第一芯层，具有第一通孔；第一无源组件，设置在所述第一通孔中；第二芯层，设置在所述第一芯层上并且具有第二通孔；第二无源组件，设置在所述第二通孔中；绝缘材料，覆盖所述第一无源组件和所述第二无源组件中的每个的至少一部分并且设置在所述第一通孔和所述第二通孔中的每个的至少一部分中；以及导电结构，嵌入所述绝缘材料中并且设置在所述第一无源组件与所述第二无源组件之间。所述第一无源组件和所述第二无源组件通过所述导电结构彼此连接。
附图说明
根据以下结合附图的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解。
图1是根据本公开的示例性实施例的电子装置系统的示意性框图。
图2是根据本公开的示例性实施例的电子装置的示意性透视图。
图3是根据本公开的示例性实施例的电子组件嵌入式基板的示意性截面图。
图4A至图4J是示出根据本公开的示例性实施例的制造电子组件嵌入式基板的工艺的示意性工艺图。
图5是根据本公开的另一示例性实施例的电子组件嵌入式基板的示意性截面图。
图6是根据本公开的另一示例性实施例的电子组件嵌入式基板的示意性截面图。
图7是根据本公开的另一示例性实施例的电子组件嵌入式基板的示意性截面图。
图8是根据本公开的另一示例性实施例的电子组件嵌入式基板的示意性截面图。
图9是示出根据本公开的示例性实施例的半导体芯片设置在电子组件嵌入式基板上的状态的示例的示意性截面图。
图10是示出根据本公开的示例性实施例的半导体封装件设置在电子组件嵌入式基板上的状态的示例的示意性截面图。
具体实施方式
在下文中，将参照附图描述本公开。为了描述的清楚性，可夸大或缩小附图中的元件的形状和尺寸。
电子装置
图1是根据示例性实施例的电子装置系统的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，并且还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。芯片相关组件1020可以是包括上述芯片或电子组件的封装件的形式。
网络相关组件1030可包括基于诸如以下的协议操作的组件：无线保真(Wi-Fi)(电气与电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进仅数据(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括基于各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020和/或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接和/或电连接到主板1010或者可不物理连接和/或不电连接到主板1010的其他组件。这些其他组件可包括，例如相机1050、天线1060、显示器1070、电池1080等。然而，这些其他组件不限于此，而是还可包括音频编解码器、视频编解码器、功率放大器、指南针、加速度计、陀螺仪、扬声器、大容量存储单元(例如，硬盘驱动器)、光盘(CD)驱动器、数字通用光盘(DVD)驱动器等。然而，这些其他组件还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，并且可以是处理数据的任何其他电子装置。
图2是根据示例性实施例的电子装置的示意性透视图。
参照图2，电子装置可以是例如智能电话1100。主板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接和/或电连接到主板1110。此外，可物理连接和/或电连接到主板1110或者可不物理连接和/或不电连接到主板1110的其他电子组件(诸如，相机模块1130和/或扬声器)可容纳在的主体1101中。电子组件1120中的一部分可以是上述芯片相关组件(例如，半导体封装件1121)，但不限于此。半导体封装件1121可以是其中半导体芯片或无源组件位于封装基板上的表面安装型，但不限于此。电子装置不必限于智能电话1100，而是可以是如上所述的其他电子装置。
电子组件嵌入式基板
图3是根据示例性实施例的电子组件嵌入式基板100A的示意性截面图。
参照图3，电子组件嵌入式基板100A可包括芯结构110。
另外，电子组件嵌入式基板100A还可包括设置在芯结构110的一侧上的第一堆积结构120以及设置在芯结构110的另一侧上的第二堆积结构130。芯结构110的一侧可表示其上设置有第一芯层111a的一侧，并且芯结构110的另一侧可表示其上设置有第二芯层111b的一侧。然而，第一堆积结构120和第二堆积结构130是可根据设计条件而被省略的附加组件。
芯结构110可包括：第一芯层111a，具有第一通孔111ah；第一无源组件112a，设置在第一通孔111ah中；第二芯层111b，设置在第一芯层111a上并具有第二通孔111bh；第二无源组件112b，设置在第二通孔111bh中；以及绝缘材料113，覆盖第一无源组件112a和第二无源组件112b，同时填充第一通孔111ah和第二通孔111bh中的每个的至少一部分。
绝缘材料113可包括第一绝缘材料113a、第二绝缘材料113b和第三绝缘材料113c。第一绝缘材料113a可覆盖第一无源组件112a，同时填充第一通孔111ah的至少一部分。另外，第一绝缘材料113a可覆盖第一芯层111a的面向第二芯层111b的表面。相应地，第一绝缘材料113a可填充第一芯层111a和第二芯层111b之间的空间。第二绝缘材料113b可覆盖第二无源组件112b，同时填充第二通孔111bh的至少一部分。另外，第二绝缘材料113b可覆盖第二芯层111b的与第二芯层111b的面向第一芯层111a的表面相对的表面。第三绝缘材料113c可设置在第一芯层111a的与第一芯层111a的其上设置有第二芯层111b的一侧相对的一侧上，以覆盖第一无源组件112a和第一绝缘材料113a中的每个的一侧。另外，第三绝缘材料113c可覆盖第一芯层111a的与第一芯层111a的面向第二芯层111b的表面相对的表面。
在这种情况下，第一绝缘材料113a、第二绝缘材料113b和第三绝缘材料113c之间的边界可以是明显的或不明显的。因此，第一绝缘材料113a、第二绝缘材料113b和第三绝缘材料113c之间的边界在附图中由虚线表示。当第一绝缘材料113a、第二绝缘材料113b和第三绝缘材料113c之间的边界不明显时，第一绝缘材料113a、第二绝缘材料113b和第三绝缘材料113c可被一体化以构成单个绝缘材料113。
芯结构110还可包括第一布线层114a，第一布线层114a按照第一布线层114a的至少一部分被绝缘材料113覆盖的方式设置在第一无源组件112a与第二无源组件112b之间，例如，第一布线层114a可设置在第一无源组件112a与第二无源组件112b之间的水平面上。第一无源组件112a和第二无源组件112b可通过第一布线层114a彼此连接。根据稍后将描述的工艺，第一布线层114a可与第二芯层111b一起设置在第一绝缘材料113a上。因此，第二芯层111b与第一绝缘材料113a接触的表面和第一布线层114a与第一绝缘材料113a接触的表面可彼此共面。类似地，第二芯层111b的面向第一芯层111a的表面与第一布线层114a的面向第一无源组件112a的表面可彼此共面。另外，芯结构110可进一步包括第一过孔层115a，第一过孔层115a具有嵌入绝缘材料113中以将第一无源组件112a与第一布线层114a彼此连接的第一过孔。第一过孔层115a的每个过孔可穿透第一绝缘材料113a的一部分。
芯结构110还可包括：第二布线层114b，设置在第二绝缘材料113b上并且连接到第二无源组件112b；以及第二过孔层115b，穿透第二绝缘材料113b并且将第二无源组件112b与第二布线层114b彼此连接。另外，芯结构110还可包括：第三布线层114c，设置在第三绝缘材料113c上并且连接到第一无源组件112a；以及第三过孔层115c，穿透第三绝缘材料113c并且将第一无源组件112a与第三布线层114c彼此连接。
芯结构110还可包括穿透第一芯层111a、第二芯层111b和绝缘材料113并且使第二布线层114b与第三布线层114c彼此连接的贯穿过孔116。
芯结构110还可包括设置在第一布线层114a上的连接导体117，并且第二无源组件112b可通过连接导体117连接到第一布线层114a。第一布线层114a、第一过孔层115a和连接导体117中的一个或者两个或更多个的组合可作为导电结构，以使第一无源组件和第二无源组件彼此连接。
第一堆积结构120可包括第一绝缘层121、设置在第一绝缘层121上且连接到第一无源组件112a的第四布线层122以及穿透第一绝缘层121以连接到第四布线层122的第四过孔层123。另外，第一堆积结构120还可包括设置在第一绝缘层121上以覆盖第四布线层122的至少一部分的第一保护层124。在这种情况下，第一绝缘层121、第四布线层122和第四过孔层123可分别是多个第一绝缘层121、多个第四布线层122和多个第四过孔层123。
第二堆积结构130可包括第二绝缘层131、设置在第二绝缘层131上并且连接到第二无源组件112b的第五布线层132以及穿透第二绝缘层131以连接到第五布线层132的第五过孔层133。另外，第二堆积结构130还可包括设置在第二绝缘层131上以覆盖第五布线层132的至少一部分的第二保护层134。在此情况下，第二绝缘层131、第五布线层132及第五过孔层133可分别为多个第二绝缘层131、多个第五布线层132及多个第五过孔层133。
在本公开的情况下，多个第一无源组件112a和多个第二无源组件112b可通过设置在第一绝缘材料113a上的第一布线层114a彼此连接。结果，可提供能够实现高密度集成的电子组件嵌入式基板。
在下文中，将更详细地描述根据示例性实施例的电子组件嵌入式基板100A的各个构造。
第一芯层111a和第二芯层111b中的每个可用于改善基板的刚性，以抑制基板的翘曲等。用于形成第一芯层111a和第二芯层111b中的每个的材料不必受限制，并且可使用任何材料，只要其具有绝缘性质即可。例如，用于形成第一芯层111a和第二芯层111b中的每个的材料可以是热固性树脂(诸如，环氧树脂)、热塑性树脂(诸如，聚酰亚胺)或者热固性树脂或热塑性树脂与无机填料一起浸在芯(诸如，玻璃纤维、玻璃布或玻璃织物)中的材料(例如，覆铜箔层压板(CCL)或未包覆的CCL)。可选地，用于形成第一芯层111a和第二芯层111b中的每个的材料可包括另一种类型的材料，诸如，玻璃基板或陶瓷基板。
第一无源组件112a和第二无源组件112b中的每个可以是诸如电容器、电感器等的无源组件。第一无源组件112a和第二无源组件112b的类型可彼此相同或可彼此不同。如附图中所示，第一无源组件112a和第二无源组件112b中的每个可分别包括多个第一无源组件112a和多个第二无源组件112b。多个第一无源组件112a可设置为在第一通孔111ah中彼此间隔开，并且多个第二无源组件112b可设置为在第二通孔111bh中彼此间隔开。
第一无源组件112a可包括第一主体112ab和第一电极112ae，并且第二无源组件112b可包括第二主体112bb和第二电极112be。因此，第一无源组件112a和第二无源组件112b可分别通过第一电极112ae和第二电极112be电连接到第一布线层114a、第二布线层114b和第三布线层114c中的至少一个。
示例性实施例可由本领域普通技术人员根据设计条件利用有源组件替换第一无源组件112a和/或第二无源组件112b来实现。这样的实施例也可认为在本公开的范围内。
绝缘材料113可用于保护第一无源组件112a和第二无源组件112b。可选地，绝缘材料113可用于使第一芯层111a和第二芯层111b彼此附接，以保护第一芯层111a和第二芯层111b等。绝缘材料可用作用于形成绝缘材料113的材料。在这种情况下，绝缘材料可以是热固性树脂(诸如，环氧树脂)、热塑性树脂(诸如，聚酰亚胺)或者其中热固性树脂或热塑性树脂与无机填料一起浸在芯(诸如，玻璃纤维、玻璃布或玻璃织物)中的材料(例如，半固化片(PPG)等)。
如上所述，绝缘材料113可包括第一绝缘材料113a、第二绝缘材料113b和第三绝缘材料113c。在这种情况下，第一绝缘材料113a、第二绝缘材料113b和第三绝缘材料113c可包括相同的材料或不同的材料。另外，第一绝缘材料113a、第二绝缘材料113b和第三绝缘材料113c之间的边界可以是明显的，但可以是不明显的。
第一布线层114a、第二布线层114b及第三布线层114c中的每个可根据其设计而执行各种功能。例如，第一布线层114a、第二布线层114b和第三布线层114c中的每个可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。在这种情况下，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的各种信号图案(例如，数据信号图案)等。另外，第一布线层114a、第二布线层114b和第三布线层114c中的每个可包括连接到第一无源组件112a和/或第二无源组件112b的布线焊盘。
用于形成第一布线层114a、第二布线层114b及第三布线层114c中的每个的材料可以是导电材料。例如，用于形成第一布线层114a、第二布线层114b和第三布线层114c中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)、它们的合金等的金属材料，但不限于此。
第一过孔层115a、第二过孔层115b和第三过孔层115c中的每个还可根据其设计而执行各种功能。例如，第一过孔层115a、第二过孔层115b和第三过孔层115c中的每个可包括用于接地的过孔、用于电力的过孔和用于信号的过孔。第一过孔层115a、第二过孔层115b和第三过孔层115c中的每个可包括连接到第一无源组件112a和/或第二无源组件112b的过孔。
用于形成第一过孔层115a、第二过孔层115b和第三过孔层115c中的每个的材料也可以是导电材料。例如，用于形成第一过孔层115a、第二过孔层115b和第三过孔层115c中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)、它们的合金等的金属材料，但不限于此。
包括在第一过孔层115a、第二过孔层115b和第三过孔层115c中的每个过孔可通过利用导电材料完全填充通路孔而形成，或者可通过使导电材料沿着通路孔的壁形成而形成。当通过使导电材料沿着通路孔的壁而形成过孔时，通路孔可填充有绝缘材料。另外，包括在第一过孔层115a、第二过孔层115b和第三过孔层115c中的过孔的形状可具有本领域已知的所有形状，诸如，锥形形状、圆柱形形状等。
贯穿过孔116可穿透第一芯层111a、第二芯层111b和绝缘材料113，并且可使第二布线层114b和第三布线层114c彼此连接。
用于形成贯穿过孔116的材料也可以是导电材料。例如，用于形成贯穿过孔116的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)、它们的合金等的金属材料，但不限于此。
贯穿过孔116可通过利用导电材料完全填充通路孔而形成，或者可通过沿着通路孔的壁形成导电材料而形成。当贯穿过孔116通过沿着通路孔的壁形成导电材料而形成时，通路孔可填充有绝缘材料。另外，贯穿过孔116的形状可具有本领域已知的所有形状，诸如锥形形状、圆柱形形状等。
连接导体117可用于将第二无源组件112b和第一布线层114a彼此物理连接和电连接等。用于形成连接导体117的材料可以是低熔点金属，例如，包含锡(Sn)、铝(Al)、铜(Cu)等的焊料，但不限于此。
第一绝缘层121和第二绝缘层131中的每个可包括绝缘材料。绝缘材料可以是热固性树脂(诸如，环氧树脂)、热塑性树脂(诸如，聚酰亚胺)或者热固性树脂或热塑性树脂与无机填料一起浸在芯(诸如，玻璃纤维、玻璃布或玻璃织物)中的材料(例如，味之素堆积膜(Ajinomoto Build-up Film，ABF)等)，但不限于此。第一绝缘层121和第二绝缘层131中的每个可包括与绝缘材料113的材料相同的材料，或者可包括不同的材料。相邻的第一绝缘层121之间的边界和相邻的第二绝缘层131之间的边界也可以是明显的，但可以是不明显的。
第一绝缘层121和第二绝缘层131中的每个的层数不必受限制，并且可根据它们的设计而变化。第一绝缘层121的层数与第二绝缘层131的层数可相同或不同。另外，第一绝缘层121和第二绝缘层131中的每个可具有比第一芯层111a和第二芯层111b中的每个的厚度小的厚度。
第四布线层122和第五布线层132中的每个可根据其设计而执行各种功能。例如，第四布线层122和第五布线层132中的每个可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。在这种情况下，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的各种信号图案，例如数据信号图案等。另外，第四布线层122和第五布线层132中的每个可包含各种焊盘。
用于形成第四布线层122和第五布线层132中的每个的材料可以是导电材料。例如，用于形成第四布线层122和第五布线层132中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)、它们的合金等的金属材料，但不限于此。
第四过孔层123和第五过孔层133中的每个还可根据它们的设计而执行各种功能。例如，第四过孔层123和第五过孔层133中的每个可包括用于接地的过孔、用于电力的过孔、用于信号的过孔等。
用于形成第四过孔层123和第五过孔层133中的每个的材料可以是导电材料。例如，用于形成第四过孔层123和第五过孔层133中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)、它们的合金等的金属材料，但不限于此。
包括在第四过孔层123和第五过孔层133中的每个过孔可通过利用导电材料完全填充通路孔来形成，或者可通过沿着通路孔的壁形成导电材料而形成。当过孔通过沿着通路孔的壁形成导电材料而形成时，通路孔可填充有绝缘材料。另外，包括在第四过孔层123和第五过孔层133中的过孔的形状可具有本领域已知的所有形状，诸如锥形形状、圆柱形形状等。
第一保护层124和第二保护层134可分别用于保护第四布线层122和第五布线层132。第一保护层124可具有使第四布线层122的一部分暴露的开口，并且第二保护层134可具有使第五布线层132的一部分暴露的开口。
用于形成第一保护层124和第二保护层134中的每个的材料不必受限制。例如，用于形成第一保护层124和第二保护层134中的每个的材料可以是阻焊剂，但不限于此。用于形成第一保护层124和第二保护层134中的每个的材料可以是绝缘材料，诸如半固化片、味之素堆积膜(ABF)等。
图4A至图4J是示出根据示例性实施例的制造电子组件嵌入式基板的工艺的示意性工艺图。
参照图4A，可在第一芯层111a中形成第一通孔111ah。形成第一通孔111ah的方法不必受限制，并且可以是诸如激光钻孔或机械钻孔的已知方法。
参照图4B，可将形成有第一通孔111ah的第一芯层111a附接到载体220和粘合膜210。
参照图4C，将第一无源组件112a设置在第一通孔111ah中。在这种情况下，第一无源组件112a可以以附接到通过第一通孔111ah暴露的粘合膜210的方式设置。
参照图4D，可形成第一绝缘材料113a以覆盖第一无源组件112a的至少一部分，同时填充第一通孔111ah。在这种情况下，可通过顺序地堆叠第一绝缘材料113a和第一覆铜层230a然后层压第一绝缘材料113a和第一覆铜层230a而形成第一绝缘材料113a。
参照图4E，可移除载体220和粘合膜210。可以以使粘合膜210分层的方式移除载体220和粘合膜210。
参照图4F，可在第一绝缘材料113a上形成第一布线层114a，并且可使第一过孔层115a形成为穿透第一绝缘材料113a。在使用激光钻孔或机械钻孔形成通路孔之后，可通过已知的镀覆工艺形成第一布线层114a和第一过孔层115a，并且第一覆铜层230a可用作种子层。
参照图4G，可将第二无源组件112b安装在第一布线层114a上。可通过连接导体117将第二无源组件112b安装在第一布线层114a上。
参照图4H，可将形成有第二通孔111bh的第二芯层111b设置在第一绝缘材料113a上，并且可形成第二绝缘材料113b和第三绝缘材料113c。在这种情况下，形成第二通孔111bh的方法也不必受限制，并且可以是诸如激光钻孔或机械钻孔的已知方法。可通过顺序地堆叠第二绝缘材料113b和第二覆铜层230b然后层压第二绝缘材料113b和第二覆铜层230b而形成第二绝缘材料113b。此外，也可通过顺序地堆叠第三绝缘材料113c和第三覆铜层230c并且层压第三绝缘材料113c和第三覆铜层230c来形成第三绝缘材料113c。
第一绝缘材料113a、第二绝缘材料113b和第三绝缘材料113c中的每个可以以层压未固化的预浸料并且使层压的预浸料固化的方式形成。绝缘材料113a、第二绝缘材料113b和第三绝缘材料113c之间的边界可能不明显。然而，本公开不限于此，并且根据用于形成第一绝缘材料113a、第二绝缘材料113b和第三绝缘材料113c的材料、形成它们的方法等，边界可以是明显的。
参照图4I，可在第二绝缘材料113b上形成第二布线层114b，并且可使第二过孔层115b形成为穿透第二绝缘材料113b，因此，可形成芯结构。另外，可在第三绝缘材料113c上形成第三布线层114c，并且可使第三过孔层115c形成为穿透第三绝缘材料113c。另外，可形成穿透第一芯层111a、第二芯层111b和绝缘材料113的贯穿过孔116。形成第二布线层114b、第三布线层114c、第二过孔层115b、第三过孔层115c及贯穿过孔116中的每个的方法可与形成第一布线层114a或第一过孔层115a的方法相同。
参照图4J，可在芯结构110的两侧上形成第一堆积结构120和第二堆积结构130。可通过层压ABF等并固化层压的ABF等来形成第一绝缘层121和第二绝缘层131中的每个。形成第四布线层122、第五布线层132、第四过孔层123和第五过孔层133中的每个的方法也可与形成第一布线层114a或第一过孔层115a的方法相同。此外，也可通过层压ABF等并固化层压的ABF等来形成第一保护层124和第二保护层134中的每个。
图5是根据本公开的另一示例性实施例的电子组件嵌入式基板的示意性截面图。
在图5中，“A”是当从上方观察第二无源组件112b和第一布线层114a时的透视部分。
参照图5，在根据另一示例性实施例的电子组件嵌入式基板100B中，电子组件嵌入式基板100A的第一无源组件112a和第二无源组件112b被设置为在平面上彼此不对准。
如上文所述，第二无源组件112b可通过包括在第一布线层114a中的布线图案连接到第一无源组件112a。在这种情况下，可自由地设计布线图案。因此，第一无源组件112a和第二无源组件112b可在彼此不竖直地叠置的情况下通过布线图案彼此连接，并且可将布线图案设计为显著改善诸如信号完整性、功率完整性等的特性。
其他细节与在根据示例性实施例的电子组件嵌入式基板100A的以上描述中描述的细节基本相同，因此，将省略其详细描述。
图6是根据本公开的另一示例性实施例的电子组件嵌入式基板的示意性截面图。
参照图6，与根据示例性实施例的电子组件嵌入式基板100A相比，根据另一示例性实施例的电子组件嵌入式基板100C的绝缘层113可包括第一绝缘材料113a、第二绝缘材料113b、第三绝缘材料113c和第四绝缘材料113d。
第一绝缘材料113a可覆盖第一无源组件112a的表面和第一芯层111a的面向第二芯层111b的表面，同时填充第一通孔111ah的至少一部分。第二绝缘材料113b可覆盖第二无源组件112b，同时填充第二通孔111bh的至少一部分。第三绝缘材料113c可设置在第一芯层111a的与第一芯层111a的面向第二芯层111b的表面相对的表面上。第四绝缘材料113d可设置在第二芯层111b的与第二芯层111b的面向第一芯层111a的表面相对的表面上。
第一绝缘材料113a、第二绝缘材料113b、第三绝缘材料113c和第四绝缘材料113d可包括相同的材料或不同的材料。第一绝缘材料113、第二绝缘材料113b、第三绝缘材料113c和第四绝缘材料113d中的相邻两个之间的边界可以是明显的，或者可以是不明显的。第一绝缘材料113、第二绝缘材料113b、第三绝缘材料113c和第四绝缘材料113d中的相邻两个之间的边界的仅一部分可以是明显的，并且其他部分可以是不明显的。
例如，第三绝缘材料113c和第四绝缘材料113d中的每个可包括与第一绝缘材料113a和/或第二绝缘材料113b中所包括的材料不同的材料。作为非限制性示例，第一绝缘材料113a和第二绝缘材料113b可利用半固化片(PPG)形成，使得第一绝缘材料113a和第二绝缘材料113b之间的边界可不明显，并且第三绝缘材料113c和第四绝缘材料113d中的每个可利用味之素堆积膜(Ajinomoto Build-up Film(ABF))形成，使得第三绝缘材料113c和第四绝缘材料113d中的每个与第一绝缘材料113a和第二绝缘材料113b中的每个之间的边界可以是明显的。当第三绝缘材料113c和第四绝缘材料113d中的每个利用味之素堆积膜(Ajinomoto Build-up Film(ABF))形成时，可容易地实现精细电路图案。
其他细节与在根据示例性实施例的电子组件嵌入式基板100A的以上描述中描述的细节基本相同，因此，将省略其详细描述。
图7是根据本公开的另一示例性实施例的电子组件嵌入式基板的示意性截面图。
参照图7，与根据示例性实施例的电子组件嵌入式基板100A相比，根据另一示例性实施例的电子组件嵌入式基板100D的芯结构110还可包括第一裸片118a和第二裸片118b。
第一裸片118a可被设置为在第一通孔111ah中与第一无源组件112a间隔开，并且可包括主体118ab和第一连接焊盘118ap。第二裸片118b可被设置为在第二通孔111bh中与第二无源组件112b间隔开，并且可包括第二主体118bb和第二连接焊盘118bp。
在这种情况下，第一裸片118a可通过包括在第三过孔层115c中的过孔连接到第三布线层114c，并且第二裸片118b可通过包括在第二过孔层115b中的过孔连接到第二布线层114b。将第一裸片118a和第二裸片118b分别连接到第三布线层114c和第二布线层114b的过孔可形成为具有与将第一无源组件112a和第二无源组件112b分别连接到第三布线层114c和第二布线层114b的过孔的深度不同或相同的深度。
例如，第一连接焊盘118ap可设置为面向第三布线层114c以连接到第三布线层114c，并且第二连接焊盘118bp可设置为面向第二布线层114b以连接到第二布线层114b。因此，第二布线层114b可包括连接到第二连接焊盘118bp的布线图案，并且第三布线层114c可包括连接到第一连接焊盘118ap的布线图案。
第二过孔层115b可具有穿透第二绝缘材料113b的一部分以将第二连接焊盘118bp与第二布线层114b彼此连接的过孔，并且第三过孔层115c可具有穿透第三绝缘材料113c以将第一连接焊盘118ap与第三布线层114c彼此连接的过孔。
然而，第一裸片118a和第二裸片118b中的每个的设置不限于此，并且第一连接焊盘118ap可设置为面向第二裸片118b。另外，第二连接焊盘118bp可设置为面向第一裸片118a。
其他细节与在根据示例性实施例的电子组件嵌入式基板100A的以上描述中描述的细节基本相同，因此，将省略其详细描述。
图8是根据本公开的另一示例性实施例的电子组件嵌入式基板的示意性截面图。
参照图8，与根据示例性实施例的电子组件嵌入式基板100D相比，根据另一示例性实施例的电子组件嵌入式基板100E的第一连接焊盘118ap和第二连接焊盘118bp中的每个可设置为面向第一布线层114a，以连接到第一布线层114a。因此，第一布线层114a可包括连接到第一连接焊盘118ap和第二连接焊盘118bp中的每个的布线图案。
另外，第一过孔层115a可具有穿透第一绝缘材料113a的一部分以将第一连接焊盘118ap与第一布线层114a彼此连接的过孔。第二连接焊盘118bp可通过设置在第一布线层114a上的连接导体117连接到设置在第一布线层114a上的第一布线层114a。
第一裸片118a还可包括穿透第一主体118ab的第一贯穿电极118av，并且第二裸片118b还可包括穿透第二主体118bb的第二贯穿电极118bv。第一贯穿电极118av和第二贯穿电极118bv可分别连接到第一连接焊盘118ap和第二连接焊盘118bp。
在这种情况下，第一贯穿电极118av可将第一连接焊盘118ap和第三布线层114c彼此电连接，并且第二贯穿电极118bv可将第二连接焊盘118bp和第二布线层114b彼此电连接。
另外，第二过孔层115b可具有穿透第二绝缘材料113b的一部分以将第二贯穿电极118bv和第二布线层114b彼此连接的过孔，并且第三过孔层115c可包括穿透第三绝缘材料113c以将第一贯穿电极118av和第三布线层114c彼此连接的过孔。因此，第一贯穿电极118av可通过第三过孔层115c的过孔连接到第三布线层114c，并且第二贯穿电极118bv可通过第二过孔层115b的过孔连接到第二布线层114b。
如附图中所示，当第二连接焊盘118bp设置为面向第一布线层114a时，第二连接焊盘118bp可容易地连接到第一布线层114a。
其他细节与在根据示例性实施例的电子组件嵌入式基板100A和根据另一示例性实施例的电子组件嵌入式基板100D的以上描述中描述的细节基本相同，因此，将省略其详细描述。
图9是示出根据本公开的示例性实施例的半导体芯片设置在电子组件嵌入式基板上的状态的示例的示意性截面图。
参照图9，根据示例性实施例，半导体芯片300可安装在电子组件嵌入式基板100A上。无源组件可不安装在基板上，而可嵌入电子组件嵌入式基板100A中。因此，无源组件可通过明显短的电路径电连接到半导体芯片300。在这种情况下，无源组件可通过连接导体510安装，并且连接导体510可利用焊料形成。当连接导体510为焊料时，可堆叠阻焊剂520。
半导体芯片300可以是中央处理单元(CPU)，但不限于此。
半导体芯片300可以以与根据示例性实施例的电子组件嵌入式基板100A基本相同的方式安装在根据其他示例性实施例的电子组件嵌入式基板100B、100C、100D和100E上。
图10是示出根据本公开的示例性实施例的半导体封装件设置在电子组件嵌入式基板上的状态的示例的示意性截面图。
参照图10，根据示例性实施例，半导体封装件400可安装在电子组件嵌入式基板100A上。无源组件可不安装在基板上，而可嵌入电子组件嵌入式基板100A中。因此，无源组件可通过明显短的电路径电连接到半导体封装件400中的半导体芯片420。在这种情况下，无源组件可通过连接导体510安装，并且连接导体510可利用焊料形成。当连接导体510为焊料时，可堆叠阻焊剂520。
半导体封装件400可包括中介基板410和安装在中介基板410上的一个或更多个半导体芯片420，并且还可包括覆盖半导体芯片420的包封剂430。
半导体芯片420可包括专用集成电路(ASIC)和高带宽存储器(HBM)中的至少一个。例如，半导体芯片420可包括一个ASIC和两个HBM，但不限于此。
根据其他示例性实施例的半导体封装件400可以以与根据示例性实施例的电子组件嵌入式基板100A基本相同的方式安装在电子组件嵌入式基板100B、100C、100D和100E上。
本说明书中的术语“共面”可指组件设置在基本上相同的水平面/高度上，并且是不仅包括精确相同的情况而且还包括由于工艺中的误差而可能发生的微小位置差异的概念。
本说明书中的术语“将……连接”或“连接”不仅可以是直接连接，而且可以是包括通过粘合层等的间接连接的概念。另外，本说明书中的术语“将……电连接”或“电连接”是包括物理连接和非物理连接两者的概念。
此外，本说明书中的“第一”、“第二”等的表述用于将一个组件与另一个组件区分开，而不限制组件的顺序和/或重要性。在一些情况下，在不脱离本公开的精神的情况下，“第一”组件可被称为“第二”组件，类似地，“第二”组件可被称为“第一”组件。
如上所述，可提供其中嵌入有多个电子组件的电子组件嵌入式基板。
另外，可提供能够实现高密度集成的电子组件嵌入式基板。
另外，可提供具有改善的信号完整性和功率完整性的电子组件嵌入式基板。
虽然上面已经示出和描述了示例性实施例，但是对于本领域技术人员将显而易见的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可进行修改和变型。

Claims (24)

1.一种电子组件嵌入式基板，包括：
第一芯层，具有第一通孔；
第一无源组件，设置在所述第一通孔中；
第二芯层，设置在所述第一芯层上并且具有第二通孔；
第二无源组件，设置在所述第二通孔中；
绝缘材料，覆盖所述第一无源组件和所述第二无源组件中的每个的至少一部分并且设置在所述第一通孔和所述第二通孔中的每个的至少一部分中；以及
第一布线层，设置在所述第一无源组件与所述第二无源组件之间，并且所述第一布线层的至少一部分被所述绝缘材料覆盖，
其中，所述第一无源组件和所述第二无源组件通过所述第一布线层彼此连接。
2.根据权利要求1所述的电子组件嵌入式基板，所述电子组件嵌入式基板还包括：
第一过孔层，嵌入所述绝缘材料中并且将所述第一无源组件和所述第一布线层彼此连接。
3.根据权利要求1所述的电子组件嵌入式基板，所述电子组件嵌入式基板还包括：
连接导体，设置在所述第一布线层上，
其中，所述第二无源组件通过所述连接导体连接到所述第一布线层。
4.根据权利要求3所述的电子组件嵌入式基板，其中，所述连接导体包括焊料。
5.根据权利要求1-4中任意一项所述的电子组件嵌入式基板，其中，所述第二芯层的面向所述第一芯层的表面和所述第一布线层的面向所述第一无源组件的表面彼此共面。
6.根据权利要求1所述的电子组件嵌入式基板，其中，所述第一无源组件和所述第二无源组件设置为在平面上彼此不对准。
7.根据权利要求1所述的电子组件嵌入式基板，其中，所述绝缘材料覆盖所述第一芯层的与所述第一芯层的面向所述第二芯层的表面相对的另一表面以及所述第二芯层的与所述第二芯层的面向所述第一芯层的表面相对的另一表面，并且所述绝缘材料设置在所述第一芯层和所述第二芯层之间的空间中。
8.根据权利要求7所述的电子组件嵌入式基板，其中，所述绝缘材料包括覆盖所述第一无源组件的至少一部分的第一绝缘材料、设置在所述第二芯层上并覆盖所述第二无源组件的至少一部分的第二绝缘材料以及设置在所述第一芯层的与面向所述第二芯层的表面相对的另一表面上的第三绝缘材料。
9.根据权利要求8所述的电子组件嵌入式基板，其中，所述第二绝缘材料和所述第三绝缘材料中的至少一个包含与所述第一绝缘材料中所包含的材料不同的材料。
10.根据权利要求1所述的电子组件嵌入式基板，所述电子组件嵌入式基板还包括：
第二布线层，设置在所述绝缘材料上并连接到所述第二无源组件；以及
第三布线层，设置在所述绝缘材料上并连接到所述第一无源组件。
11.根据权利要求10所述的电子组件嵌入式基板，所述电子组件嵌入式基板还包括：
贯穿过孔，贯穿所述第一芯层、所述第二芯层及所述绝缘材料并且使所述第二布线层与所述第三布线层彼此连接。
12.根据权利要求10所述的电子组件嵌入式基板，所述电子组件嵌入式基板还包括：
第一裸片，设置为在所述第一通孔中与所述第一无源组件间隔开，并且包括第一主体和第一连接焊盘；以及
第二裸片，设置为在所述第二通孔中与所述第二无源组件间隔开，并且包括第二主体和第二连接焊盘，
其中，所述第二裸片连接到所述第二布线层，并且所述第一裸片连接到所述第三布线层。
13.根据权利要求12所述的电子组件嵌入式基板，其中，所述第一连接焊盘设置为面向所述第三布线层以连接到所述第三布线层，并且
所述第二连接焊盘设置为面向所述第二布线层以连接到所述第二布线层。
14.根据权利要求12所述的电子组件嵌入式基板，其中，所述第一连接焊盘和所述第二连接焊盘中的每个设置为面向所述第一布线层以连接到所述第一布线层。
15.根据权利要求14所述的电子组件嵌入式基板，其中，所述第一裸片还包括第一贯穿电极，所述第一贯穿电极穿透所述第一主体并使所述第一连接焊盘和所述第三布线层彼此连接，
所述第二裸片还包括第二贯穿电极，所述第二贯穿电极穿透所述第二主体并使所述第二连接焊盘与所述第二布线层彼此连接。
16.根据权利要求1所述的电子组件嵌入式基板，其中，所述第一无源组件包括多个第一无源组件，所述第二无源组件包括多个第二无源组件，所述多个第一无源组件设置为在所述第一通孔中彼此间隔开，并且所述多个第二无源组件设置为在所述第二通孔中彼此间隔开。
17.一种电子组件嵌入式基板，包括：
芯结构，包括具有第一通孔的第一芯层、设置在所述第一通孔中的第一无源组件、设置在所述第一芯层上并具有第二通孔的第二芯层、设置在所述第二通孔中的第二无源组件以及绝缘材料，所述绝缘材料覆盖所述第一无源组件和所述第二无源组件中的每个并且设置在所述第一通孔和所述第二通孔中的每个的至少一部分中；
第一堆积结构，包括第一绝缘层和连接到所述第一无源组件的第一布线层，所述第一芯层设置在所述第一堆积结构与所述第二芯层之间；以及
第二堆积结构，包括第二绝缘层和连接到所述第二无源组件的第二布线层，所述第二芯层设置在所述第二堆积结构与所述第一芯层之间。
18.根据权利要求17所述的电子组件嵌入式基板，所述电子组件嵌入式基板还包括：
过孔，嵌入所述绝缘材料中并将所述第一无源组件和所述第一布线层彼此连接，
其中，所述绝缘材料整体覆盖所述第二无源组件的侧表面和所述第二无源组件的面向所述第二堆积结构的表面。
19.一种电子组件嵌入式基板，包括：
第一芯层，具有第一通孔；
第一无源组件，设置在所述第一通孔中；
第二芯层，设置在所述第一芯层上并且具有第二通孔；
第二无源组件，设置在所述第二通孔中；
绝缘材料，覆盖所述第一无源组件和所述第二无源组件中的每个的至少一部分并且设置在所述第一通孔和所述第二通孔中的每个的至少一部分中；以及
导电结构，嵌入所述绝缘材料中并且设置在所述第一无源组件与所述第二无源组件之间，
其中，所述第一无源组件和所述第二无源组件通过所述导电结构彼此连接。
20.根据权利要求19所述的电子组件嵌入式基板，其中，所述绝缘材料覆盖所述第一芯层的与所述第一芯层的面向所述第二芯层的表面相对的另一表面以及所述第二芯层的与所述第二芯层的面向所述第一芯层的表面相对的另一表面，并且所述绝缘材料设置在所述第一芯层和所述第二芯层之间的空间中。
21.根据权利要求20所述的电子组件嵌入式基板，其中，所述绝缘材料包括覆盖所述第一无源组件的至少一部分的第一绝缘材料以及设置在所述第二芯层上并覆盖所述第二无源组件的至少一部分的第二绝缘材料。
22.根据权利要求19所述的电子组件嵌入式基板，其中，所述导电结构包括：第一布线层、第一过孔层和连接导体，所述第一过孔层将所述第一无源组件和所述第一布线层彼此连接，所述连接导体设置在所述第一布线层上以连接所述第二无源组件和所述第一布线层，
其中，所述电子组件嵌入式基板还包括：
第二布线层，设置在所述绝缘材料上并连接到所述第二无源组件；以及
第三布线层，设置在所述绝缘材料上并连接到所述第一无源组件。
23.根据权利要求22所述的电子组件嵌入式基板，所述电子组件嵌入式基板还包括：
第一裸片，设置为在所述第一通孔中与所述第一无源组件间隔开；以及
第二裸片，设置为在所述第二通孔中与所述第二无源组件间隔开，
其中，所述第二裸片连接到所述第二布线层，并且所述第一裸片连接到所述第三布线层。
24.根据权利要求23所述的电子组件嵌入式基板，所述电子组件嵌入式基板还包括嵌入所述绝缘材料中并设置在所述第一裸片与所述第二裸片之间的另一导电结构，
其中，所述第一裸片和所述第二裸片通过所述另一导电结构彼此连接。
CN202110086513.9A 2020-07-06 2021-01-22 电子组件嵌入式基板 Pending CN113905516A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0082795 2020-07-06
KR1020200082795A KR20220005236A (ko) 2020-07-06 2020-07-06 전자부품 내장기판

Publications (1)

Publication Number Publication Date
CN113905516A true CN113905516A (zh) 2022-01-07

Family

ID=79166384

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110086513.9A Pending CN113905516A (zh) 2020-07-06 2021-01-22 电子组件嵌入式基板

Country Status (3)

Country Link
US (1) US11439021B2 (zh)
KR (1) KR20220005236A (zh)
CN (1) CN113905516A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220135442A (ko) * 2021-03-30 2022-10-07 삼성전기주식회사 연결구조체 내장기판 및 이를 포함하는 기판구조체
CN116209134A (zh) * 2021-11-30 2023-06-02 鹏鼎控股(深圳)股份有限公司 电路板总成及其制造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4551321B2 (ja) * 2005-07-21 2010-09-29 新光電気工業株式会社 電子部品実装構造及びその製造方法
TWI263313B (en) * 2005-08-15 2006-10-01 Phoenix Prec Technology Corp Stack structure of semiconductor component embedded in supporting board
KR20080076241A (ko) * 2007-02-15 2008-08-20 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
US7781877B2 (en) * 2007-08-07 2010-08-24 Micron Technology, Inc. Packaged integrated circuit devices with through-body conductive vias, and methods of making same
KR100996914B1 (ko) * 2008-06-19 2010-11-26 삼성전기주식회사 칩 내장 인쇄회로기판 및 그 제조방법
JP2010141098A (ja) * 2008-12-11 2010-06-24 Shinko Electric Ind Co Ltd 電子部品内蔵基板及びその製造方法
KR101155624B1 (ko) 2010-09-24 2012-06-13 주식회사 심텍 임베디드 인쇄회로기판 및 제조방법
KR101175901B1 (ko) 2011-10-25 2012-08-23 삼성전기주식회사 다층 임베디드 인쇄회로기판 및 이의 제조 방법
JP5427305B1 (ja) * 2013-02-19 2014-02-26 株式会社フジクラ 部品内蔵基板及びその製造方法並びに実装体
JP6742682B2 (ja) * 2014-09-03 2020-08-19 太陽誘電株式会社 多層配線基板
US9743526B1 (en) * 2016-02-10 2017-08-22 International Business Machines Corporation Wiring board with stacked embedded capacitors and method of making
KR102164793B1 (ko) 2018-08-16 2020-10-14 삼성전자주식회사 수동부품 내장기판
US10998247B2 (en) 2018-08-16 2021-05-04 Samsung Electronics Co., Ltd. Board with embedded passive component
KR20210076582A (ko) 2019-12-16 2021-06-24 삼성전기주식회사 전자부품 내장기판
KR20210076584A (ko) 2019-12-16 2021-06-24 삼성전기주식회사 전자부품 내장기판
KR20210081530A (ko) * 2019-12-24 2021-07-02 삼성전기주식회사 전자부품 내장기판

Also Published As

Publication number Publication date
US11439021B2 (en) 2022-09-06
KR20220005236A (ko) 2022-01-13
US20220007511A1 (en) 2022-01-06

Similar Documents

Publication Publication Date Title
CN110891368B (zh) 具有嵌入式互连结构的基板
US10998247B2 (en) Board with embedded passive component
CN113905516A (zh) 电子组件嵌入式基板
CN112992883A (zh) 嵌有电子组件的基板
US11658124B2 (en) Connection structure embedded substrate
US11490503B2 (en) Substrate with electronic component embedded therein
US20230354513A1 (en) Printed circuit board and substrate including electronic component embedded therein
CN114641135A (zh) 嵌有连接结构的基板
CN114080092A (zh) 组件封装件和用于该组件封装件的印刷电路板
TWI764033B (zh) 具有嵌入式被動組件的板
CN112399700A (zh) 印刷电路板
CN115209608A (zh) 印刷电路板和包括该印刷电路板的电子组件封装件
CN114698227A (zh) 连接结构嵌入式基板
CN113873756A (zh) 印刷电路板
CN112992844A (zh) 电子组件嵌入式基板
CN112996222A (zh) 嵌有电子组件的基板
US11910527B2 (en) Substrate with electronic component embedded therein
US11903129B2 (en) Printed circuit board
US11715680B2 (en) Printed circuit board
US20230335479A1 (en) Printed circuit board
US20240040698A1 (en) Printed circuit board
CN114340138A (zh) 印刷电路板和包括该印刷电路板的电子组件封装件
CN118075990A (zh) 印刷电路板
CN115942609A (zh) 具有嵌入其中的电子组件的基板
CN116072635A (zh) 嵌有电子组件的基板

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination