CN113809146A - 集成电路器件 - Google Patents

集成电路器件 Download PDF

Info

Publication number
CN113809146A
CN113809146A CN202110222725.5A CN202110222725A CN113809146A CN 113809146 A CN113809146 A CN 113809146A CN 202110222725 A CN202110222725 A CN 202110222725A CN 113809146 A CN113809146 A CN 113809146A
Authority
CN
China
Prior art keywords
conductive layer
spacer
upper conductive
width
insulating spacer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110222725.5A
Other languages
English (en)
Inventor
安志荣
韩昇煜
金成焕
朴瑞龙
李基硕
崔允荣
韩泰熙
洪智硕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN113809146A publication Critical patent/CN113809146A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Amplifiers (AREA)

Abstract

提供了一种集成电路器件。该集成电路器件包括：衬底上的位线，该位线包括下导电层和上导电层；位线上的绝缘封盖图案；以及主绝缘间隔物，在位线的侧壁和绝缘封盖图案的侧壁上，该主绝缘间隔物包括向上导电层凸出的延伸部分。

Description

集成电路器件
相关申请的交叉引用
本申请要求于2020年6月16日在韩国知识产权局递交的韩国专利申请No.10-2020-0073249的优先权，其全部公开内容通过引用合并于此。
技术领域
与示例实施例一致的方法、装置和系统涉及集成电路器件，并且更具体地涉及包括多条导线的集成电路器件。
背景技术
近来，随着集成电路器件的缩小规模的迅速发展，多条导线中的相邻导线的空间减小，并且因此，相应导线与和其相邻的其他导电区域之间的间隔距离逐渐减小。因此，需要开发用于通过抑制多条导线和与其相邻的其他导电区域之间的寄生电容来实现具有安全可靠性的集成电路器件的技术。
发明内容
示例实施例提供了一种即使在根据半导体器件的缩小规模而减小器件区域的面积时也能够抑制导线和与其相邻的另一导线之间的寄生电容的集成电路器件。
根据示例实施例的一个方面，提供了一种集成电路器件，包括：衬底上的位线，该位线包括下导电层和上导电层；位线上的绝缘封盖图案；以及主绝缘间隔物，在位线的侧壁和绝缘封盖图案的侧壁上，该主绝缘间隔物包括向上导电层凸出的延伸部分。
根据示例实施例的一个方面，提供了一种集成电路器件，包括：位线，在竖直方向上包括下导电层和在下导电层上的上导电层，该下导电层在衬底上，并且该上导电层在水平方向上的宽度小于下导电层的宽度；绝缘封盖图案，在竖直方向上位于上导电层上，该绝缘封盖图案在水平方向上的宽度大于上导电层的宽度；以及主绝缘间隔物，在位线的侧壁和绝缘封盖图案的侧壁上，该主绝缘间隔物包括向上导电层凸出的延伸部分。
根据示例实施例的一个方面，提供了一种集成电路器件，包括：衬底，包括彼此分离的多个有源区，该多个有源区包括第一有源区和与第一有源区相邻的第二有源区；位线，与第一有源区相连，并包括在竖直方向上堆叠在衬底上的下导电层和上导电层；位线上的绝缘封盖图案；接触塞，在水平方向上与位线相邻，该接触塞连接到第二有源区；以及间隔物结构，在位线和接触塞之间，其中，该间隔物结构包括主绝缘间隔物，该主绝缘间隔物包括向上导电层凸出的延伸部分。
附图说明
根据以下参考附图对示例实施例的详细描述，上述和其他目的和特征将变得显而易见，其中：
图1是根据示例实施例的集成电路器件的存储单元阵列区域的组件的示意性平面布局；
图2A是根据示例实施例的集成电路器件的截面图，并且图2B是与图2A的部分(a)中的虚线区域AX相对应的部分的放大截面图；
图3是根据示例实施例的集成电路器件的截面图；
图4是根据另一示例实施例的集成电路器件的截面图；
图5是根据另一示例实施例的集成电路器件的截面图；
图6是根据另一示例实施例的集成电路器件的截面图；以及
图7A至图7Q是示出了根据示例实施例的集成电路器件的制造方法的截面图。
具体实施方式
在下文中，将参照附图来详细描述示例实施例。在附图中，相同的附图标记用于相同的组件，并且将省略其重复描述。
图1是根据示例实施例的集成电路器件10的存储单元阵列区域的主要组件的示意性平面布局。
参照图1，集成电路器件10可以包括多个有源区120。多个有源区ACT可以相对于第一水平方向(X方向)和第二水平方向(Y方向)沿对角线方向布置。
多条字线WL可以跨越多个有源区ACT在第一水平方向(X方向)上彼此平行地延伸。在多条字线WL上，多条位线BL可以在与第一水平方向(X方向)相交的第二水平方向(Y方向)上彼此平行地延伸。多条位线BL可以经由直接接触部DC连接到多个有源区ACT。
多个掩埋接触部BC可以在多条位线BL中的两条相邻的位线BL之间。在示例实施例中，多个掩埋接触部BC可以分别在第一水平方向(X方向)和第二水平方向(Y方向)上按行布置。可以分别在多个掩埋接触部BC上形成多个导电接地焊盘LP。多个掩埋接触部BC和多个导电接地焊盘LP可以将形成在多条位线BL顶部上的电容器的底部电极连接到有源区ACT。该多个导电接地焊盘LP中的每一个的至少一部分可以与掩埋接触部BC在竖直方向上重叠。
接下来，将参照图2A至图6描述根据示例实施例的集成电路器件的示例配置。图2A至图6所示的集成电路器件中的每一个可以具有图1所示的集成电路器件10的布局。
图2A和图2B是根据示例实施例的集成电路器件100的示例配置的截面图。在图2A中，部分(a)是与沿图1的线A-A′截取的截面相对应的部分的一些组件的截面图，并且部分(b)是与沿图1的线B-B′截取的截面相对应的部分的一些组件的截面图。图2B是在图2A的部分(a)中与虚线区域AX相对应的部分的放大截面图。
参照图2A和图2B，集成电路器件100可以包括衬底110，其中，由器件隔离层112限定多个有源区ACT。器件隔离层112可以在衬底110中的器件隔离沟槽T1中。
衬底110可以包括硅，例如，单晶硅、多晶硅或非晶硅。在其他示例实施例中，衬底110可以包括Ge、SiGe、SiC、GaAs、InAs和InP中的至少一种。在示例实施例中，衬底110可以包括导电区，例如，掺杂有杂质的阱或掺杂有杂质的结构。器件隔离层112可以包括氧化物层、氮化物层或其组合。
在第一水平方向(X方向)上延伸的多个字线沟槽T2可以在衬底110中，并且多个栅极介电层116、多条字线118和掩埋绝缘层120可以在多条字线沟槽T2中。多条字线118可以与图1中所示的多条字线WL相对应。
栅极介电层116可以包括氧化硅层、氮化硅层、氮氧化硅层、氧化物/氮化物/氧化物(ONO)和具有比氧化硅层更高的介电常数的高k介电层中的至少一种。高k介电层可以包括HfO2、Al2O3、HfAlO3、Ta2O3、TiO2或其组合。多条字线11可以包括Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN或其组合。多个掩埋绝缘层120可以包括氧化硅层、氮化硅层、氮氧化硅层或其组合。
缓冲层122可以在衬底110上。缓冲层122可以覆盖多个有源区ACT的顶表面、器件隔离层112的顶表面和多个掩埋绝缘层120的顶表面。缓冲层122可以包括依次形成在衬底110上的第一氧化硅层、氮化硅层和第二氧化硅层，但是不限于此。
在第二水平方向(Y方向)上彼此平行延伸的多条位线BL可以在缓冲层122上。多条位线BL可以在第一水平方向(X方向)上彼此间隔开。直接接触部DC可以在多个有源区ACT中的每一个的一部分上。多条位线BL中的每一个可以经由直接接触部DC连接到有源区ACT。直接接触部DC可以包括Si、Ge、W、WN、Co、Ni、Al、Mo、Ru、Ti、TiN、Ta、TaN、Cu或其组合。在示例实施例中，直接接触部DC可以包括掺杂的多晶硅层。
多条位线BL中的每一条可以被绝缘封盖图案136覆盖。在竖直方向(Z方向)上，绝缘封盖图案136可以在上导电层134上。上导电层134的顶表面可以接触绝缘封盖图案136的底表面。
多条位线BL中的每一条可以包括在竖直方向(Z方向)上依次堆叠在衬底110上的下导电层130、中间导电层132和上导电层134。在竖直方向(Z方向)上，中间导电层132可以在下导电层130上，并且上导电层134可以在中间导电层132上。上导电层134在第一水平方向(X方向)上的宽度134W可以小于绝缘封盖图案136的底表面的宽度136W，并且小于下导电层130和中间导电层132的每一个的宽度。因此，多条位线BL中的每一条的侧壁可以在竖直方向(Z方向)上非线性地延伸。在示例实施例中，绝缘封盖图案136的底表面的宽度136W可以为约5nm至约20nm，并且上导电层134的宽度134W与绝缘封盖图案136的底表面的宽度136W之差可以为约0.1nm至约10nm。例如，绝缘封盖图案136的底表面的宽度136W可以为约5nm至约10nm，并且上导电层134的宽度134W与绝缘封盖图案136的底表面的宽度136W之差可以为约0.1nm至约5nm。然而，示例实施例不限于此。
如图2A和图2B所示，上导电层134在第一水平方向(X方向)上的宽度134W可以在竖直方向(Z方向)上是恒定的。然而，示例实施例不限于此。例如，上导电层134在第一水平方向(X方向)上的宽度134W可以在竖直方向(Z方向)上变化。
位线BL的下导电层130的顶表面可以与直接接触部DC的顶表面在同一平面上。在图2A中，示出了多条位线BL具有包括下导电层130、中间导电层132和上导电层134的三层导电层结构，但是示例实施例不限于此。例如，多条位线BL可以具有单层导电层、双层导电层或多个导电层(例如，四个或更多个导电层)的堆叠结构。
在示例实施例中，下导电层130可以包括掺杂的多晶硅层。中间导电层132和上导电层134中的每一个可以包括包含Ti、TiN、TiSiN、钨(W)、WN、硅化钨(WSix)、氮化硅钨(WSixNy)、钌(Ru)或其组合的层。例如，中间导电层132可以包括TiN层和/或TiSiN层，并且上导电层134可以包括包含Ti、TiN、W、WN、WSixNy、Ru或其组合的层。绝缘封盖图案136可以包括氮化硅层。
多个接触塞150可以在衬底110上。多个接触塞150可以在多条位线BL中的相邻位线之间的空间中具有沿竖直方向(Z方向)延伸的柱状。多个接触塞150中的每一个可以接触有源区ACT。多个接触塞150中的每一个的下端可以处于低于衬底110的顶表面的水平处，使得多个接触塞150中的每一个的下端被掩埋在衬底110中。多个接触塞150可以包括掺杂有杂质、金属、导电金属氮化物或其组合的半导体材料，但是不限于此。
在集成电路器件100中，一个直接接触部DC以及彼此面对的且直接接触部DC插入在其间的一对接触塞150可以连接到多个有源区AC中的不同的有源区AC。
多个接触塞150可以在从多条位线BL中选择的彼此相邻的一对位线BL之间沿第二水平方向(Y方向)布置成行。绝缘栅149可以在沿第二水平方向(Y方向)布置成行的多个接触塞150之间。多个接触塞150可以通过多个绝缘栅149彼此绝缘。多个绝缘栅149中的每一个可以具有在衬底110上沿竖直方向(Z方向)延伸的柱状。在示例实施例中，多个绝缘栅149可以包括氮化硅层。
集成电路器件100可以包括在多条位线BL和多个接触塞150之间的多个间隔物结构SP1。一个间隔物结构SP1可以在一条位线BL和在第二水平方向(Y方向)上布置成行的多个接触塞150之间。多个间隔物结构SP1中的每一个可以平行于位线BL延伸。
多个间隔物结构SP1中的每一个可以包括内绝缘间隔物142、第一间隙填充绝缘图案143、第二间隙填充绝缘图案144、主绝缘间隔物146M和外绝缘间隔物148。
内绝缘间隔物142可以分别接触直接接触部DC的侧壁和位线BL的侧壁。位线BL可以在第一水平方向(X方向)上与接触塞150间隔开，其中内绝缘间隔物142、主绝缘间隔物146M和外绝缘间隔物148介于它们之间。
内绝缘间隔物142可以共形地覆盖每条位线BL和绝缘封盖图案136的侧壁。内绝缘间隔物142可以接触位线BL的下导电层130、中间导电层132和上导电层134中的每一个的侧壁、绝缘封盖图案136的侧壁以及缓冲层122的顶表面。内绝缘间隔物142可以在第一水平方向(X方向)上与接触塞150间隔开，其中主绝缘间隔物146M和外绝缘间隔物148介于它们之间。内绝缘间隔物142可以包括氮化硅层。
主绝缘间隔物146M可以在内绝缘间隔物142和外绝缘间隔物148之间。主绝缘间隔物146M可以在第一水平方向(X方向)上与位线BL相邻，并且可以覆盖位线BL的侧壁和绝缘封盖图案136的侧壁。主绝缘间隔物146M可以与位线BL间隔开，内绝缘间隔物142介于它们之间。
主绝缘间隔物146M可以包括向上导电层134凸出的延伸部分146E。主绝缘间隔物146M的延伸部分146E可以填充由上导电层134的侧壁和绝缘封盖图案136的底表面限定的底切空间。主绝缘间隔物146M的延伸部分146E可以包括在竖直方向(Z方向)上与绝缘封盖图案136重叠的部分。主绝缘间隔物146M的延伸部分146E可以在第一水平方向(X方向)上位于上导电层134和接触塞150之间。
主绝缘间隔物146M的在第一水平方向(X方向)上面向绝缘封盖图案136的第一部分可以在第一水平方向(X方向)上具有第一宽度W11。主绝缘间隔物146M的第一部分可以包括布置在绝缘封盖图案136和外绝缘间隔物148之间的部分。
主绝缘间隔物146M的在第一水平方向(X方向)上面向上导电层134的第二部分可以包括延伸部分146E，并且可以在第一水平方向(X方向)上具有第二宽度W12，第二宽度W12大于第一宽度W11。主绝缘间隔物146M的第二部分可以包括布置在上导电层134和外绝缘间隔物148之间的部分。
主绝缘间隔物146M可以包括在下部导电层130与接触塞150之间以及在中间导电层132与接触塞150之间的第三部分。在第一水平方向(X方向)上，主绝缘间隔物146M的第三部分的宽度可以小于第二宽度W12。主绝缘间隔物146M的第三部分可以包括布置在下导电层130与外绝缘间隔物148之间以及中间导电层132与外绝缘间隔物148之间的部分。
在内绝缘间隔物142中，绝缘封盖图案136和主绝缘间隔物146M之间的部分以及上导电层134和主绝缘间隔物146M的延伸部分146E之间的部分可以在竖直方向(Z方向)上彼此偏移。另外，在内绝缘间隔物142中，上导电层134和主绝缘间隔物146M的延伸部分146E之间的部分以及下导电层130、中间导电层132和主绝缘间隔物146M之间的部分可以在竖直方向(Z方向)上彼此偏移。内绝缘间隔物142可以包括在绝缘封盖图案136的底表面和主绝缘间隔物146M的延伸部分146E之间的弯曲部分142B。内绝缘间隔物142可以包括在中间导电层132的顶表面和主绝缘间隔物146M的延伸部分146E之间的另一弯曲部分。因此，内绝缘间隔物142可以在竖直方向(Z方向)上非线性地延伸。
主绝缘间隔物146M的延伸部分146E可以包括由内绝缘间隔物142限定并向上导电层134凸出的侧壁，并且可以包括由沿主绝缘间隔物146M的第一方向(X方向)位于延伸部分146E的相对侧上的外绝缘间隔物148限定并在竖直方向(Z方向)上平坦的侧壁。
外绝缘间隔物148可以在第一水平方向(X方向)上与内绝缘间隔物142间隔开，主绝缘间隔物146M介于它们之间。外绝缘间隔物148可以在主绝缘间隔物146M和接触塞150之间。主绝缘间隔物146M在第一水平方向(X方向)上的宽度可以由内绝缘间隔物142和外绝缘间隔物148限制。
在示例实施例中，内绝缘间隔物142可以包括氮化硅层。主绝缘间隔物146M可以包括氧化硅层、空气间隔物或其组合。在本说明书中，术语“空气”可以指代在制造工艺中可能存在的大气或其他气体。外绝缘间隔物148可以包括氮化硅层。内绝缘间隔物142的一部分可以被掩埋在衬底110中。内绝缘间隔物142中的一些可以在低于衬底110的顶表面的水平处围绕第一间隙填充绝缘图案143和第二间隙填充绝缘图案144。
第一间隙填充绝缘图案143和第二间隙填充绝缘图案144可以在接触塞150的下端和直接接触部DC之间。第二间隙填充绝缘图案144的侧壁和底表面可以被第一间隙填充绝缘图案143和内绝缘间隔物142围绕。内绝缘间隔物142和第一间隙填充绝缘图案143中的每一个可以包括在直接接触部DC和第二间隙填充绝缘图案144之间的部分。第一间隙填充绝缘图案143可以包括氧化硅层，并且第二间隙填充绝缘图案144可以包括氮化硅层。
在集成电路器件100中，在位线BL和接触塞150之间的间隔物结构SP1可以包括主绝缘间隔物146M，主绝缘间隔物146M包括朝上导电层134凸出的延伸部分146E。因此，可以在上导电层134和接触塞150之间确保足够的绝缘距离，并且因此，可以减小彼此相邻的位线BL和接触塞150之间的寄生电容。
金属硅化物层172和多个导电接地焊盘LP可以依次形成在多个接触塞150中的每一个上。多个导电接地焊盘LP可以经由金属硅化物层172连接到多个接触塞150。多个导电接地焊盘LP可以从多个绝缘封盖图案136中的每一个之间的空间延伸到多个绝缘封盖图案136中的每一个的上部，使得多个导电接地焊盘LP与多条位线BL的一部分在竖直方向上重叠。
多个导电接地焊盘LP中的每一个可以包括导电阻挡层174和导电层176。在示例实施例中，金属硅化物层172可以包括硅化钴、硅化镍或硅化锰，但是示例实施例不限于此。在示例实施例中，可以省略金属硅化物层172。导电阻挡层174可以具有Ti/TiN堆叠结构。导电层176可以包括掺杂的多晶硅、金属、金属硅化物、导电金属氮化物或其组合。例如，导电层176可以包括钨(W)。多个导电接地焊盘LP在平面图中可以具有多个岛型图案形状。多个导电接地焊盘LP可以通过填充其周围的空间的绝缘层180而彼此电绝缘。
图3是根据示例实施例的集成电路器件100A的截面图。图3放大并示出了集成电路器件100A与图2A的部分(a)中的虚线区域AX相对应的部分的一些组件。在图3中，与图2A和图2B中相同的附图标记表示相同的部件，并且省略其详细描述。
参照图3，集成电路器件100A可以具有与参照图2A和图2B描述的集成电路器件100基本相同的配置。然而，集成电路器件100A可以包括多个间隔物结构SP1A，代替设置在集成电路器件100中的多个间隔物结构SP1。
多个间隔物结构SP1A可以具有与图2A和图2B中所示的间隔物结构SP1基本相同的结构。然而，多个间隔物结构SP1A可以包括主绝缘间隔物146N，而不是间隔物结构SP1的主绝缘间隔物146M。主绝缘间隔物146N包括空气间隔物AS和主绝缘间隔物图案146P。空气间隔物AS可以形成主绝缘间隔物146N的延伸部分146E。构成主绝缘间隔物146N的空气间隔物AS和主绝缘间隔物图案146P中的主绝缘间隔物图案146P可以更靠近衬底110(参见图2A)。在示例实施例中，主绝缘间隔物图案146P可以包括氧化硅层。在其他示例实施例中，可以省略主绝缘间隔物图案146P。
集成电路器件100A的空气间隔物AS可以减小彼此相邻的位线BL和接触塞150之间的寄生电容。
图4是根据另一示例实施例的集成电路器件200的截面图。图4放大并示出了集成电路器件200与图2A的部分(a)中的虚线区域AX相对应的部分的一些组件。在图4中，与图2A和图2B中相同的附图标记表示相同的部件，并且省略其详细描述。
参照图4，集成电路器件200可以具有与参照图2A描述的集成电路器件100基本相同的配置。然而，集成电路器件200可以包括位线BL2和覆盖位线BL2的侧壁的多个间隔物结构SP2。
位线BL2可以具有与参照图2A和图2B描述的位线BL基本相同的配置。然而，位线BL2可以包括上导电层234而不是上导电层134。上导电层234可以包括向间隔物结构SP2凹入的非线性侧壁234W。多个间隔物结构SP2可以具有与图2A和图2B中所示的间隔物结构SP1基本相同的结构。然而，多个间隔物结构SP2可以包括内绝缘间隔物242和主绝缘间隔物246M，而不是内绝缘间隔物142和主绝缘间隔物146M。主绝缘间隔物246M可以包括向上导电层234凸出的延伸部分246E。主绝缘间隔物246M的延伸部分246E可以包括在竖直方向(Z方向)上与绝缘封盖图案136重叠的部分。
内绝缘间隔物242可以具有与参照图2A和图2B描述的内绝缘间隔物142基本相同的配置。然而，内绝缘间隔物242可以包括面向上导电层234的非线性侧壁234W的非线性部分。内绝缘间隔物242可以包括在绝缘封盖图案136的底表面和主绝缘间隔物246M的延伸部分246E之间的弯曲部分242B。内绝缘间隔物242可以包括在中间导电层132的顶表面和主绝缘间隔物246M的延伸部分246E之间的另一弯曲部分。
上导电层234的非线性侧壁234W可以面向主绝缘间隔物246M的延伸部分246E，其中内绝缘间隔物242介于它们之间。
主绝缘间隔物246M的在第一水平方向(X方向)上面向绝缘封盖图案136的第一部分可以在第一水平方向(X方向)上具有第一宽度W21。主绝缘间隔物246M的第一部分可以包括布置在绝缘封盖图案136和外绝缘间隔物148之间的部分。
主绝缘间隔物246M的在第一水平方向(X方向)上面向上导电层234的第二部分可以包括延伸部分246E，并且可以在第一水平方向(X方向)上具有大于第一宽度W21的第二宽度W22。主绝缘间隔物246M的第二部分可以包括布置在上导电层234和外绝缘间隔物148之间的部分。
例如，上导电层234在第一水平方向(X方向)上的宽度可以在竖直方向(Z方向)上变化。上导电层234的宽度可以在上导电层234在竖直方向(Z方向)上的大约中间竖直水平处具有最小值。上导电层234的宽度可以从上导电层234的中间竖直水平到上导电层234的顶表面逐渐增大，并且可以从上导电层234的中间竖直水平向上导电层234的底表面逐渐增大。
上导电层234、内绝缘间隔物242和主绝缘间隔物246M的更详细配置可以与参照图2A和图2B给出的上导电层134、内绝缘间隔物142和主绝缘间隔物146M的描述基本相同。
图5是根据另一示例实施例的集成电路器件300的截面图。图5放大并示出了集成电路器件300与图2A的部分(a)中的虚线区域AX相对应的部分的一些组件。在图5中，与图2A和图2B中相同的附图标记表示相同的部件，并且省略其详细描述。
参照图5，集成电路器件300可以具有与参照图2A描述的集成电路器件100基本相同的配置。然而，集成电路器件300可以包括位线BL3、覆盖位线BL3的绝缘封盖图案336、以及覆盖位线BL3和绝缘封盖图案336中的每一个的侧壁的多个间隔物结构SP3。
位线BL3可以具有与参照图2A和图2B描述的位线BL基本相同的配置。然而，位线BL3可以包括在竖直方向(Z方向)上依次堆叠在衬底110上的下导电层330、中间导电层332和上导电层334。下导电层330、中间导电层332、上导电层334和绝缘封盖图案336中的每一个可以包括面向间隔物结构SP3的倾斜侧壁。
多个间隔物结构SP3可以具有与图2A和图2B中所示的间隔物结构SP1基本相同的结构。然而，多个间隔物结构SP3可以包括内绝缘间隔物342和主绝缘间隔物346M，而不是内绝缘间隔物142和主绝缘间隔物146M。主绝缘间隔物346M可以包括向上导电层334凸出的延伸部分346E。主绝缘间隔物346M的延伸部分346E可以包括在竖直方向(Z方向)上与绝缘封盖图案336重叠的部分。
内绝缘间隔物342可以具有与参照图2A和图2B描述的内绝缘间隔物142基本相同的配置。然而，内绝缘间隔物342可以包括面向上导电层334的倾斜侧壁334W的倾斜部分。内绝缘间隔物342可以包括在绝缘封盖图案336的底表面和主绝缘间隔物346M的延伸部分346E之间的弯曲部分342B。
上导电层334的倾斜侧壁334W可以面向主绝缘间隔物346M的延伸部分346E，其中内绝缘间隔物342介于它们之间。
主绝缘间隔物346M的在第一水平方向(X方向)上面向绝缘封盖图案336的第一部分可以在第一水平方向(X方向)上具有第一宽度W31。主绝缘间隔物346M的第一部分可以包括布置在绝缘封盖图案336和外绝缘间隔物148之间的部分。
主绝缘间隔物346M的在第一水平方向(X方向)上面向上导电层334的第二部分可以包括延伸部分346E，并且可以在第一水平方向(X方向)上具有大于第一宽度W31的第二宽度W32。主绝缘间隔物346M的第二部分可以包括布置在上导电层334和外绝缘间隔物148之间的部分。
例如，上导电层334在第一水平方向(X方向)上的宽度可以在竖直方向(Z方向)上变化。上导电层334的宽度可以在竖直方向(Z方向)上向上导电层334的底表面逐渐增大。上导电层334的底表面的宽度BW3可以在第一水平方向(X方向)上大于上导电层334的顶表面的宽度TW3。类似地，绝缘封盖图案336的宽度可以在竖直方向(Z方向)上向绝缘封盖图案336的底表面逐渐增大。此外，下导电层330和中间导电层332的宽度可以向同一方向逐渐增大。
主绝缘间隔物346M的在第一水平方向(X方向)上面向上导电层334的部分的宽度可以在竖直方向(Z方向)上变化。主绝缘间隔物346M的面向上导电层334的部分的宽度可以在竖直方向(Z方向)上从上导电层334的底表面向上导电层334的顶表面逐渐增大。主绝缘间隔物346M可以具有可变的宽度，以与下导电层330、中间导电层332和绝缘封盖图案336的可变宽度相对应。
位线BL3的下导电层330、中间导电层332和上导电层334；绝缘封盖图案336；间隔物结构SP3的内绝缘间隔物342和主绝缘间隔物346M的更详细配置可以与参照图2A和图2B给出的位线BL的下导电层130、中间导电层132和上导电层134；绝缘封盖图案136；间隔物结构SP1的内绝缘间隔物142和主绝缘间隔物146M的描述基本相同。
图6是根据另一示例实施例的集成电路器件400的截面图。图6放大并示出了集成电路器件400与图2A的部分(a)中的虚线区域AX相对应的部分的一些组件。在图6中，与图2A至图5中相同的附图标记表示相同的部件，并且省略其详细描述。
参照图6，集成电路器件400可以具有与参照图2A描述的集成电路器件300基本相同的配置。然而，集成电路器件400可以包括位线BL4和覆盖位线BL4的侧壁的多个间隔物结构SP4。
位线BL4可以包括在竖直方向(Z方向)上依次堆叠在衬底110上的下导电层330、中间导电层332和上导电层434。
上导电层434可以包括向间隔物结构SP4凹入的非线性侧壁434W。多个间隔物结构SP4可以具有与图5中所示的间隔物结构SP3基本相同的结构。然而，多个间隔物结构SP4可以包括内绝缘间隔物442和主绝缘间隔物446M，而不是内绝缘间隔物342和主绝缘间隔物346M。主绝缘间隔物446M可以包括向上导电层434凸出的延伸部分446E。主绝缘间隔物446M的延伸部分446E可以包括在竖直方向(Z方向)上与绝缘封盖图案336重叠的部分。
然而，内绝缘间隔物442可以包括面向上导电层434的非线性侧壁434W的非线性部分。内绝缘间隔物442可以包括在绝缘封盖图案336的底表面和主绝缘间隔物446M的延伸部分446E之间的弯曲部分442B。内绝缘间隔物442可以包括在中间导电层332的顶表面和上导电层434的底表面之间的另一弯曲部分。
上导电层434的非线性侧壁434W可以面向主绝缘间隔物446M的延伸部分446E，其中内绝缘间隔物442介于它们之间。
主绝缘间隔物446M的在第一水平方向(X方向)上面向绝缘封盖图案336的第一部分可以在第一水平方向(X方向)上具有第一宽度W41。主绝缘间隔物446M的第一部分可以包括布置在绝缘封盖图案336和外绝缘间隔物148之间的部分。
主绝缘间隔物446M的在第一水平方向(X方向)上面向上导电层434的第二部分可以包括延伸部分446E，并且可以在第一水平方向(X方向)上具有大于第一宽度W41的第二宽度W42。主绝缘间隔物446M的第二部分可以包括布置在上导电层434和外绝缘间隔物148之间的部分。
例如，上导电层434在第一水平方向(X方向)上的宽度可以在竖直方向(Z方向)上变化。上导电层434的宽度可以在竖直方向(Z方向)上在上导电层434的底表面和顶表面之间的某个竖直水平处具有最小值。上导电层434的宽度可以从上导电层434的特定竖直水平到上导电层434的顶表面逐渐增大，并且可以从上导电层434的特定竖直水平向上导电层434的底表面逐渐增大。上导电层434的底表面的宽度BW4可以在第一水平方向(X方向)上大于上导电层434的顶表面的宽度TW4。
上导电层434、内绝缘间隔物442和主绝缘间隔物446M的更详细配置可以与参照图2A和图2B给出的上导电层134、内绝缘间隔物142和主绝缘间隔物146M的描述基本相同。
图7A至图7Q是示出了根据示例实施例的集成电路器件的制造方法的截面图。在图7A至图7Q中，部分(a)是根据与沿图1的线A-A′截取的截面相对应的一些区域的工艺顺序的一些组件的截面图，并且部分(b)是根据与沿图1的线B-B′截取的截面相对应的一些区域的工艺顺序的一些组件的截面图。参照图7A至图7Q描述图2A和图2B中所示的集成电路器件100和图3中所示的集成电路器件100A的示例制造方法。
参照图7A，可以在衬底110中形成器件隔离沟槽T1，并且可以在器件隔离沟槽T1中形成器件隔离层112。可以通过器件隔离层112在衬底110中限定多个有源区ACT。
可以在衬底110中形成多个字线沟槽T2。多个字线沟槽T2可以在第一水平方向(X方向)上彼此平行地延伸，并且可以具有与有源区ACT相交的线形。为了在其底表面上形成包括阶梯的多个字线沟槽T2，可以通过单独的蚀刻工艺来蚀刻器件隔离层112和衬底110中的每一个，并且器件隔离层112的蚀刻深度可以与衬底110的蚀刻深度不同。在清除形成多个字线沟槽T2的结果之后，可以在多个字线沟槽T2的每一个中依次形成栅极电介质层116、字线118和掩埋绝缘层120。在形成多条字线118之前或之后，可以执行用于在多个有源区ACT上形成多个源区/漏区的离子注入工艺。
可以在衬底110上形成缓冲层122。缓冲层122可以覆盖多个有源区ACT的顶表面、器件隔离层112的顶表面和多个掩埋绝缘层120的顶表面。缓冲层122可以包括依次形成在衬底110上的第一氧化硅层、氮化硅层和第二氧化硅层，但是不限于此。
参照图7B，可以在缓冲层122上形成下导电层130。在示例实施例中，下导电层130可以包括掺杂的多晶硅层，但不限于此。
参照图7C，可以在下导电层130上形成掩模图案MP1。在形成掩模图案MP1之后，可以通过蚀刻下导电层130、缓冲层122、衬底110和器件隔离层112中的每一个的通过掩模图案MP1的开口MH暴露的部分，来形成暴露衬底110的有源区ACT的直接接触孔DCH。掩模图案MP1可以包括氧化物层、氮化物层或其组合，但是不限于此。
参照图7D，可以从图7C所示的结果中去除掩模图案MP1，并且可以在直接接触孔DCH中形成直接接触部DC。
为了形成直接接触部DC，可以形成位于直接接触孔DCH内部和下导电层130的上部的、厚度足以填充直接接触孔DCH的掺杂的多晶硅层，然后可以去除掺杂的多晶硅层的非必要部分，使得掺杂的多晶硅层仅保留在直接接触孔DCH中。
参照图7E，可以在下导电层130和直接接触部DC上依次形成中间导电层132、上导电层134和多个绝缘封盖图案136。多个绝缘封盖图案136中的每一个可以由沿第二水平方向(Y方向)延伸的线形图案形成。
参照图7F，可以通过使用绝缘封盖图案136作为蚀刻掩模来蚀刻上导电层134、中间导电层132、下导电层130和直接接触部DC中的每一个的一部分，以在衬底110上形成多条位线BL。
多条位线BL的蚀刻工艺可以包括用于蚀刻上导电层134的第一蚀刻工艺和用于蚀刻中间导电层132、下导电层130和直接接触部DC的第二蚀刻工艺。在第一蚀刻工艺中，可以同时执行在竖直方向上的蚀刻和在水平方向上的蚀刻，并且在第二蚀刻工艺中，可以最小化或几乎不执行水平方向上的蚀刻，并且可以仅执行竖直方向上的蚀刻。在示例实施例中，在第一蚀刻工艺中，可以使用包括Cl2、SF6、NF3和CF4的组合的第一蚀刻气体，并且在第二蚀刻工艺中，可以使用在第一蚀刻气体中添加了O2的第二蚀刻气体。在第一蚀刻工艺中，可以通过使用不包含O2气体或O2气体量减少的蚀刻气体来蚀刻上导电层134，增强上导电层134的横向蚀刻。在示例实施例中，第一蚀刻工艺和第二蚀刻工艺可以在低于约20℃至约60℃的温度下以及在约10mT或更小的相对低压下执行。
多条位线BL可以包括下导电层130、中间导电层132和上导电层134中的每一个的其余部分。在形成多条位线BL之后，直接接触孔DCH的一部分可以再次暴露在直接接触部DC周围，并且可以在多个位线结构中的相邻位线结构之间限定沿第二水平方向(Y方向)延伸的线空间LS，其中每个位线结构均包括位线BL和绝缘封盖图案136。在位线BL的中间导电层132和绝缘封盖图案136之间，可以保留与位线BL的上导电层134两侧上的线空间LS连通的凹进空间DT。凹进空间DT可以包括在竖直方向(Z方向)上与绝缘封盖图案136重叠的部分。
参照图7G，可以形成共形地覆盖图7F所示结果中的暴露表面的内绝缘间隔物142。可以使用化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺来形成内绝缘间隔物142。内绝缘间隔物142可以包括氧化硅层。
参照图7H，可以利用第一间隙填充绝缘图案143和第二间隙填充绝缘图案144填充在图7G所示的结果中的直接接触孔DCH的内绝缘间隔物142上保留的空间。
在用于形成第一间隙填充绝缘图案143和第二间隙填充绝缘图案144的示例工艺中，可以形成共形地覆盖图7G所示的结果的暴露表面的氧化硅层，并且可以在氧化硅层上形成填充接触孔DCH的氮化硅层。可以通过使用CVD或ALD工艺来形成氧化硅层和氮化硅层中的每一个。接下来，可以通过使用氧化硅层作为蚀刻停止层来各向同性地蚀刻氮化硅层，并且可以去除保留在覆盖位线BL和绝缘封盖图案136上的非必要的部分。由此，可以获得包括氧化硅膜和氮化硅膜中的每一个的剩余部分的第一间隙填充绝缘图案143和第二间隙填充绝缘图案144。
参照图7I，可以形成共形地覆盖在图7H所示的结果中暴露的表面的主绝缘间隔物层146。在第一水平方向(X方向)上，主绝缘间隔物层146可以形成为具有足够大的宽度，该宽度大于保留在位于中间导电层132和绝缘封盖图案136之间的内绝缘间隔物142上的凹进空间DT(参见图7H)的宽度。
可以使用CVD或ALD工艺来形成主绝缘间隔物层146。在示例实施例中，主绝缘间隔物层146可以包括氧化硅层。
参照图7J，可以通过各向异性地蚀刻从图7I所示的结果获得的主绝缘间隔物层146，来从主绝缘间隔物层146形成多个初级主绝缘间隔物146A。在多个初级主绝缘间隔物146A的每一个中，其暴露于线空间LS的侧壁可以在竖直方向(Z方向)上平坦地延伸。
在示例实施例中，在各向异性地蚀刻图7I所示结果中的主绝缘间隔物层146的工艺中，包括C4F6、C4F8或其组合的蚀刻气体可以用于形成多个初级主绝缘间隔物146A。在各向异性地蚀刻主绝缘间隔物层146的同时，可以保持约80mT或更小的压力。例如，在主绝缘间隔物层146的各向异性蚀刻中，在高于上导电层134的上表面的水平上，在各向异性地蚀刻主绝缘间隔物层146的初始蚀刻工艺期间，可以在约20mT至约80mT的相对高压和约200W或更低的相对低偏置功率条件下各向异性地蚀刻主绝缘间隔物层146，并且在与上导电层134的上表面相同或更低的水平处各向异性地蚀刻主绝缘间隔物层146的后蚀刻工艺中，可以在约40mT或更低的相对低压和约200W或更高的相对高偏置功率条件下各向异性地蚀刻主绝缘间隔物层146。在各向异性地蚀刻主绝缘间隔物层146的同时，可以将蚀刻工艺温度保持在约20℃至约60℃。为了获得从多个初级主绝缘间隔物146A中的每一个向线空间LS暴露的侧壁在竖直方向(Z方向)上平坦延伸的结构，可以调节在初始蚀刻工艺和后蚀刻工艺中使用的蚀刻气体中所包括的O2气体的含量。例如，当在初始蚀刻工艺和后蚀刻工艺中使用的蚀刻气体中所包括的O2气体的含量较少时，可以增强横向蚀刻。
在根据图7I所示的结果各向异性地蚀刻主绝缘间隔物层146的同时，可以去除内绝缘间隔物142的一部分和缓冲层122的一部分。由此，可以暴露位于多个线空间LS的底部的衬底110的一部分、内绝缘间隔物142的一部分、第一间隙填充绝缘图案143的一部分和第二间隙填充绝缘图案144的一部分。多个初级主绝缘间隔物146A中的每一个可以在内绝缘间隔物142上覆盖位线BL的侧壁和绝缘封盖图案136的侧壁。
参照图7K，可以形成共形地覆盖图7J所示结果的外绝缘间隔物148。外绝缘间隔物148可以包括相对于多个初级主绝缘间隔物146A具有刻蚀选择性的材料。例如，当初级主绝缘间隔物146A包括氧化硅层时，外绝缘间隔物148可以包括氮化硅层。可以使用CVD或ALD工艺来形成外绝缘间隔物148。
参照图7L，根据图7K所示的结果，可以通过在由位于相邻位线BL之间的外绝缘间隔物148限定的线空间LS中形成彼此分离的多个绝缘栅149，将线空间LS划分为多个接触空间CS。
多个绝缘栅149中的每一个可以在字线118上与字线118在竖直方向上重叠。多个绝缘栅149可以包括氮化硅层。在示例实施例中，在形成多个绝缘栅149的同时，可以消耗多个绝缘封盖图案136的一部分，并且可以减小多个绝缘封盖图案136的高度。
接下来，通过去除该结构的经由多个接触空间CS暴露的一部分，可以形成多个凹陷空间R1，多个凹陷空间R1暴露在相邻位线BL之间的衬底110的有源区ACT。为了形成多个凹陷空间R1，可以使用各向异性蚀刻工艺或者各向异性蚀刻工艺和各向同性蚀刻工艺的组合。例如，可以通过各向异性地蚀刻外绝缘间隔物148的经由相邻位线BL之间的多个接触空间CS而暴露的部分和衬底110的位于外绝缘间隔物148下方的部分，并通过各向同性地蚀刻衬底的有源区ACT的由于各向异性蚀刻而暴露的部分，形成多个凹陷空间R1。多个凹陷空间R1中的每一个可以与接触空间CS连通。在执行用于形成接触空间CS的蚀刻工艺的同时，内绝缘间隔物142、第一间隙填充绝缘图案143和第二间隙填充绝缘图案144中的每一个的一部分可以在低于衬底110的顶表面的水平处被消耗。
衬底110的有源区ACT的一部分、内绝缘间隔物142的一部分、第一间隙填充绝缘图案143的一部分和第二间隙填充绝缘图案144的一部分可以经由多个凹陷空间R1而暴露。
参照图7M，可以形成多个接触塞150，其填充相邻位线BL之间的接触空间CS的一部分，同时填充相邻位线BL之间的多个凹陷空间R1。
参照图7N，可以在经由多个接触空间CS暴露的多个接触塞150上(参见图7M)依次形成金属硅化物层172、导电阻挡层174和导电层176。
接触塞150和金属硅化物层172可以形成图1中所示的掩埋接触部BC的至少一部分。导电阻挡层174和导电层176中的每一个可以填充多个接触空间CS(参见图7M)，并且可以延伸到绝缘封盖图案136的上部以在竖直方向上与多条位线BL的一部分重叠。
参照图7O，根据图7N所示的结果，可以在导电层176上形成暴露导电层176的一部分的掩模图案，可以通过使用掩模图案作为蚀刻掩模蚀刻导电层176、导电阻挡层174及其周围的绝缘层来形成上凹陷空间R2，并且可以形成由上凹陷空间R2限定的多个导电接地焊盘LP。掩模图案可以包括氮化硅层，但是不限于此。
多个导电接地焊盘LP可以包括在形成上凹陷空间R2之后保留在衬底110上的导电阻挡层174和导电层176。多个导电接地焊盘LP可以从多个绝缘封盖图案136中的每一个之间的空间延伸到多个绝缘封盖图案136中的每一个的上部，使得多个导电接地焊盘LP与多条位线BL的一部分在竖直方向上重叠。多个导电接地焊盘LP可以具有多个岛型图案的形状。从接触空间CS的外部沿水平方向延伸的多个导电接地焊盘LP的部分可以构成图1中所示的多个导电接地焊盘LP。多个初级主绝缘间隔物146A的顶表面可以经由上凹陷空间R2暴露。
参照图7P，通过从图7O所示的结果中去除经由上凹陷空间R2暴露的多个初级主绝缘间隔物146A的至少一部分来形成包括空气间隔物的主绝缘间隔物146M。如上所述，外绝缘间隔物148可以包括相对于多个初级主绝缘间隔物146A具有刻蚀选择性的材料。因此，作为示例，可以通过蚀刻工艺去除多个初级主绝缘间隔物146A的一部分。
在一些示例实施例中，省略了参照图7P描述的工艺。当省略参照图7P描述的工艺时，可以从图7O所示的初级主绝缘间隔物146A获得图2A和图2B所示的主绝缘间隔物146M。在这种情况下，主绝缘间隔物146M可以包括氧化硅膜。
在其他示例实施例中，可以完全去除经由图7O所示的结果中的上凹陷空间R2而暴露的多个初级主绝缘间隔物146A。在这种情况下，主绝缘间隔物146M可以包括空气间隔物，并且在图7P所示的结果中构成主绝缘间隔物146M的空气间隔物可以与上凹陷空间R2连通。内绝缘间隔物142可以在构成主绝缘间隔物146M的空气间隔物的底部暴露。
另外，在其他示例实施例中，图3所示的主绝缘间隔物146N可以通过部分去除经由图7O所示的结构中的上凹陷空间R2而暴露的多个初级主绝缘间隔物146A而形成。如参照图3所述，主绝缘间隔物146N可以包括空气间隔物AS和主绝缘间隔物图案146P。在根据参照图7P描述的工艺通过上凹陷空间R2去除图7O所示的初级主绝缘间隔物146A的一部分之后，主绝缘间隔物图案146P可以是保留在衬底110上的初级主绝缘间隔物146A的另一部分。
参照图7Q，可以通过填充在图7P所示的结果中的多个导电接地焊盘LP周围的上凹陷空间R2，使多个导电接地焊盘LP彼此电绝缘。接下来，可以在绝缘层180上形成能够电连接到多个导电接地焊盘LP的多个电容器下电极。
在上文中，已参照图7A至图7Q描述图2A和图2B中所示的集成电路器件100和图3中所示的集成电路器件100A的示例制造方法。然而，本领域技术人员应当理解的是，根据参照图7A至图7Q给出的描述，可以制造具有各种结构的集成电路器件，该各种结构是从图4至图6所示的集成电路器件200、300和400修改和改变而来的并在本技术思想范围内。例如，为了制造图4至图6所示的集成电路器件200、300和400，可以通过对在参考图7F描述的多条位线BL的形成工艺中用于蚀刻上导电层134的第一蚀刻工艺的条件进行各种修改，来形成图4所示的上导电层234、图5所示的上导电层334或图6所示的上导电层434，代替上导电层134。此后，可以通过执行参照图7G至图7Q描述的工艺来制造具有各种结构的集成电路器件。
尽管已经具体示出和描述了示例实施例的各方面，但是将理解，在不脱离权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种集成电路器件，包括：
衬底上的位线，所述位线包括下导电层和上导电层；
所述位线上的绝缘封盖图案；以及
主绝缘间隔物，在所述位线的侧壁和所述绝缘封盖图案的侧壁上，所述主绝缘间隔物包括向所述上导电层凸出的延伸部分。
2.根据权利要求1所述的集成电路器件，其中，所述主绝缘间隔物的延伸部分填充与所述上导电层的侧壁和所述绝缘封盖图案的底表面相对应的底切空间。
3.根据权利要求1所述的集成电路器件，其中，所述位线的侧壁相对于所述衬底的表面倾斜。
4.根据权利要求1所述的集成电路器件，其中，在水平方向上所述上导电层的宽度小于所述绝缘封盖图案和所述下导电层中的每一个的宽度。
5.根据权利要求1所述的集成电路器件，还包括在水平方向上与所述位线间隔开并连接到所述衬底的有源区的接触塞，所述主绝缘间隔物介于所述接触塞和所述位线之间，
其中，所述主绝缘间隔物包括：
面对所述绝缘封盖图案并在所述水平方向上具有第一宽度的第一部分，
面对所述上导电层并在所述水平方向上具有第二宽度的第二部分，所述第二宽度大于所述第一宽度，以及
面对所述下导电层并在所述水平方向上具有第三宽度的第三部分，所述第三宽度小于所述第二宽度。
6.根据权利要求1所述的集成电路器件，其中，所述上导电层包括面对所述主绝缘间隔物的延伸部分的倾斜侧壁，并且
其中，所述主绝缘间隔物的面对所述上导电层的部分在水平方向上的宽度从所述上导电层的底表面到所述上导电层的顶表面逐渐增大。
7.根据权利要求1所述的集成电路器件，其中，所述上导电层面对所述主绝缘间隔物的延伸部分，并包括向所述延伸部分凹入的非线性侧壁，
其中，所述主绝缘间隔物包括：
面对所述绝缘封盖图案并在水平方向上具有第一宽度的第一部分，以及
面对所述上导电层的非线性侧壁并在所述水平方向上具有第二宽度的第二部分，所述第二宽度大于所述第一宽度。
8.根据权利要求1所述的集成电路器件，其中，所述上导电层面对所述主绝缘间隔物的延伸部分，并包括向所述延伸部分凹入的非线性侧壁，以及
其中，所述上导电层的底表面的宽度大于所述上导电层的表面的宽度。
9.根据权利要求1所述的集成电路器件，还包括在所述位线的侧壁和所述绝缘封盖图案的侧壁上的内绝缘间隔物，所述内绝缘间隔物包括介于所述上导电层和所述延伸部分之间的部分，
其中，所述内绝缘间隔物在竖直方向上非线性地延伸。
10.根据权利要求1所述的集成电路器件，还包括：
介于所述上导电层和所述延伸部分之间的内绝缘间隔物；以及
与所述内绝缘间隔物间隔开的外绝缘间隔物，所述主绝缘间隔物介于所述外绝缘间隔物和所述内绝缘间隔物之间，
其中，所述主绝缘间隔物包括空气间隔物，所述空气间隔物的宽度与所述内绝缘间隔物和所述外绝缘间隔物相对应。
11.一种集成电路器件，包括：
位线，在竖直方向上包括下导电层和在下导电层上的上导电层，所述下导电层在衬底上，并且在水平方向上所述上导电层的宽度小于所述下导电层的宽度；
绝缘封盖图案，在所述竖直方向上位于所述上导电层上，在所述水平方向上所述绝缘封盖图案的宽度大于所述上导电层的宽度；以及
主绝缘间隔物，在所述位线的侧壁和所述绝缘封盖图案的侧壁上，所述主绝缘间隔物包括向所述上导电层凸出的延伸部分。
12.根据权利要求11所述的集成电路器件，其中，所述主绝缘间隔物的延伸部分包括在所述竖直方向上与所述绝缘封盖图案重叠的部分。
13.根据权利要求11所述的集成电路器件，其中，所述上导电层在所述水平方向上的宽度在所述竖直方向上是恒定的。
14.根据权利要求11所述的集成电路器件，其中，所述上导电层在所述水平方向上的宽度沿所述竖直方向变化。
15.根据权利要求11所述的集成电路器件，其中，所述主绝缘间隔物包括在所述水平方向上面向所述绝缘封盖图案的第一部分、在所述水平方向上面向所述上导电层的第二部分、以及在所述水平方向上面向所述下导电层的第三部分，以及
其中，所述第二部分的宽度大于所述第一部分和所述第三部分中的每一个的宽度。
16.根据权利要求11所述的集成电路器件，还包括：
在所述水平方向上与所述位线间隔开并连接到所述衬底的有源区的接触塞，所述主绝缘间隔物介于所述接触塞和所述位线之间；
在所述上导电层和所述延伸部分之间并覆盖所述位线的侧壁的内绝缘间隔物；以及
在所述主绝缘间隔物和所述接触塞之间并覆盖所述位线的侧壁的外绝缘间隔物，
其中，所述主绝缘间隔物包括第一侧壁和第二侧壁，其中所述第一侧壁沿所述延伸部分面向所述内绝缘间隔物并向所述上导电层凸出，且所述第二侧壁在所述水平方向上面向所述延伸部分的相对侧上的外绝缘间隔物且沿所述竖直方向呈线性。
17.一种集成电路器件，包括：
衬底，包括彼此分离的多个有源区，所述多个有源区包括第一有源区和与所述第一有源区相邻的第二有源区；
位线，与所述第一有源区相连，并包括在竖直方向上堆叠在衬底上的下导电层和上导电层；
在所述位线上的绝缘封盖图案；
接触塞，在水平方向上与所述位线相邻，所述接触塞与所述第二有源区相连；以及
所述位线和所述接触塞之间的间隔物结构，
其中，所述间隔物结构包括主绝缘间隔物，所述主绝缘间隔物包括向所述上导电层凸出的延伸部分。
18.根据权利要求17所述的集成电路器件，其中，所述上导电层在水平方向上的宽度小于所述下导电层和所述绝缘封盖图案中的每一个的宽度。
19.根据权利要求17所述的集成电路器件，其中，所述间隔物结构还包括在所述位线和所述主绝缘间隔物之间的内绝缘间隔物，并且
其中，所述内绝缘间隔物包括在所述绝缘封盖图案的底表面和所述延伸部分之间的弯曲部分。
20.根据权利要求17所述的集成电路器件，其中，所述间隔物结构还包括在所述主绝缘间隔物和所述接触塞之间的外绝缘间隔物，
其中，所述主绝缘间隔物包括在所述绝缘封盖图案和所述外绝缘间隔物之间的第一部分、在所述上导电层和所述外绝缘间隔物之间的第二部分、以及在所述下导电层和所述外绝缘间隔物之间的第三部分，并且
其中，所述第二部分的宽度大于所述第一部分和所述第三部分中的每一个的宽度。
CN202110222725.5A 2020-06-16 2021-02-26 集成电路器件 Pending CN113809146A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0073249 2020-06-16
KR1020200073249A KR20210155697A (ko) 2020-06-16 2020-06-16 집적회로 소자

Publications (1)

Publication Number Publication Date
CN113809146A true CN113809146A (zh) 2021-12-17

Family

ID=78824051

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202110222725.5A Pending CN113809146A (zh) 2020-06-16 2021-02-26 集成电路器件
CN202121340577.9U Active CN215220720U (zh) 2020-06-16 2021-06-16 集成电路器件

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202121340577.9U Active CN215220720U (zh) 2020-06-16 2021-06-16 集成电路器件

Country Status (4)

Country Link
US (1) US11908797B2 (zh)
KR (1) KR20210155697A (zh)
CN (2) CN113809146A (zh)
TW (1) TWI785508B (zh)

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020037851A (ko) 2000-11-15 2002-05-23 윤종용 비트라인을 갖는 반도체 장치 및 그의 제조 방법
DK2242774T3 (da) 2008-02-15 2013-03-18 Catalyse Selvreparerende sammensætning, selvreparerende materialer, selvreparerende fremgangsmåder og anvendelser
KR101110557B1 (ko) 2009-09-08 2012-01-31 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
KR101152402B1 (ko) 2010-05-20 2012-06-05 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 및 그 제조 방법
US8187932B2 (en) 2010-10-15 2012-05-29 Sandisk 3D Llc Three dimensional horizontal diode non-volatile memory array and method of making thereof
US9425200B2 (en) 2013-11-07 2016-08-23 SK Hynix Inc. Semiconductor device including air gaps and method for fabricating the same
KR102154085B1 (ko) 2014-02-12 2020-09-09 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102152798B1 (ko) 2014-03-05 2020-09-07 에스케이하이닉스 주식회사 라인형 에어갭을 구비한 반도체장치 및 그 제조 방법
US9704871B2 (en) * 2014-09-18 2017-07-11 Micron Technology, Inc. Semiconductor device having a memory cell and method of forming the same
KR20160050431A (ko) 2014-10-29 2016-05-11 삼성전자주식회사 Ｍｉｓ 접합을 가지는 메모리 소자와 그 제조방법
KR102235120B1 (ko) * 2015-06-30 2021-04-02 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR102444838B1 (ko) 2015-06-30 2022-09-22 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102514620B1 (ko) 2016-04-28 2023-03-29 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10468350B2 (en) 2016-08-08 2019-11-05 Samsung Electronics Co., Ltd. Semiconductor memory device
KR20180072901A (ko) 2016-12-21 2018-07-02 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
CN108346660B (zh) 2017-01-24 2021-12-28 联华电子股份有限公司 半导体元件及其形成方法
CN108962825B (zh) 2017-05-17 2019-08-23 联华电子股份有限公司 半导体元件及其制作方法
KR102359266B1 (ko) * 2017-08-31 2022-02-07 삼성전자주식회사 반도체 소자
US10679996B2 (en) * 2017-12-29 2020-06-09 Micron Technology, Inc. Construction of integrated circuitry and a DRAM construction
WO2019151043A1 (ja) 2018-02-05 2019-08-08 東京エレクトロン株式会社 Ｄｒａｍ及びその製造方法
KR102606784B1 (ko) 2018-07-13 2023-11-28 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102574450B1 (ko) * 2018-07-27 2023-09-04 삼성전자 주식회사 소자 특성을 향상시킬 수 있는 반도체 소자
JP2020024965A (ja) 2018-08-06 2020-02-13 キオクシア株式会社 半導体記憶装置
US11217594B2 (en) * 2019-09-05 2022-01-04 Nanya Technology Corporation Semiconductor device and method for fabricating the same
US11121135B1 (en) * 2020-05-15 2021-09-14 Winbond Electronics Corp. Structure of memory device
US11665885B2 (en) * 2020-05-29 2023-05-30 Fujian Jinhua Integrated Circuit Co., Ltd. Semiconductor memory device

Also Published As

Publication number Publication date
US20210391259A1 (en) 2021-12-16
TW202207394A (zh) 2022-02-16
TWI785508B (zh) 2022-12-01
KR20210155697A (ko) 2021-12-23
CN215220720U (zh) 2021-12-17
US11908797B2 (en) 2024-02-20

Similar Documents

Publication Publication Date Title
CN109994473B (zh) 半导体器件及其制造方法
US20120112269A1 (en) Semiconductor device and method of manufacturing the same
US11800702B2 (en) Method of forming a memory device
US11189570B2 (en) Integrated circuit (IC) device
US20220262728A1 (en) Integrated circuit device and method of manufacturing the same
US11417675B2 (en) Three-dimensional semiconductor memory devices
US10840127B2 (en) Integrated circuit (IC) device
CN115411039A (zh) 半导体存储器件
US11469181B2 (en) Memory device with air gaps for reducing capacitive coupling
US11700720B2 (en) Memory device with air gaps for reducing capacitive coupling
CN215220720U (zh) 集成电路器件
CN115223988A (zh) 集成电路器件
US11647627B2 (en) Integrated circuit device
TWI841912B (zh) 半導體記憶體裝置
US20230320080A1 (en) Semiconductor memory device
US20240130116A1 (en) Semiconductor device
US20230309291A1 (en) Dynamic random access memory device
US20240023319A1 (en) Semiconductor device
TW202316626A (zh) 半導體記憶體裝置
CN117295330A (zh) 制造半导体器件的方法
KR20240063670A (ko) 반도체 장치 및 그 제조 방법
CN117440681A (zh) 集成电路器件
CN114678362A (zh) 动态随机存取存储器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination