CN113782595A - 一种半导体器件及其制作方法、电子设备 - Google Patents
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Abstract
本发明公开一种半导体器件及其制作方法、电子设备，涉及半导体制作技术领域，该半导体器件包括衬底以及形成在衬底上的沟槽，沿沟槽的深度方向，沟槽的宽度单位变化量小于或等于预设阈值。以确保沟槽的槽口至沟槽的槽底基本具有相同的宽度，当在沟槽内形成导电结构时，导电结构在高度方向上同样具有相同的宽度，从而使得该导电结构具有良好的信号传输稳定性。本发明还提供一种制作上述半导体器件的制作方法。本发明提供的半导体器件应用在电子设备中。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种半导体器件及其制作方法、电子设备。
背景技术
埋沟式晶体管(BCAT)是一种将栅极结构埋设在衬底内的半导体器件。这种半导体器件具有比较高的集成度，在集成电路有着广泛的应用。
在埋沟式半导体器件的制作过程中，需要在衬底上开设沟槽，用以在沟槽内形成栅极结构。但是，目前衬底上所开设的沟槽的槽口宽度和槽底宽度差异比较大，导致形成在沟槽内的栅极结构的栅极信号稳定性比较差，从而影响埋沟式半导体器件的工作性能。
发明内容
本发明的目的在于提供一种半导体器件及制作方法、电子设备，以利用沟槽的宽度均一性优化信号稳定性，从而提高半导体器件的性能。
为了实现上述目的，本发明提供一种半导体器件，包括衬底以及形成在衬底上的沟槽，沿沟槽的深度方向，沟槽的宽度单位变化量小于或等于预设阈值。
优选地，沟槽为金属辅助化学蚀刻的沟槽。
优选地，半导体器件为埋沟式半导体器件。
与现有技术相比，本发明实施例提供的半导体器件，在衬底上形成沟槽，且沿沟槽的深度方向，沟槽的宽度单位变化量小于或等于预设阈值。通过控制沟槽的宽度单位变化量小于或等于预设阈值，确保沟槽的槽口至沟槽的槽底基本具有相同的宽度。当在沟槽内形成导电结构时，导电结构在高度方向上同样具有相同的宽度，从而使得该导电结构具有良好的信号传输稳定性。当本发明实施例提供的半导体器件为埋沟式晶体管时，在沟槽内形成作为导电结构的栅极结构，则可以保证所形成的栅极结构在高度方向(与沟槽深度方向一致)也基本具有相同的宽度，使得该埋沟式晶体管的信号稳定性比较高，提高栅控稳定性和栅控能力，从而提高该埋沟式晶体管的工作性能。
本发明还提供一种半导体器件的制作方法，包括：
提供一衬底；
在衬底上形成沟槽，沿沟槽的深度方向，沟槽的宽度单位变化量小于或等于预设阈值。
优选地，在衬底上形成沟槽，包括：
采用可控的刻蚀方式在衬底上形成沟槽。
优选地，可控的刻蚀方式包括金属辅助化学蚀刻方式。
优选地，采用可控的刻蚀方式在衬底上形成沟槽，包括：
在衬底的表面形成具有催化活性的金属掩膜层；
在金属掩膜层的掩膜和催化下，采用湿法刻蚀方式在衬底上形成沟槽。
优选地，在金属掩膜层的掩膜下，采用湿法刻蚀方式在衬底上形成沟槽后，半导体器件的制作方法还包括：
去除金属掩膜层。
优选地，去除金属掩膜层包括，采用湿法刻蚀或干法刻蚀去除金属掩膜层。
优选地，具有催化活性的金属掩膜层是金、银、铂、氮化钛、铜中的任意一种。
与现有技术相比，本发明提供的半导体器件的制作方法的有益效果与上述技术方案的半导体器件的有益效果相同，在此不做赘述。
本发明还提供一种电子设备，包括半导体器件。
优选地，电子设备包括终端设备或通信设备。
与现有技术相比，本发明提供的电子设备的有益效果与上述技术方案的半导体器件的有益效果相同，在此不做赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1A是现有技术中三维视角下在衬底上形成沟槽的过程图；
图1B是现有技术中左视方向上在衬底上形成沟槽的过程图；
图2是本发明实施例提供的半导体器件的结构示意图；
图3是本发明实施例提供的半导体器件的制作方法流程图；
图4A至图7B是本发明实施例提供的半导体器件的制作方法中结构变化图。
其中：100.衬底，101.沟槽，102.源/漏区；200.掩膜材料层，201.掩膜层；300.金属掩膜层，301.刻蚀溶液。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域，层的形状以及它们之间的相对大小，位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状，大小，相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题，技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”，“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”，“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”，“相连”，“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
半导体器件的制作工艺中，例如在埋沟式晶体管(BCAT)晶体管制作过程中，需要在衬底上形成沟槽，然后在沟槽内形成栅极结构，用以控制源/漏区。
图1A示出的是三维视角下在衬底上形成沟槽的过程图，图1B示出的是左视方向上在衬底上形成沟槽的过程图。如图1A和图1B所示，现有技术中，通常采用等离子体刻蚀工艺在自衬底100表面向下形成沟槽101。具体是在衬底100表面形成掩膜材料层200，此处的掩膜材料层200可以是光刻胶或硬掩膜，利用掩膜材料层200形成掩膜层201。掩膜层201能够定义出沟槽101在衬底100上的具体位置。在掩膜层201的掩膜下，利用等离子体刻蚀衬底100 形成沟槽101，且在沟槽101形成后去除掩膜层201。
对上述半导体器件的结构进行分析发现，当采用等离子刻蚀工艺在衬底 100上形成沟槽101时，随着沟槽101深度的逐渐增加，能够实际参与刻蚀的等离子体数量逐渐减少。换句话说，在沟槽101的槽口实际参与刻蚀的等离子体数量大于向沟槽101的槽底延伸方向上任一处实际参与刻蚀的等离子体数量。因此，在沟槽101的槽口处被刻蚀掉的衬底100的量大于向沟槽101 的槽底延伸方向上任一处被刻蚀掉的衬底100的量。最终形成的沟槽101的槽口处宽度大于向沟槽101的槽底延伸方向任意一处的宽度，即形成”上宽下窄”结构的沟槽101。
当沟槽101为”上宽下窄”结构时，在沟槽101内形成的栅极结构(图中未示出)也呈“上宽下窄”结构。利用该栅极结构向源/漏极提供使其导通的开启电压时，栅极结构的栅控稳定性受到不利影响，从而影响半导体器件的工作性能。
当沟槽101为”上宽下窄”结构时，相邻两个沟槽101之间形成的源/漏区102则形成“上窄下宽”的结构。而实际应用中，由于源/漏区102的顶部需要与位线节点接触部电连接。因此，当源/漏区102为“上窄下宽”的结构时，源/漏区102顶表面与位线节点接触部的接触面积相对于源/漏区102的底表面面积变小。此时，容易在源/漏区102的顶部与位线节点接触部的接触界面出现电荷集聚现象，导致该接触界面产生热效应，从而进一步影响半导体器件的工作性能。
针对上述技术问题，图2示出的是本发明实施例提供的半导体器件的结构示意图。如图2所示，本发明实施例提供的半导体器件包括衬底100以及形成在衬底100上的沟槽101。沿沟槽101的深度方向，沟槽101的宽度单位变化量小于或等于预设阈值。
上述衬底100可以是体硅衬底，绝缘体上硅(Silicon-On-Insulator，缩写为 SOI)衬底，锗衬底，绝缘体上锗(Germanium-on-Insulator，缩写为GOI)衬底，硅锗衬底，III-V族化合物半导体衬底或通过执行选择性外延生长(Selective epitaxial growth，缩写为SEG)获得的外延薄膜衬底。
应理解，沟槽101自衬底100的表面向下延伸形成。至于沟槽101的横截面形状以及宽度，长度，深度可以根据实际情况确定。例如，沟槽101的横截面形状可以是长方形，正方形，圆形等。当沟槽101的截面形状是长方形时，沟槽101的宽度指的是长方形的短边长，沟槽101的长度指的是长方形的长边长。当沟槽101的截面形状是正方形时，沟槽101的宽度和长度均是正方形的边长。当沟槽101的截面形状是圆形时，沟槽101的宽度和长度均是圆形的直径。上述任意一种截面形状的沟槽101的深度均是自衬底100 表面向下延伸的长度。而且，同一衬底100上还可以根据实际情况形成多个相互平行的沟槽101，上述相互平行的多个沟槽101的宽度，长度和深度可以相等或不相等。
沿沟槽101的深度方向，沟槽101的宽度单位变化量小于或等于预设阈值。可以认为沟槽101的槽口处的宽度与向沟槽101的槽底延伸方向任意一处的宽度基本相等。应理解，理论上来说，沿沟槽101的深度方向，沟槽101 的宽度单位变化量为0，预设阈值为0。此时，沟槽101的侧壁与沟槽101的槽底所在的平面垂直，沟槽101任意一处的宽度均相等。但在实际应用中，由于加工误差的存在，允许预设阈值以0为基准点具有向上或下浮动的误差，比如误差范围可以是±2埃。此时，可以认为沟槽101宽度在沟槽101深度方向基本没有变化。沟槽101的侧壁与沟槽101的槽底所在的平面基本垂直。
对比图1B和图2可以发现，本发明实施例提供的半导体器件与现有的半导体器件的主要区别在于，在衬底100所形成的沟槽101在深度方向上具有一致的宽度。使得在沟槽101中形成的导电结构在高度方向上也具有一致的宽度，从而使导电结构具有良好的信号传输稳定性。在深度方向具有一致宽度的沟槽101实际可以应用在不同的场景中。应理解，以下示例仅作为解释，不作为限定。
作为一种示例，可以将在深度方向具有一致宽度的沟槽101应用在埋沟式半导体器件中，具体在沟槽101中形成栅极结构。此时，栅极结构在长度方向上(与沟槽101的深度方向一致)也同样具有一致的宽度。使得栅极结构的信号稳定性比较高，提高栅控稳定性和栅控能力，从而提高该半导体器件的工作性能。而且，当在宽度一致的沟槽101中形成栅极结构时，相邻两个栅极结构之间形成的源/漏区102同样具有一致的宽度。相对于现有技术中“上窄下宽”的源/漏区102，本发明实施例的源/漏区102顶表面与位线节点接触部的接触面积相对于源/漏区102的底表面面积不会变小。此时在源/漏区 102的顶部与位线节点接触部的接触界面不会出现电荷集聚现象，避免在该接触界面产生热效应，从而进一步提高半导体器件的工作性能。应理解，在实际应用中，在沟槽101内形成栅极结构时，字线也一并与栅极结构一起形成。
作为另外一种示例，可以将在深度方向具有一致宽度的沟槽101应用半导体器件的三维封装中，具体在半导体器件的衬底100中形成在深度方向具有一致宽度的硅通孔(Through Silicon Via，TSV)中，在硅通孔中形成如金属导电结构，此时金属导电结构在长度方向上(与深度方向一致)具有一致的宽度，使得金属导电结构的信号传输稳定性比较高，从而提高三维半导体器件的性能。
作为一种可能的实现方式，本发明实施例提供的沟槽101为金属辅助化学刻蚀的沟槽101。金属辅助化学刻蚀原理为：利用金属层的掩膜作用和催化作用，使得湿法刻蚀以垂直向下的方式进行，从而生成符合上述要求(沿沟槽101的深度方向，沟槽101的宽度单位变化量小于或等于预设阈值)的沟槽101。
具体来说，金属层一方面作为衬底100的掩膜使用，另一方面金属层具有催化活性，与刻蚀溶液所含有的氧化性组分发生化学反应，在金属层与衬底100的接触面释放出的以金属离子形成呈现的空穴，随着金属层与氧化刻蚀溶液的反应的进行，在金属层与衬底100的接触面释放出的这些空穴越来越多。当这些空穴从金属层扩散至衬底100的表面，接收到空穴的衬底100 表面则会形成容易被刻蚀掉的物质，例如氧化硅，实现对衬底100的刻蚀。应理解，金属层和衬底100的交界面是空穴扩散的起始位置，此处空穴的浓度最高。并且刻蚀速率与空穴数量呈正比，因此，金属辅助化学刻蚀形成沟槽101时，金属辅助化学刻蚀的刻蚀方向垂直于金属层与衬底100的交界面。此时，采用金属辅助化学刻蚀的沟槽101沿沟槽101深度方向的宽度单位变化量小于或等于预设阈值。
作为另一种可能的实现方式，本发明实施例提供的沟槽101还可以为垂直等离子体刻蚀的沟槽101。采用垂直等离子体刻蚀工艺形成沟槽101时，将衬底100放置在等离子体刻蚀设备所具有的腔体内，并向腔体内通入刻蚀气体，刻蚀气体被激发为等离子体后，在腔体内为等离子体提供偏置电压。等离子体在偏置电压的作用下，垂直作用在衬底100上，以确保在衬底100上形成与衬底100表面垂直的沟槽101。应理解，可以通过控制作用在衬底100 上的等离子体的数量一致性，控制形成在衬底100上的沟槽101的宽度一致性。
图3示出的是本发明实施例提供的半导体器件的制作方法流程图。如图3 所示，该制作方法包括：
S10.提供一衬底。该衬底可以是体硅衬底，绝缘体上硅 (Silicon-On-Insulator，缩写为SOI)衬底，锗衬底，绝缘体上锗 (Germanium-on-Insulator，缩写为GOI)衬底，硅锗衬底，III-V族化合物半导体衬底或通过执行选择性外延生长(Selective epitaxialgrowth，缩写为SEG)获得的外延薄膜衬底。
S11.在衬底上形成沟槽，沿沟槽的深度方向，沟槽的宽度单位变化量小于或等于预设阈值。该预设阈值可以根据实际形成的沟槽的规格确定，例如可以是-2埃至+2埃。
本发明实施例提供的半导体器件的制作方法与本发明实施例提供的半导体器件具有相同的技术效果，在此不再赘述。
作为一种可能的实现方式，在衬底上形成沟槽，包括：采用可控的刻蚀方式在衬底100上形成沟槽。换句话说，此处采用可控的方式限制沟槽的形状参数。例如：限定沟槽深度方向与衬底的表面垂直，又例如：限定沟槽的宽度等。
上述可控的刻蚀方式包括金属辅助化学刻蚀方式和/或垂直等离子体刻蚀方式。应理解，金属辅助化学刻蚀，垂直等离子体刻蚀方式的具体参数可以根据实际情况确定。由于金属辅助化学刻蚀，垂直等离子体刻蚀方式均为现有成熟工艺，在此不详述。
示例地，采用金属辅助化学刻蚀方式在衬底100上形成沟槽101，具体包括：
S110.具体参见图4A和图4B，在衬底100的表面形成具有催化活性的金属掩膜层300。即可以现在衬底100上形成如Au，Ag，Pt，TiN，Cu任意一种具有催化活性的金属材料层。利用现有任意一种金属去除工艺形成金属掩膜层300，该金属掩膜层300可以包括对应形成沟槽101的区域。
S111.具体参见图5A至图6B，在金属掩膜层300的掩膜和催化下，采用湿法刻蚀方式在衬底100上形成沟槽101。即在衬底100上形成金属掩膜层之后，向金属掩膜层通入如HNO3，H2O2，HF中任意一种刻蚀溶液301，该刻蚀溶液301具有氧化作用。应理解，刻蚀衬底100形成沟槽101的速率和沟槽101的深度与刻蚀溶液301的浓度有关。也就是说，刻蚀溶液301浓度越高则刻蚀的速率和刻蚀的深度越深。因此，可以通过控制刻蚀溶液301的浓度控制对衬底100的刻蚀速度和形成的沟槽101的深度。
作为一种可能的实现方式，在金属掩膜层的掩膜下，采用湿法刻蚀方式在衬底100上形成沟槽101后，该半导体器件的制作方法还包括：
S112.具体参见图7A和图7B去除金属掩膜层。去除方式可以是包括湿法刻蚀或干法刻蚀方式。并且在用湿法刻蚀方式在衬底100上形成沟槽101 后，采用上述任一一种去除方式去除金属掩膜层前，可以将沟槽101内的腐蚀溶液从沟槽101中清理出。
示例的，当金属掩膜层为金(Au)，银(Ag)，铂(Pt)，氮化钛(TiN)，铜(Cu)中的任意一种时，可以采用王水(又称王酸，硝基盐酸)，浓硫酸，硝酸等强氧化性溶液去除金属掩膜层。应理解，强氧化性溶液的浓度可以根据实际情况选择。当利用王水将金属掩膜层完成去除之后，将溶解有金属掩膜层材料的王水从沟槽101中清理出，并对形成的结构进行甩干或烘干。
本发明实施例还提供一种电子设备，该电子设备包括本发明实施例提供的半导体器件。该电子设备可以是通信设备或终端设备等，但不仅限于此。进一步，终端设备包括手机，智能电话，平板电脑，计算机，人工智能设备，移动电源等。通信设备包括基站等，但不仅限于此。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于设备实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (12)
1.一种半导体器件，其特征在于，包括衬底以及形成在衬底上的沟槽，沿所述沟槽的深度方向，所述沟槽的宽度单位变化量小于或等于预设阈值。
2.根据权利要求1所述的半导体器件，其特征在于，所述沟槽为金属辅助化学蚀刻的沟槽。
3.根据权利要求1或2所述的半导体器件，其特征在于，所述半导体器件为埋沟式半导体器件。
4.一种半导体器件的制作方法，其特征在于，包括：
提供一衬底；
在所述衬底上形成沟槽，沿所述沟槽的深度方向，所述沟槽的宽度单位变化量小于或等于预设阈值。
5.根据权利要求4所述的半导体器件的制作方法，其特征在于，所述在所述衬底上形成沟槽，包括：
采用可控的刻蚀方式在所述衬底上形成所述沟槽。
6.根据权利要求5所述的半导体器件的制作方法，其特征在于，所述可控的刻蚀方式包括金属辅助化学蚀刻方式。
7.根据权利要求5所述的半导体器件的制作方法，其特征在于，所述采用可控的刻蚀方式在所述衬底上形成所述沟槽，包括：
在所述衬底的表面形成具有催化活性的金属掩膜层；
在所述金属掩膜层的掩膜和催化下，采用湿法刻蚀方式在所述衬底上形成所述沟槽。
8.根据权利要求7所述的半导体器件的制作方法，其特征在于，所述在所述金属掩膜层的掩膜下，采用湿法刻蚀方式在所述衬底上形成所述沟槽后，所述半导体器件的制作方法还包括：
去除所述金属掩膜层。
9.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述去除所述金属掩膜层包括：
采用湿法刻蚀或干法刻蚀去除所述金属掩膜层。
10.根据权利要求7所述的半导体器件的制作方法，其特征在于，具有催化活性的金属掩膜层是金、银、铂、氮化钛、铜中的任意一种。
11.一种电子设备，其特征在于，包括如权利要求1～3任一项所述的半导体器件。
12.根据权利要求11所述的电子设备，其特征在于，所述电子设备是终端设备或通信设备。
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