CN113851454A - 一种半导体器件及其制作方法、电子设备 - Google Patents

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CN113851454A CN202010524746.8A CN202010524746A CN113851454A CN 113851454 A CN113851454 A CN 113851454A CN 202010524746 A CN202010524746 A CN 202010524746A CN 113851454 A CN113851454 A CN 113851454A
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杨涛
李俊峰
王文武
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Abstract

本发明公开一种半导体器件及其制作方法、电子设备，涉及半导体技术领域，以增大存储接触部上部的截面积，降低存储接触部与相应着陆焊盘之间的接触电阻，提高半导体器件的性能。所述半导体器件包括基底、位线结构、存储接触部以及隔离部。基底具有有源区。位线结构形成在有源区上。隔离部用于隔离相邻两个存储接触部。每个有源区具有与相应存储接触部交叠的交叠区域。每个存储接触部与相应有源区具有的交叠区域之间的接触面积大于预设阈值。至少一个存储接触部各部分的径向截面积均相等。所述半导体器件的制作方法用于制作所述半导体器件。本发明提供的半导体器件应用在电子设备中。

Description

一种半导体器件及其制作方法、电子设备
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制作方法、电子设备。
背景技术
接触结构是一种可以将半导体器件内的有源区与位于介电层外的金属引线进行互连的结构。有源区内的电信号或金属引线内的电信号可以通过接触结构进行传递，从而实现对半导体器件进行相应操作。由此可见，接触结构的品质直接影响半导体器件内的有源区与金属引线的互连品质。
但是，现有的半导体器件内的存储接触部上部的截面积较小，导致存储接触部与相应着陆焊盘的接触面积较小，使得存储接触部与相应着陆焊盘之间的接触电阻较大，从而使得半导体器件的性能较差。
发明内容
本发明的目的在于提供一种半导体器件及其制作方法、电子设备，以增大存储接触部上部的截面积，从而增大存储接触部与相应着陆焊盘之间的接触面积，降低存储接触部与相应着陆焊盘之间接触电阻，从而提高半导体器件的性能。
为了实现上述目的，本发明提供一种半导体器件，该半导体器件包括：
具有有源区的基底；
形成在有源区上的位线结构；
形成在相邻两个位线结构之间的存储接触部和隔离部，隔离部用于隔离相邻两个存储接触部，每个有源区具有与相应存储接触部交叠的交叠区域，每个存储接触部与相应有源区具有的交叠区域之间的接触面积大于预设阈值，至少一个存储接触部各部分的径向截面积均相等。
与现有技术相比，本发明提供的半导体器件中，在相邻两个位线结构之间形成有存储接触部和隔离部。每个有源区具有与相应存储接触部交叠的交叠区域，并且，每个存储接触部与相应有源区具有的交叠区域之间的接触面积大于预设阈值，即存储接触部的底部与相应有源区之间的接触面积较大。同时，至少一个存储接触部各部分的径向截面积均相等。相比于现有技术中存储接触部的径向截面积随着高度的增加而逐渐减小，本发明提供的半导体器件中，至少一个存储接触部各部分的横截面积均相等，增大了存储接触部的上部径向截面积，即增大了存储接触部与相应着陆焊盘之间的接触面积。而接触电阻与接触面积成反比，故增大接触面积可以降低接触电阻，提高了存储接触部的导电性能，从而提升半导体器件的性能。
本发明还提供了一种半导体器件的制作方法，该半导体器件的制作方法包括：
提供一基底，基底具有有源区；
在有源区上形成位线结构；
在相邻两个位线结构之间形成存储接触部和隔离部，隔离部用于隔离相邻两个存储接触部，每个有源区具有与相应存储接触部交叠的交叠区域，每个存储接触部与相应有源区具有的交叠区域之间的接触面积大于预设阈值，至少一个存储接触部各部分的径向截面积均相等。
与现有技术相比，本发明提供的半导体器件的制作方法具有的有益效果与上述技术方案提供的半导体器件具有的有益效果相同，在此不再赘述。
本发明还提供了一种电子设备，该电子设备包括上述技术方案提供的半导体器件。
与现有技术相比，本发明提供的电子设备具有的有益效果与上述技术方案提供的半导体器件具有的有益效果相同，在此不再赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为现有技术中刻蚀接触材料层形成存储接触部过程示意图；
图2为本发明实施例提供的半导体器件结构示意图；
图3为本发明实施例中在基底内开设沟槽后结构示意图；
图4为本发明实施例中在沟槽内形成接触材料层后结构示意图；
图5为本发明实施例中对接触材料层进行平坦化处理后结构示意图；
图6为本发明实施例中在接触材料层上形成金属掩膜后结构示意图；
图7为本发明实施例中采用金属辅助化学液刻蚀方式对接触材料层进行刻蚀的一个过程示意图；
图8为本发明实施例中采用金属辅助化学液刻蚀方式对接触材料层进行刻蚀的另一个过程示意图；
图9为本发明实施例中采用金属辅助化学液刻蚀方式对接触材料层进行刻蚀完成后结构透视示意图；
图10为本发明实施例中去掉金属掩膜后结构透视示意图；
图11为本发明实施例中形成隔离材料层后结构透视示意图；
图12为本发明实施例中形成隔离部后结构透视示意图；
图13为本发明实施例中刻蚀一定高度的存储接触部后结构透视示意图；
图14为现有技术中存储接触部与有源区电连接的俯视示意图；
图15为本发明实施例中形成存储接触部与相应有源区电连接的俯视示意图；
图16为本发明实施例中半导体器件的制作方法流程图。
附图标记：
1为沟槽，2为位线结构，3为存储接触部，4为隔离部，5为接触材料层，6为金属材料层，7为金属掩膜，8为刻蚀溶液，9为凹槽，10隔离材料层，11为有源区，12为交叠区域。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
如图1所示，在半导体器件中的晶体管、覆盖晶体管的介电层、以及位于晶体管所包括的有源区上的位线结构制作完成后。通常需要在相邻两个位线结构之间的介电层内开设沟槽，并在沟槽内制作与相应晶体管所包括的有源区接触的存储接触部，以便于传输电信号。
随着半导体器件的微缩，半导体器件各部分的尺寸逐渐减小。在介电层内开设沟槽的深宽比也在逐步增大，这将导致在沟槽内形成的牺牲层的上部刻蚀过度，从而使得形成的凹槽呈现“上宽下窄”的形状。在上述情况下，在相邻凹槽之间剩余的牺牲层呈现“上窄下宽”的形状。而剩余牺牲层所在的区域后续会对应形成存储接触部，从而使得存储接触部也呈现“上窄下宽”的形状。进一步地，存储接触部上部的径向截面积减小会造成存储接触部与着陆焊盘的接触面积变小，使得存储接触部与着陆焊盘之间的接触电阻变大，甚至导致存储接触部的导电性能变差，从而降低半导体器件性能。
为解决因开设沟槽深宽比增加，造成存储接触部与着陆焊盘接触面积变小、导致接触不良的问题，本发明实施例提供了一种半导体器件及其制作方法、电子设备。其中，本发明实施例提供的半导体器件中，至少一个存储接触部各部分的径向截面积均相等，增大了存储接触部上部的截面积，使得存储接触部与相应着陆焊盘之间的接触面积变大，降低了存储接触部与相应着陆焊盘之间的接触电阻，从而能够提升半导体器件的性能。
针对上述问题，本发明实施例提供一种半导体器件，该半导体器件可以应用于动态随机存取存储器(DRAM)或快闪存储器(FLASH)等电子器件中。如图2和图13所示，该半导体器件包括基底(图中未示出)、位线结构2、存储接触部3以及隔离部4。上述基底可以是已经形成部分半导体结构的叠层。例如：在DRAM中，可以是位线结构2、以及位线结构2之间的介电层的表面为基底1表面。
如图2和图15所示，上述基底具有有源区11。这些有源区11内可以形成有源极和漏极。有源区11的数量此处不做限定，只要可以应用到本发明实施例所提供的半导体器件均可。这些有源区11的排布方式可以根据实际应用场景设计，在此不做具体限定。
在一些情况下，上述基底还具有介电层(图中未示出)。介电层覆盖在有源区11上。上述介电层的结构为单层还是多层，所含有的材料的具体种类均可以根据实际情况选择，在此不再赘述。
如图2和图15所示，上述位线结构2形成在有源区11上。应理解，上述位线结构2可以包括位线、以及环绕在位线侧壁的位线侧墙。位线与相应有源区11具有的源极(或漏极)电连接。位线所含有的材料可以为钨(W)、铝(Al)、铜(Co)、镍(Ni)或钴(Co)等导电材料。而位线侧墙所含有的材料为绝缘材料，常见的绝缘材料为SiCN、SiOCN或SiN等。当然，在一些情况下，可以将位线接触结构看作位线结构2的一部分。位线接触结构所含有的材料可以为掺杂的多晶硅或硼掺杂硅锗等导电材料。
如图2和图15所示，上述存储接触部3和隔离部4形成在相邻两个位线结构2之间。隔离部4用于隔离相邻两个存储接触部3，每个有源区11具有与相应存储接触部3交叠的交叠区域12，每个存储接触部3与相应有源区11具有的交叠区域12之间的接触面积大于预设阈值。至少一个存储接触部3各部分的径向截面积均相等。应理解，在相邻两个位线结构2之间形成存储接触部3时，若其中一存储接触部3与一有源区11具有的漏极(或源极)电连接，则此存储接触部3与此有源区11相对应。此外，当相邻两个位线结构2之间具有至少两个有源区11时，为保证对一有源区11进行相应操作，不会影响到与该有源区11相邻的其他有源区11的状态，需要在相邻存储接触部3之间设置隔离部4，以将位于相邻两个位线结构2之间的相邻两个存储接触部3隔离。在一些情况下，隔离部4的下底面与存储接触部3的下底面在同一平面上，即隔离部4伸入基底内的深度等于存储接触部3伸入基底内的深度。
如图2和图15所示，在上述基底还具有介电层的情况下，上述存储接触部3可以仅形成在相邻位线结构2之间的介电层内。此时，存储接触部3伸入基底内的深度较小，存储接触部3的底部刚好与相应有源区11的顶部接触。此外，存储接触部3可以既形成在基底具有的介电层内，又延伸至部分有源区11内。此时，存储接触部3伸入基底内的深度较大，存储接触部3的底部与有源区11被处理后的多个表面部接触，增大了存储接触部3与相应有源区11之间的接触面积。
至于存储接触部3所含有的材料为导电材料，常用的导电材料可以为掺杂的多晶硅或硼掺杂硅锗等。至于隔离部4所含有的材料为绝缘材料，常用的绝缘材料可以为SiBCN、SiCN、SiOCN或SiN。
需要注意的是，如图14所示，现有技术中存储接触部3仅与相应有源区11的端部接触，本发明实施例将现有技术中存储接触部3与相应有源区11之间的接触面积的值定义为预设阈值。可以想到的是，预设阈值的范围会随着半导体器件的尺寸的变化而发生变化，具体的预设阈值的范围可以根据实际应用场景设置，只要可以应用到本发明实施例所提供的半导体器件均可。示例性的，当半导体器件的尺寸为80nm时，预设阈值可以为500nm2。
在实际应用过程中，如图2和图15所示，当半导体器件应用于DRAM时，介电层可以包括依次覆盖在有源区11上的绝缘层和缓冲层。其中，绝缘层和缓冲层所含有的材料可以为氧化硅、氮化硅或氮氧化硅等绝缘材料。存储接触部3位于相邻位线结构2之间。并且，存储接触部3既形成在介电层内，又延伸至部分有源区11内。每个存储接触部3各部分的径向截面积均相等，使得存储接触部3与相应着陆焊盘之间具有良好的导电性能。
本发明实施例提供的半导体器件中，在相邻两个位线结构2之间形成有存储接触部3和隔离部4。每个有源区11具有与相应存储接触部3交叠的交叠区域12，并且，每个存储接触部3与相应有源区11具有的交叠区域12之间的接触面积大于预设阈值，即存储接触部3的底部与相应有源区12之间的接触面积较大。同时，至少一个存储接触部3各部分的径向截面积均相等。相比于现有技术中存储接触部3的径向截面积随着高度的增加而逐渐减小，本发明实施例提供的半导体器件中，至少一个存储接触部3各部分的横截面积均相等，增大了存储接触部3的上部径向截面积，即增大了存储接触部3与相应着陆焊盘之间的接触面积。而接触电阻与接触面积成反比，故增大接触面积可以降低接触电阻，提高了存储接触部3的导电性能，从而提升半导体器件的性能。
作为一种可能的实现方式，如图3至图13所示，上述至少一个存储接触部3为采用金属辅助化学液刻蚀方式形成的存储接触部3。
具体来说，如图3至图13所示，当上述至少一个存储接触部3为采用金属辅助化学液刻蚀方式形成的存储接触部3时，可以利用金属掩膜7的掩膜作用和催化作用，使得湿法刻蚀以垂直向下的方式进行刻蚀，从而生成符合上述要求(存储接触部3各部分径向截面积均相等)的存储接触部3。
具体来说，如图3至图13所示，在相邻两个位线结构2之间的基底内开设沟槽1。之后，在沟槽1内形成覆盖沟槽1槽底的接触材料层5，并在接触材料层5上形成金属掩膜7。金属掩膜7可以作为接触材料层5的掩膜，并且金属掩膜7具有催化活性，它能够与刻蚀溶液8所含有的氧化性组分发生化学反应，在金属掩膜7与接触材料层5的接触面释放出的以金属离子形式呈现的空穴。随着金属掩膜7与刻蚀溶液8的反应的进行，在金属掩膜7与接触材料层5的接触面释放出的这些空穴越来越多。当这些空穴从金属掩膜7扩散至接触材料层5的表面，接收到空穴的接触材料层5表面则会形成易被反应溶解的物质(例如氧化硅)，实现对接触材料层5的刻蚀。应理解，金属掩膜7和接触材料层5的交界面是空穴扩散的起始位置，此处空穴的浓度最高。并且刻蚀速率与空穴数量呈正比，当刻蚀至接触材料层5的底部时，具有催化活性的金属掩膜7随着刻蚀深度的增加，其所处的位置越深。而接触材料层5的顶部未与金属掩膜7接触，因此位于接触材料层5顶部的空穴数量较少，使得接触材料层5的顶部不会因刻蚀过度而导致径向截面积变小。因此，采用金属辅助化学液刻蚀方式形成存储接触部3时，能够确保存储接触部3各部分的径向截面积均相等。
作为一种可能的实现方式，如图2和图15所示，上述基底还具有隔离区(图中未示出)，隔离区用于隔离相邻两个有源区11。对于上述隔离区来说，隔离区所含有的材料可以为氧化硅或氮化硅等绝缘材料。
当上述基底还包括隔离区时，上述隔离部4可以形成在隔离区和有源区11上。或者，隔离部4可以仅形成在隔离区上。
具体来说，当基底具有至少两个有源区11时，为便于限定各有源区11，可在相邻有源区11之间设置隔离区。此时，介电层则覆盖在至少两个有源区11和隔离区的表面。在此基础上，在相邻位线结构2之间的介电层内开设沟槽1，沟槽1的槽底不仅与至少两个有源区11接触，还会与有源区11之间的隔离区接触。此时，在同一沟槽1内形成至少两个存储接触部3、以及位于相邻两个存储接触部3之间的隔离部4。若每个隔离部4均位于隔离区上，则说明每个存储接触部3全部覆盖相应有源区11暴露在沟槽1内的部分，增大了存储接触部3与相应有源区11之间的接触面积。同时，因存储接触部3各部分的径向截面积均相等，存储接触部3与相应有源区11之间的接触面积增大，也会使得存储接触部3上部的截面积增大，进而增大存储接触部3与相应着陆焊盘之间的接触面积增大，从而进一步降低存储接触部3与相应着陆焊盘之间的接触电阻，提高存储接触部3的导电性能。
本发明实施例还提供了一种半导体器件的制作方法，如图16所示，该半导体器件的制作方法包括：
步骤S101：提供一基底，基底具有有源区11。至于有源区11的结构、有源区11的数量、以及各有源区11的排布方式等可以参考前文，在此不再赘述。在一些情况下，上述基底还具有隔离区和介电层。隔离区用于将相邻两个有源区11隔离。介电层覆盖在隔离区和有源区11上。至于隔离区和介电层所含有的材料可以参考前文。
步骤S102：如图3所示，在有源区11上形成位线结构2。示例性的，上述位线结构2包括位线和位线侧墙。位线与相应有源区11具有的源极(或漏极)电连接。当然，在一些情况下，可以将位线接触结构看作位线结构2的一部分。至于位线结构2的具体结构、以及位线结构2中各部分所含有的材料可以参考前文，在此不做赘述。具体的，可以通过多种方式来形成上述位线结构2。如何形成位线结构2并非本发明实施例的主要特征所在，因此在本说明书中，只对其进行简要地介绍，以便本领域普通技术人员能够容易地实施本发明提供的实施例。本领域普通技术人员完全可以设想别的方式来制作位线结构2。
步骤S103：如图3至图12所示，相邻两个位线结构2之间形成存储接触部3和隔离部4，隔离部4用于隔离相邻两个存储接触部3，每个有源区11具有与相应存储接触部3交叠的交叠区域12，每个存储接触部3与相应有源区11具有的交叠区域12之间的接触面积大于预设阈值，至少一个存储接触部3各部分的径向截面积均相等。至于存储接触部3和隔离部4所含有的材料、以及预设阈值的大小等可以参考前文，在此不再赘述。
如图3至图12所示，在相邻两个位线结构2之间形成存储接触部3和隔离部4包括：
步骤S103.1：采用可控的刻蚀方式在相邻两个位线结构2之间形成存储接触部3。应理解，此处采用可控的刻蚀方式可以限制相邻两个位线结构2之间形成的存储接触部3的形状参数。示例性的，采用可控的刻蚀方式限定存储接触部3的高度方向与基底表面垂直，或，限定存储接触部3的宽度。其中，可控的刻蚀方式包括金属辅助化学液刻蚀方式。具体的，金属辅助化学液刻蚀方式的具体参数可以根据实际情况确定。
具体来说，如图3至图10所示，当采用金属辅助化学液刻蚀方式在相邻两个位线结构2之间形成存储接触部3时，具体包括：
步骤S103.1.1：如图3所示，在相邻两个位线结构2之间的基底内开设沟槽1，沟槽1的槽底与相应有源区11接触。
示例性的，当半导体器件应用于DRAM时，在形成位线结构2后，可以以位线结构2具有的位线侧墙为掩膜，采用覆盖刻蚀方式自介电层的顶部向下刻蚀，形成沟槽1。无需设置额外的光刻胶掩膜形成沟槽1。沟槽1的槽底与相应有源区11接触。沟槽1的宽度方向可与字线的延伸方向相同。沟槽1的长度方向垂直于字线的延伸方向。
步骤S103.1.2：如图4和图5所示，在沟槽1内形成覆盖沟槽1槽底的接触材料层5。示例性的，可以采用直接沉积方式或外延生长方式，在沟槽1内形成接触材料层5。接触材料层5的顶部高度应大于或等于位线结构2的顶部高度。为确保后续自接触材料层5的顶部向下刻蚀形成各部分深度相等的凹槽9，在形成接触材料层5后需要对接触材料层5的顶部进行平坦化处理。至于接触材料层5所含有的材料为导电材料，常见的导电材料可以为掺杂的多晶硅或硼掺杂硅锗等。
需要说明的是，当采用直接沉积方式在沟槽1内形成接触材料层5，并且接触材料层5所含材料为掺杂的多晶硅时，在形成接触材料层5后，还需要对接触材料层5进行热处理工艺。具体的热处理工艺的温度、时间和气体环境可以根据实际应用场景设计。示例性的，热处理工艺的温度为650℃，时间为30至60min，并在N2的气体环境对接触材料层5进行热处理。
步骤S103.1.3：如图5至图10所示，采用金属辅助化学液刻蚀方式对接触材料层5进行刻蚀，获得存储接触部3。
具体来说，如图5和图6所示，在接触材料层5的表面形成具有催化活性的金属掩膜7。该金属掩膜7覆盖的区域为接触材料层5中需要形成存储接触部3之外的区域。示例性的，可以先在接触材料层5的表面形成如金、银、铂、氮化钛、铜中的一种或几种具有催化活性的金属材料层6。利用现有任意一种金属去除工艺形成金属掩膜7。
如图7至图10所示，在具有催化活性的金属掩膜7的掩膜和催化作用下，采用湿法刻蚀方式刻蚀接触材料层5，形成存储接触部3。示例性的，在接触材料层5上形成金属掩膜7之后，向金属掩膜7通入由HNO3、H2O2、HF的混合化学液构成的刻蚀溶液8。应理解，刻蚀接触材料层5形成存储接触部3的速率与凹槽9的深度和刻蚀溶液8的浓度有关。具体的，刻蚀溶液8的浓度越高则刻蚀的速率越大、刻蚀的深度越深。因此，可以通过控制刻蚀溶液8的浓度控制对接触材料层5的刻蚀速度和形成在存储接触部3之间的凹槽9的深度。此外，在对接触材料层5进行刻蚀时，可以调整基底表面所在平面与水平面之间的夹角，以调整刻蚀的刻蚀方向。其中，上述夹角为0°～90°。具体的，夹角的度数可以根据实际应用场景设计，在此不作具体限定。
需要说明的是，采用金属辅助化学液刻蚀方式在沟槽1内形成存储接触部3后，为不影响后续操作，需要去除位于沟槽1内的金属掩膜7。具体来说，在用湿法刻蚀方式在沟槽1内形成存储接触部3后，可以将沟槽1内的刻蚀溶液8从沟槽1中清除。之后，可以采用湿法刻蚀或干法刻蚀方式去除沟槽1内的金属掩膜7。示例性的，当金属掩膜7为金(Au)，银(Ag)，铂(Pt)，氮化钛(TiN)，铜(Cu)中的任意一种时，可以采用王水(又称王酸，硝基盐酸)、浓硫酸、硝酸等强氧化性溶液去除金属掩膜7。应理解，强氧化性溶液的浓度可以根据实际情况选择。当利用王水将金属掩膜7完成去除之后，将溶解有金属掩模层材料的王水从沟槽1中清除，并对形成的结构进行清洗和烘干。
如图11和图12所示，在相邻两个位线结构2之间形成存储接触部3后，需要在相邻两个位线结构之间形成隔离部4，具体包括：
步骤S103.2：在相邻两个位线结构之间形成隔离部4，每个隔离部4与两个存储接触部3相邻。示例性的，刻蚀接触材料层5在沟槽1内形成至少两个存储接触部3后，在相邻存储接触部3之间具有凹槽9。之后，可以采用物理气相沉积等工艺在介电层的表面和凹槽9内形成隔离材料层10。并对隔离材料层10进行平坦化处理可获得隔离部4。至于隔离部4所含有的材料可以参考前文，在此不再赘述。
具体来说，当基底还包括隔离区时，每个隔离部4可均位于隔离区上。应理解，此时，每个存储接触部3全部覆盖相应有源区11暴露在沟槽1内的部分，增大了存储接触部3与相应有源区11之间的接触面积。同时，因存储接触部3各部分的径向截面积均相等，存储接触部3与相应有源区11之间的接触面积增大，也会使得存储接触部3上部的截面积增大，进而使得存储接触部3与相应着陆焊盘之间的接触面积增大，从而进一步降低存储接触部3与相应着陆焊盘之间的接触电阻，提高存储接触部3的导电性能。
本发明还提供了一种电子设备，该电子设备包括上述实施例提供的半导体器件。
与现有技术相比，本发明实施例提供的电子设备具有的有益效果与本发明实施例提供的半导体器件具有的有益效果相同，在此不再赘述。
作为一种可能的实现方式，上述电子设备包括终端设备或通信设备。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (16)

1.一种半导体器件，其特征在于，包括：
具有有源区的基底；
形成在所述有源区上的位线结构；
形成在相邻两个所述位线结构之间的存储接触部和隔离部，所述隔离部用于隔离相邻两个所述存储接触部，每个所述有源区具有与相应所述存储接触部交叠的交叠区域，每个所述存储接触部与相应所述有源区具有的交叠区域之间的接触面积大于预设阈值，至少一个所述存储接触部各部分的径向截面积均相等。
2.根据权利要求1所述的半导体器件，其特征在于，至少一个所述存储接触部为采用金属辅助化学液刻蚀方式形成的存储接触部。
3.根据权利要求1所述的半导体器件，其特征在于，所述隔离部的下底面与所述存储接触部的下底面在同一平面上。
4.根据权利要求1～3任一项所述的半导体器件，其特征在于，所述基底还包括隔离区，所述隔离区用于隔离相邻两个所述有源区；
每个所述隔离部均位于所述隔离区上。
5.一种半导体器件的制作方法，其特征在于，包括：
提供一基底，所述基底具有有源区；
在所述有源区上形成位线结构；
在相邻两个所述位线结构之间形成存储接触部和隔离部，所述隔离部用于隔离相邻两个所述存储接触部，每个所述有源区具有与相应所述存储接触部交叠的交叠区域，每个所述存储接触部与相应所述有源区具有的交叠区域之间的接触面积大于预设阈值，至少一个所述存储接触部各部分的径向截面积均相等。
6.根据权利要求5所述的半导体器件的制作方法，其特征在于，所述在相邻两个所述位线结构之间形成存储接触部和隔离部包括：
采用可控的刻蚀方式在相邻两个所述位线结构之间形成所述存储接触部；
在相邻两个所述位线结构之间形成隔离部，每个所述隔离部与两个所述存储接触部相邻。
7.根据权利要求6所述的半导体器件的制作方法，其特征在于，所述可控的刻蚀方式包括金属辅助化学液刻蚀方式。
8.根据权利要求6所述的半导体器件的制作方法，其特征在于，所述采用可控的刻蚀方式在相邻两个所述位线结构之间形成所述存储接触部包括：
在相邻两个所述位线结构之间的基底内开设沟槽，所述沟槽的槽底与相应所述有源区接触；
在所述沟槽内形成覆盖沟槽槽底的接触材料层；
采用金属辅助化学液刻蚀方式对所述接触材料层进行刻蚀，获得所述存储接触部。
9.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述接触材料层为采用外延生长方式形成的接触材料层。
10.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述在所述沟槽内形成覆盖沟槽槽底的接触材料层包括：
采用直接沉积方式在所述沟槽内形成覆盖沟槽槽底的所述接触材料层；
对所述接触材料层进行热处理工艺。
11.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述采用金属辅助化学液刻蚀方式对所述接触材料层进行刻蚀所使用的掩膜为具有催化活性的金属掩膜。
12.根据权利要求11所述的半导体器件的制作方法，其特征在于，所述具有催化活性的金属掩膜为金、银、铂、氮化钛、铜中的一种或几种。
13.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述采用金属辅助化学液刻蚀方式对所述接触材料层进行刻蚀所使用的刻蚀溶液为具有氧化作用的刻蚀溶液，所述具有氧化作用的刻蚀溶液为HNO3、H2O2与HF的混合化学液。
14.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述采用金属辅助化学液刻蚀方式对所述接触材料层进行刻蚀包括：
调整基底表面所在平面与水平面之间的夹角，以调整所述刻蚀的刻蚀方向；其中，所述夹角为0°～90°。
15.一种电子设备，其特征在于，包括如权利要求1～4任一项所述的半导体器件。
16.根据权利要求15所述的电子设备，其特征在于，所述电子设备包括终端设备或通信设备。
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