CN113594181A - 阵列基板及其制备方法 - Google Patents

阵列基板及其制备方法 Download PDF

Info

Publication number
CN113594181A
CN113594181A CN202110836299.4A CN202110836299A CN113594181A CN 113594181 A CN113594181 A CN 113594181A CN 202110836299 A CN202110836299 A CN 202110836299A CN 113594181 A CN113594181 A CN 113594181A
Authority
CN
China
Prior art keywords
layer
metal
sub
passivation
passivation layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110836299.4A
Other languages
English (en)
Inventor
李恭檀
李珊
徐铉植
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
Huizhou China Star Optoelectronics Display Co Ltd
Original Assignee
Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
Huizhou China Star Optoelectronics Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd, Huizhou China Star Optoelectronics Display Co Ltd filed Critical Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
Priority to CN202110836299.4A priority Critical patent/CN113594181A/zh
Priority to US17/608,755 priority patent/US20240038786A1/en
Priority to PCT/CN2021/111831 priority patent/WO2023000409A1/zh
Publication of CN113594181A publication Critical patent/CN113594181A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供一种阵列基板及其制备方法，在阵列基板的主动层之上形成有金属膜层，金属膜层在后续源/漏极图案化处理时保护所述主动层免受刻蚀液或干刻制程的损害，后续金属膜层对应在主动层沟道处的部分被氧化处理形成氧化层，保持主动层的功能特性；在阵列基板的整个制程中，主动层没有受到后续制程的损害，器件稳定性得以保持。

Description

阵列基板及其制备方法
技术领域
本申请涉及显示技术领域，尤其涉及一种阵列基板及其制备方法。
背景技术
氧化物薄膜晶体管(indium gallium zinc oxide，简称IGZO)技术被认为是有希望取代非晶硅薄膜晶体管技术，成为下一代显示驱动背板的主流技术。与非晶硅薄膜晶体管技术相比，氧化物薄膜晶体管技术的特点是迁移率较高(μ>10cm2/Vs)、大面积均匀性好和生产成本较低。
但是氧化物薄膜晶体管的稳定性仍然存在一定的问题，特别是采用背沟道刻蚀(Back channel Etch，简称BCE)结构的氧化物薄膜晶体管。现有技术的BCE结构的氧化物薄膜晶体管在制备过程中，氧化物沟道处裸露会直接受到源/漏极金属刻蚀液或者干刻蚀制程的影响，导致器件稳定性不佳，传统刻蚀阻挡型结构氧化物薄膜晶体管为防止氧化物沟道被损坏，采用SiOx绝缘膜层阻挡损坏，但这需要增加一次SiOx成膜制程和一道光罩，增加了生产工序和成本。
因此，改善氧化物薄膜晶体管的稳定性，特别是改善BCE结构的氧化物薄膜晶体管稳定性成为亟待解决的技术问题。
发明内容
本申请实施例提供一种阵列基板及其制备方法，用于解决现有背沟道刻蚀型氧化物薄膜晶体管，制备过程中氧化物沟道在后续制程裸露易被误刻蚀受损，进而导致器件稳定性降低的技术问题。
为解决上述技术问题，本发明提供一种阵列基板，包括：
基底；
主栅极，位于所述基底之上；
主动层，位于主栅极之上；
刻蚀阻挡层，位于所述主动层之上；以及
源极和漏极，位于所述刻蚀阻挡层之上；
其中，所述源极和所述漏极部分覆盖所述刻蚀阻挡层，所述刻蚀阻挡层未被所述源极和所述漏极覆盖的区域配置成氧化金属层，且所述氧化金属层与所述主动层、所述主栅极对位设置。
根据本发明一实施例，所述源极和所述漏极之上均设置有金属连接层，所述漏极通过所述金属连接层连接至像素。
根据本发明一实施例，所述金属连接层的材料包括Mo、MoTi以及MoNi中的任意一种。
根据本发明一实施例，所述基底之上还设置有钝化层，所述钝化层至少覆盖所述氧化金属层以及位于所述源极和所述漏极之上的所述金属连接层；
所述钝化层形成有通孔，所述通孔与位于所述漏极之上的所述金属连接层对位设置。
根据本发明一实施例，所述钝化层包括层叠设置的第一子钝化层和第二子钝化层，所述第一子钝化层与所述氧化金属层部分接触，且所述第一子钝化层的材料包括硅氧化物。
根据本发明一实施例，所述氧化物薄膜晶体管还包括辅栅极，所述辅栅极位于所述氧化金属层之上，且与所述氧化金属层对位设置；所述辅栅极设置于所述第一子钝化层与所述第二子钝化层之间。
根据本发明一实施例，所述刻蚀阻挡层的材料包括Ti，且所述刻蚀阻挡层的膜层厚度为5nm～10nm。
依据本发明提供的阵列基板，进一步提出该阵列基板的制备方法，所述方法包括步骤：
S10、提供基底，并在所述基底上形成主栅极、栅绝缘层以及主动层；
S20、在所述主动层之上形成复合金属层，所述复合金属层包括层叠设置的刻蚀阻挡层、源漏金属层以及金属连接层；
S30、对所述复合金属层中刻蚀阻挡层之外的金属层进行图案化处理，形成位于所述刻蚀阻挡层上的源极和漏极，以及位于所述源极和所述漏极上的金属连接层；
S40、对所述刻蚀阻挡层未被所述源极和所述漏极覆盖的区域进行氧化处理，形成氧化金属层，其中，所述氧化金属层与所述主动层对位设置；
S50、在所述步骤S40形成的膜层之上制备钝化层。
根据本发明一实施例，所述步骤S30包括：
通过湿法刻蚀对所述金属连接层和所述源漏金属层进行图案化处理，形成所述源极和所述漏极、以及位于所述源极和所述漏极上的金属连接层。
根据本发明一实施例，所述刻蚀阻挡层的材料包括Ti；
所述步骤S40中“对所述刻蚀阻挡层未被所述源极和所述漏极覆盖的区域进行氧化处理”包括：
为采用O2等离子体对所述刻蚀阻挡层进行氧化处理，其中，所述刻蚀阻挡层被氧化处理的区域反应形成TiOx氧化金属层。
根据本发明一实施例，所述步骤S50包括：
S501，在所述步骤S40形成的膜层之上制备第一子钝化层；
S502，在所述第一子钝化层之上形成辅栅极，其中，所述辅栅极与所述氧化金属层对位设置；
S503，在所述第一子钝化层之上制备第二子钝化层，其中，所述第二子钝化层覆盖所述辅栅极。
根据本发明一实施例，所述步骤S50还包括：
S504：在所述第一子钝化层和所述第二子钝化层形成连通的通孔，其中，所述通孔与所述源极上的金属连接层或所述漏极上的金属连接层对位设置。
本申请实施例的有益效果：相比现有技术，本发明提供的阵列基板及其制备方法，在氧化物薄膜晶体管的主动层之上形成金属膜层，金属膜层在后续源/漏极图案化处理时保护所述主动层免受刻蚀液或干刻制程的损害，后续金属膜层对应在主动层沟道处的部分被氧化处理形成氧化层，保持主动层的功能特性；在阵列基板的整个制程中，主动层没有受到后续制程的损害，器件稳定性得以保持。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的阵列基板结构示意图。
图2a至图2g为本发明提供的阵列基板制备流程结构示意图。
图3为本发明提供的阵列基板制备方法流程图。
具体实施方式
以下各实施例的说明是参考附加的图示，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。在图中，结构相似的单元是用以相同标号表示。
下面结合附图和具体实施例对本申请做进一步的说明。
本申请实施例提供一种阵列基板，下面结合图1进行详细说明。
请参照图1，图1为本申请实施例提供的阵列基板结构示意图，本发明提供的阵列基板，包括基底101，所述基底101上制备有主栅极102，所述主栅极102上覆盖有栅绝缘层103，所述栅绝缘层103上形成有主动层104，所述主动层104与所述主栅极102对位设置，所述主动层104与所述栅绝缘层103上形成有第一层金属，作为所述主动层104的刻蚀阻挡层105，所述刻蚀阻挡层105上形成有第二层金属，作为源极1061和漏极1062，所述源极1061和所述漏极1062上均形成有第三层金属，作为所述漏极1062连接至像素的金属连接层107，以上形成的膜层叠构上形成有钝化层，构成本发明提供的阵列基板中的氧化物薄膜晶体管。
所述刻蚀阻挡层105覆盖所述主动层104设置，所述刻蚀阻挡层105包括对应于所述主动层104中间部的氧化金属区域，以及相对位于所述氧化金属区域两端的非氧化区域，所述刻蚀阻挡层105的金属氧化区域可以配置成氧化金属层，并且可以作为所述主动层104的沟道108。所述源极1061和所述漏极1062部分覆盖所述刻蚀阻挡层105，所述源极1061和所述漏极1062覆盖所述刻蚀阻挡层105的部分即为所述刻蚀阻挡层105的非氧化区域。所述刻蚀阻挡层105未被所述源极1061和所述漏极1062覆盖的部分即为所述刻蚀阻挡层105的氧化金属区域。
所述源极1061和所述漏极1062各通过所述刻蚀阻挡层105的非氧化区域搭接在所述主动层104的两端，所述源极1061与所述漏极1062相分离且避开所述氧化金属区域设置；进一步，所述源极1061和所述漏极1062均为非平面结构且两者相对于所述主动层104为对称设置，下面以所述源极1061为例进行说明，所述源极1061包括第一维度金属层(即水平设置的金属层)以及第二维度金属层(即垂直设置的金属层)，所述第一维度金属层与所述第二维度金属层在交汇处相连接设置，其中，所述第一维度金属层设置于所述主动层104之上，且通过所述刻蚀阻挡层105与所述主动层104电性接触，所述第一维度金属层的端部止于所述氧化金属区域边缘；所述第二维度金属层设置于所述栅绝缘层103之上，且所述第二维度金属层的侧面通过所述刻蚀阻挡层105与所述主动层104的端面电性接触；所述漏极1062的结构与所述源极1061为对称设置，此处不再进行赘述。
所述阵列基板包括至少一层所述钝化层，所述钝化层表面在后续制程将会设置显示面板的像素电极，所述钝化层内形成有通孔，所述通孔与所述漏极1062对位设置，所述像素电极延伸至所述通孔内，并与所述源极1061或所述漏极1062上的金属连接层107电性接触。
例如，所述阵列基板包括两层所述钝化层，即第一子钝化层110和位于所述第一子钝化层110之上的第二子钝化层111，所述第一子钝化层110与所述第二子钝化层111层叠设置，所述第一子钝化层110与所述第二子钝化层111上形成有相对位的通孔113，所述第二子钝化层111表面将会形成像素电极114，且所述像素电极114延伸至所述通孔113内，并与所述源极1061或所述漏极1062上的金属连接层107电性接触。
进一步，所述阵列基板还包括辅栅极115，所述辅栅极115与所述主动层104的氧化金属区域对位设置，在所述阵列基板的厚度方向上，所述辅栅极115与所述主栅极102相对位于所述主动层104两侧，且所述辅栅极115位于所述第一子钝化层110与所述第二子钝化层111之间，例如，所述辅栅极115位于所述第一子钝化层110表面，又如，所述辅栅极115形成在所述第一子钝化层110内，且所述辅栅极115表面与所述第一子钝化层110表面平齐设置，双栅结构用以增强氧化物薄膜晶体管的稳定性。
进一步，所述第一子钝化层110与所述第二子钝化层111采用不同材料制备，例如，所述第一子钝化层110相对于所述第二子钝化层111靠近所述主动层104设置，且所述第一子钝化层110覆盖所述源极1061和所述漏极1062上的金属连接层107，以及覆盖所述主动层104的氧化金属区域，因此所述第一子钝化层110也采用氧化物绝缘材料制备，以延续所述主动层104的氧化金属区域与所述辅栅极115之间的电感作用，而所述第二子钝化层111则可以采用不同于所述第一子钝化层110的材料，优选的，所述第一子钝化层110采用SiOx材料制备，所述第二子钝化层111采用SiNx材料制备。
本发明提供的阵列基板包括刻蚀阻挡层105、源极1061/漏极1062所在层、以及金属连接层107三者的复合金属层，所述刻蚀阻挡层105覆盖所述栅绝缘层103以及所述主动层104，并且所述刻蚀阻挡层105侧面覆盖所述主动层104的端部。
进一步，所述源极1061/漏极1062所在层设置于所述刻蚀阻挡层105与所述金属连接层107之间，所述刻蚀阻挡层105与所述金属连接层107的膜层厚度相同，所述刻蚀阻挡层105与所述金属连接层107的膜层厚度为5nm～10nm，所述源极1061/漏极1062所在层的膜层厚度为所述刻蚀阻挡层105或所述金属连接层107膜层厚度的3～5倍；优选的，前述所述源极1061/漏极1062所在层的膜层厚度是指第一维度金属层与第二维度金属层的整体厚度，所述源极1061/漏极1062所在层采用下沉设置并搭接在所述主动层104的一侧，所述源极1061/漏极1062所在层超出所述主动层104的部分小于所述源极1061/漏极1062所在层的整体厚度，因此所述复合金属层没有增加显示面板的整体厚度。
例如，所述刻蚀阻挡层105的制备材料为Ti，所述金属连接层107采用Mo、MoTi以及MoNi的任意一种材料制备，所述源极1061/漏极1062所在层采用Cu材料制备；又如，所述刻蚀阻挡层105的制备材料与所述金属连接层107可互换。
依据本发明提供的阵列基板，本发明还提供了该阵列基板的制备流程，请参照图2a至图2g，图2a至图2g为本发明提供的阵列基板制备流程结构示意图。
如图2a所示，提供一基板，在所述基板上形成主栅极102，在所述基板和所述主栅极102之上形成栅绝缘层103，在所述栅绝缘层103上形成图案化的主动层104，所述主动层104为氧化物半导体层。
如图2b所示，在图2a的膜层结构上设置第一金属层，即刻蚀阻挡层105，所述第一金属层覆盖所述主动层104的表面、端面以及所述栅绝缘层103的表面；所述第一金属层全覆盖所述主动层104。所述第一金属层的材料优选为Ti，所述第一金属层的厚度为5nm～10nm。
如图2c所示，在图2b的膜层结构上设置第二金属层109，即源极和漏极的金属层，所述第二金属层109设置于所述第一金属层的表面，所述第二金属层109与所述第一金属层采用不同材料制备，且厚度大于所述第二金属层109；优选的，所述第二金属层109采用Cu材料制备，且所述第二金属层109的厚度为所述第一金属层厚度的3～5倍。
如图2d所示，在图2c的膜层结构上设置第三金属层116，所述第三金属层116设置于所述第二金属层109的表面，所述第三金属层116与所述第二金属层109、所述第一金属层的材料均不同；优选的，所述第三金属层116采用Mo、MoTi以及MoNi的任意一种材料制备，且所述第三金属层116的厚度远小于所述第二金属层109的厚度，所述第三金属层116的厚度与所述第一金属层的厚度相同。
如图2e所示，在图2d的膜层结构上，对所述第二金属层109和所述第三金属层116进行图案化处理，例如采用黄光工艺在所述第二金属层109与所述第三金属层116上刻蚀形成相对的源极1061和漏极1062，以及位于所述源极1061和所述漏极1062上的金属连接层107，所述第一金属层作为所述主动层104的刻蚀阻挡层105，在形成源极1061和漏极1062时得以保留，且避免黄光工艺对所述主动层104的误刻蚀。所述第二金属层109与所述第三金属层116的刻蚀区域与所述主动层104对位设置，所述源极1061与所述漏极1062通过所述第一金属层连接所述主动层104。
如图2f所示，在图2e的膜层结构上，对所述第一金属层裸露在所述刻蚀区域的部分进行O2等离子体处理，形成氧化金属区，作为所述主动层104的沟道108。至此，所述氧化物薄膜晶体管的主体部分已形成，后续制程将形成所述氧化物薄膜晶体管的辅助部分结构。
如图2g所示，在2f的膜层结构上，形成第一子钝化层110，所述第一子钝化层110呈铺设式设置，并填充所述第二金属层109和所述第三金属层116上的刻蚀区域。在所述第一子钝化层110上形成辅栅极115，所述辅栅极115与所述主栅极102对位设置，且所述辅栅极115至少与所述主动层104的沟道108对位设置。所述第一子钝化层110上形成有第二子钝化层111，所述第二子钝化层111与所述第一子钝化层110采用不同材料，进一步，所述第一子钝化层110相对靠近所述第一金属层的氧化金属区设置，所述第一子钝化层110则采用氧化物材料，如所述第一子钝化层110采用SiOx材料制备，所述第二子钝化层111采用SiNx材料制备。进一步，所述第一子钝化层110与所述第二子钝化层111对应于所述源极1061或所述漏极1062的位置形成有通孔113，所述通孔113内填充有金属层，所述金属层一端连接所述源极1061或所述漏极1062上的金属连接层107，相对另一端连接显示面板的像素电极114。形成完整的氧化物薄膜晶体管；在形成所述通孔113时，所述金属连接层107一方面可以阻挡干刻或蚀刻制程对所述源极1061或所述漏极1062造成的影响，保证所述源极1061和所述漏极1062的完整性，同时所述金属连接层107还作为所述源极1061和所述漏极1062的辅助连接层，所述源极1061和所述漏极1062连接至像素电极114的稳定性得以保持。
参照图3，图3为本发明提供的阵列基板制备方法流程图，依据本发明提供的阵列基板，进一步提出该阵列基板的制备方法，所述方法包括步骤：
S10、提供基底，并在所述基底上形成主栅极、栅绝缘层以及主动层；
S20、在所述主动层之上形成复合金属层，所述复合金属层包括层叠设置的刻蚀阻挡层、源漏金属层以及金属连接层；
S30、对所述复合金属层中刻蚀阻挡层之外的金属层进行图案化处理，形成位于所述刻蚀阻挡层上的源极和漏极，以及位于所述源极和所述漏极上的金属连接层；
S40、对所述刻蚀阻挡层未被所述源极和所述漏极覆盖的区域进行氧化处理，形成氧化金属层，其中，所述氧化金属层与所述主动层对位设置；
S50、在所述步骤S40形成的膜层之上制备钝化层。
根据本发明一实施例，所述步骤S30包括：
通过湿法刻蚀对所述金属连接层和所述源漏金属层进行图案化处理，形成所述源极和所述漏极、以及位于所述源极和所述漏极上的金属连接层。
如图2e所示，所述步骤S30中，通过湿法刻蚀在所述第二金属层109与所述第三金属层116上刻蚀形成相对的源极1061和漏极1062，以及位于所述源极1061和所述漏极1062上的金属连接层107，所述第一金属层作为所述主动层104的刻蚀阻挡层105，在形成源极1061和漏极1062时得以保留，且避免黄光工艺对所述主动层104的误刻蚀。所述第二金属层109与所述第三金属层116的刻蚀区域与所述主动层104对位设置，所述源极1061与所述漏极1062通过所述第一金属层连接所述主动层104。
根据本发明一实施例，所述刻蚀阻挡层的制备材料为Ti，所述步骤S40中“对所述刻蚀阻挡层未被所述源极和所述漏极覆盖的区域进行氧化处理”，为采用O2等离子体对所述刻蚀阻挡层进行氧化处理，所述刻蚀阻挡层被氧化处理的区域反应形成TiOx氧化金属层。
根据本发明一实施例，所述步骤S50包括：
S501，在所述步骤S40形成的膜层之上制备第一子钝化层；
S502，在所述第一子钝化层之上形成辅栅极，其中，所述辅栅极与所述氧化金属层对位设置；
S503，在所述第一子钝化层之上制备第二子钝化层，其中，所述第二子钝化层覆盖所述辅栅极。
根据本发明一实施例，所述步骤S50还包括：S504在所述第一子钝化层和所述第二子钝化层形成连通的通孔，其中，所述通孔与所述源极上的金属连接层或所述漏极上的金属连接层对位设置。
如图2b至2d所示，所述步骤S20中，复合金属层包括层叠设置的第一金属层、第二金属层109和第三金属层116。第一金属层为蚀阻挡层105，所述第一金属层覆盖所述主动层104的表面、端面以及所述栅绝缘层103的表面；所述第一金属层全覆盖所述主动层104。所述第一金属层的材料优选为Ti，所述第一金属层的厚度为5nm～10nm。
第二金属层109为用于刻蚀形成所述源极和漏极的金属层。所述第二金属层109设置于所述第一金属层的表面，所述第二金属层109与所述第一金属层采用不同材料制备，且厚度大于所述第二金属层109；优选的，所述第二金属层109采用Cu材料制备，且所述第二金属层109的厚度为所述第一金属层厚度的3～5倍。
第三金属层116为金属连接层，所述第三金属层116设置于所述第二金属层109的表面，所述第三金属层116与所述第二金属层109、所述第一金属层的材料均不同；优选的，所述第三金属层116采用Mo、MoTi以及MoNi的任意一种材料制备，且所述第三金属层116的厚度远小于所述第二金属层109的厚度，所述第三金属层116的厚度与所述第一金属层的厚度相同。
相比现有技术，本发明实施例提供的阵列基板，在阵列基板的主动层之上形成金属膜层，金属膜层在后续源/漏极图案化处理时保护所述主动层免受刻蚀液或干刻制程的损害，后续金属膜层对应在主动层沟道处的部分被氧化处理形成氧化层，保持主动层的功能特性；在阵列基板的整个制程中，主动层没有受到后续制程的损害，器件稳定性得以保持。
综上所述，虽然本申请以优选实施例揭露如上，但上述优选实施例并非用以限制本申请，本领域的普通技术人员，在不脱离本申请的精神和范围内，均可作各种更动与润饰，因此本申请的保护范围以权利要求界定的范围为基准。

Claims (12)

1.一种阵列基板，其特征在于，包括：
基底；
主栅极，位于所述基底之上；
主动层，位于主栅极之上；
刻蚀阻挡层，位于所述主动层之上；以及
源极和漏极，位于所述刻蚀阻挡层之上；
其中，所述源极和所述漏极部分覆盖所述刻蚀阻挡层，所述刻蚀阻挡层未被所述源极和所述漏极覆盖的区域配置成氧化金属层，且所述氧化金属层与所述主动层、所述主栅极对位设置。
2.根据权利要求1所述的阵列基板，其特征在于，所述源极和所述漏极之上均设置有金属连接层，所述漏极通过所述金属连接层连接至像素。
3.根据权利要求2所述的阵列基板，其特征在于，所述金属连接层的材料包括Mo、MoTi以及MoNi中的任意一种。
4.根据权利要求2所述的阵列基板，其特征在于，所述基底之上还设置有钝化层，所述钝化层至少覆盖所述氧化金属层以及位于所述源极和所述漏极之上的所述金属连接层；
所述钝化层形成有通孔，所述通孔与位于所述漏极之上的所述金属连接层对位设置。
5.根据权利要求4所述的阵列基板，其特征在于，所述钝化层包括层叠设置的第一子钝化层和第二子钝化层，所述第一子钝化层与所述氧化金属层部分接触，且所述第一子钝化层的材料包括硅氧化物。
6.根据权利要求5所述的阵列基板，其特征在于，所述氧化物薄膜晶体管还包括辅栅极，所述辅栅极位于所述氧化金属层之上，且与所述氧化金属层对位设置；
其中，所述辅栅极设置于所述第一子钝化层与所述第二子钝化层之间。
7.根据权利要求1所述的阵列基板，其特征在于，所述刻蚀阻挡层的材料包括Ti，且所述刻蚀阻挡层的膜层厚度为5nm～10nm。
8.一种阵列基板的制备方法，其特征在于，包括步骤：
S10、提供基底，并在所述基底上形成主栅极、栅绝缘层以及主动层；
S20、在所述主动层之上形成复合金属层，所述复合金属层包括层叠设置的刻蚀阻挡层、源漏金属层以及金属连接层；
S30、对所述复合金属层中刻蚀阻挡层之外的金属层进行图案化处理，形成位于所述刻蚀阻挡层上的源极和漏极，以及位于所述源极和所述漏极上的金属连接层；
S40、对所述刻蚀阻挡层未被所述源极和所述漏极覆盖的区域进行氧化处理，形成氧化金属层，其中，所述氧化金属层与所述主动层对位设置；
S50、在所述步骤S40形成的膜层之上制备钝化层。
9.根据权利要求8所述的制备方法，其特征在于，所述步骤S30包括：
通过湿法刻蚀对所述金属连接层和所述源漏金属层进行图案化处理，形成所述源极和所述漏极、以及位于所述源极和所述漏极上的金属连接层。
10.根据权利要求8所述的制备方法，其特征在于，所述刻蚀阻挡层的材料包括Ti；
所述步骤S40中“对所述刻蚀阻挡层未被所述源极和所述漏极覆盖的区域进行氧化处理”包括：
采用O2等离子体对所述刻蚀阻挡层进行氧化处理，其中，所述刻蚀阻挡层被氧化处理的区域反应形成TiOx氧化金属层。
11.根据权利要求8所述的制备方法，其特征在于，所述步骤S50包括：
S501，在所述步骤S40形成的膜层之上制备第一子钝化层；
S502，在所述第一子钝化层之上形成辅栅极，其中，所述辅栅极与所述氧化金属层对位设置；
S503，在所述第一子钝化层之上制备第二子钝化层，其中，所述第二子钝化层覆盖所述辅栅极。
12.根据权利要求11所述的制备方法，其特征在于，所述步骤S50还包括：
S504：在所述第一子钝化层和所述第二子钝化层形成连通的通孔，其中，所述通孔与所述源极上的金属连接层或所述漏极上的金属连接层对位设置。
CN202110836299.4A 2021-07-23 2021-07-23 阵列基板及其制备方法 Pending CN113594181A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202110836299.4A CN113594181A (zh) 2021-07-23 2021-07-23 阵列基板及其制备方法
US17/608,755 US20240038786A1 (en) 2021-07-23 2021-08-10 Array substrate and manufacturing method thereof
PCT/CN2021/111831 WO2023000409A1 (zh) 2021-07-23 2021-08-10 阵列基板及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110836299.4A CN113594181A (zh) 2021-07-23 2021-07-23 阵列基板及其制备方法

Publications (1)

Publication Number Publication Date
CN113594181A true CN113594181A (zh) 2021-11-02

Family

ID=78249664

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110836299.4A Pending CN113594181A (zh) 2021-07-23 2021-07-23 阵列基板及其制备方法

Country Status (3)

Country Link
US (1) US20240038786A1 (zh)
CN (1) CN113594181A (zh)
WO (1) WO2023000409A1 (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102629628A (zh) * 2011-09-29 2012-08-08 京东方科技集团股份有限公司 一种tft阵列基板及其制造方法和液晶显示器
CN102646699A (zh) * 2012-01-13 2012-08-22 京东方科技集团股份有限公司 一种氧化物薄膜晶体管及其制备方法
CN105140131A (zh) * 2015-07-15 2015-12-09 京东方科技集团股份有限公司 氧化物薄膜晶体管的制备方法
CN105514127A (zh) * 2016-02-25 2016-04-20 昆山龙腾光电有限公司 氧化物薄膜晶体管阵列基板及制作方法与液晶显示面板
CN107658345A (zh) * 2017-09-22 2018-02-02 京东方科技集团股份有限公司 氧化物薄膜晶体管及其制备方法、阵列基板和显示装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI474409B (zh) * 2012-02-14 2015-02-21 Innocom Tech Shenzhen Co Ltd 薄膜電晶體及其製作方法及顯示器
CN104576760A (zh) * 2015-02-02 2015-04-29 合肥鑫晟光电科技有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102629628A (zh) * 2011-09-29 2012-08-08 京东方科技集团股份有限公司 一种tft阵列基板及其制造方法和液晶显示器
CN102646699A (zh) * 2012-01-13 2012-08-22 京东方科技集团股份有限公司 一种氧化物薄膜晶体管及其制备方法
CN105140131A (zh) * 2015-07-15 2015-12-09 京东方科技集团股份有限公司 氧化物薄膜晶体管的制备方法
CN105514127A (zh) * 2016-02-25 2016-04-20 昆山龙腾光电有限公司 氧化物薄膜晶体管阵列基板及制作方法与液晶显示面板
CN107658345A (zh) * 2017-09-22 2018-02-02 京东方科技集团股份有限公司 氧化物薄膜晶体管及其制备方法、阵列基板和显示装置

Also Published As

Publication number Publication date
US20240038786A1 (en) 2024-02-01
WO2023000409A1 (zh) 2023-01-26

Similar Documents

Publication Publication Date Title
JP3961044B2 (ja) 電子回路装置
KR101087936B1 (ko) 반도체 소자 및 그의 형성 방법
US7842594B2 (en) Semiconductor device and method for fabricating the same
KR0139573B1 (ko) 이중 채널 박막트랜지스터 및 그 제조방법
KR20090093101A (ko) 반도체 소자의 수직 채널 트랜지스터 및 그 형성 방법
TWI329345B (en) Method for fabricating a semiconductor device with a finfet
WO2017128555A1 (zh) 薄膜晶体管基板及其制造方法
WO2019134257A1 (zh) 一种p型薄膜晶体管及其制备方法
WO2018014385A1 (zh) 薄膜晶体管及其制作方法
CN113594181A (zh) 阵列基板及其制备方法
US20210367052A1 (en) Array substrate, manufacturing method thereof, and display panel
JP3298601B2 (ja) 電界効果トランジスタおよびその製造方法
CN115985780A (zh) 屏蔽栅mostet的制造方法
JP2003100775A (ja) 半導体装置およびその製造方法
KR20010017422A (ko) 박막 트랜지스터-액정 표시 장치의 제조방법
JPH11204631A (ja) 半導体装置及びその製造方法
JP2008124133A (ja) 半導体装置およびその製造方法
JPS62132366A (ja) 縦型電界効果トランジスタの製造方法
CN115036271B (zh) 金属氧化物半导体薄膜晶体管阵列基板及其制作方法、显示装置
KR20040098106A (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR100657824B1 (ko) 핀 트랜지스터 및 그 제조 방법
KR100596881B1 (ko) 반도체 소자의 트랜지스터 및 그 제조 방법
JPH0355853A (ja) 高電子移動度電界効果トランジスタの製造方法
US20230163145A1 (en) Array substrate and manufacturing method thereof
CN117476694A (zh) 显示面板及其制作方法、显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination