CN113471358A - 具有两个相变存储器的电子芯片 - Google Patents

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Abstract

本公开的实施例涉及具有两个相变存储器的电子芯片。电子芯片包括：第一基本单元的第一阵列和第二基本单元的第二阵列，第一基本单元和第二基本单元形成两种类型的相变存储器，相变存储器具有由相变材料的体积形成的存储元件，该相变材料的体积取决于所存储的位而具有晶态或非晶态。每个第一基本单元包括第一相变材料的体积，并且每个第二基本单元包括与第一材料不同的第二相变材料的体积。每个基本单元包括加热连接器，加热连接器被配置用于加热电流的通道，该加热电流适于引起基本单元的相变材料的体积的相变。

Description

具有两个相变存储器的电子芯片
技术领域
本描述涉及电子芯片领域，尤其涉及具有两个相变存储器的电子芯片及其制造方法。
背景技术
电子芯片(还称为集成电路)包括半导体上的若干电子部件。
例如，短期存储器和长期存储器相区别。短期存储器是可以在其中存储然后删除由处理器处理的数据的计算机存储器。短期存储器的主要特点在于(在读取/写入时)其访问的快速性，这对于向处理器快速提供数据至关重要。短期存储器通常是易失的，因为如果断电，存储在其中的数据将丢失。然而，某些短期存储器可以是非易失性的，尽管通常具有更长的访问时间。在大多数情况下，由于存储在存储器中的数据被经常修改，因此短期存储器不需要具有重要的保持容量。考虑到诸如处理器高速缓存的功能所需的快速性要求(在几纳秒或几百纳秒之间)，短期存储器通常是具有基于晶体管的架构的随机存取存储器(RAM)。例如，静态随机存取存储器(SRAM)是一种使用锁存器来存储数据的随机存取存储器，其基本单元可以包括多达六个晶体管(至少四个晶体管构成两个交叉耦合的反相器)，而动态随机存取存储器(DRAM)单元通常包括电容器和存取晶体管。
长期存储器是非易失性的大容量存储器，旨在长期(通常为几年)存储信息。作为该保持要求的交换，长期存储器的访问时间可能比短期存储器的访问时间长得多，这是因为存储在其中的数据较少被使用(否则它们会缓存在易失性存储器中)。例如，电子芯片可以具有作为非易失性存储器的闪速存储器模块，其中数据借助于由浮置栅极俘获电子而被存储在MOS晶体管中，该浮置栅极在沟道和栅极之间被嵌入在栅极氧化物的中间。
尽管这些架构具有若干优点，以及尤其非常短的访问时间，但它们也具有明显的缺点。重要的缺点来自于由它们的结构引起的显著体积，这限制了可获得的最大密度。然而，高存储器密度是特别有用的，因为高密度使得可以增加存储器的量而没有附加的半导体消耗。而且，高存储器密度还使得可以获得更好的性能。到目前为止，通过减小这些存储器的部件的尺寸，短期存储器的密度在不断地增加，但是这种方法在技术和经济上都有局限性。
由存储器的制造引起的约束在于：制造方法必须使得可以在相同的集成电路上并且利用兼容的制造步骤来制造具有不同特性、尤其是访问时间的短期存储器和长期存储器。到目前为止，在不修改它们的结构的情况下，除了通过减小存储器单元的尺寸，该约束已经限制了对增加存储器密度的尝试。
发明内容
在超过短期存储器的存储器密度极限的同时，存在对于能够将具有不同特性的存储器一起容纳在相同的电子芯片上的需求。
为此目的，本文中提出了一种电子芯片，该电子芯片至少包括：第一基本单元的第一阵列和第二基本单元的第二阵列，每个基本单元均将至少一个数据位存储在存储元件中，该存储元件具有取决于所存储的位的状态，基本单元的两个阵列形成两种类型的相变存储器，其中存储元件由相变材料的体积形成，该相变材料被配置为取决于所存储的位而具有晶态或非晶态，每个第一基本单元包括第一材料的体积，并且每个第二基本单元包括第二材料的体积，第二材料与第一材料不同，第二材料取决于所存储的位而具有晶态或非晶态，每个基本单元包括加热连接器，加热连接器被配置用于加热电流的通道，该加热电流适于引起所述基本单元的相变材料的体积的相变。
电子芯片通过独立采取的以下不同特征或根据其所有可能的组合来有利地完成：
-第二材料具有的熔化温度比第一材料的熔化温度低至少50℃，并且优选地比第一材料的熔化温度低至少80℃，并且更优选地比第一材料的熔化温度低至少120℃；
-第一材料和第二材料为硫属化物，并且优选地为三元硫属化合物；
-第一相变材料和第二相变材料由锗-锑-碲制成，第一材料具有比第二材料的锗含量大至少三倍的锗含量，并且第二材料具有比第一材料的锑含量大至少三倍的锑含量；
-第一材料由具有大于60％的锗含量的锗-锑-碲制成，第二材料由具有大于60％的锑含量的锗-锑-碲制成；
-第一基本单元的存储元件包括第一相变材料的体积，并且第二基本单元的存储元件包括第二相变材料的体积；
-第二基本单元的第二相变材料的体积对应于与穿过第一绝缘层的金属接触接触的下部加热连接器。
本公开还涉及一种用于制造根据本公开的电子芯片的方法，该方法包括：
a)提供电子芯片的启动器，该启动器包括：穿过第一绝缘层的多个金属接触、电子芯片的与要生成的第一基本单元相对应的第一区域、以及电子芯片的与要生成的第二基本单元相对应的第二区域；
b)在第一绝缘层上生成下部加热连接器，该下部加热连接器穿过中间层，该下部加热连接器适于连接至少第一区域的金属接触，间隔件被插入在相邻的下部加热连接器之间；
c)连续沉积两个相变材料，第一材料被沉积在中间层上，与下部加热连接器接触，并且上部导体在第一材料上通过第二导电层的沉积而被形成，然而使用第一蚀刻掩模在与第二基本单元相对应的第二区域中生成预先蚀刻的至少一个空间之后，第二材料被沉积，该第一蚀刻掩模具有面向所述第二区域的开口，第二材料被沉积在预先蚀刻的该空间中，第二材料后续从至少第一区域被去除；
d)分离蚀刻第一基本单元和第二基本单元；以及
e)在第一基本单元和第二基本单元之间形成绝缘层，以及金属化以形成连接第一基本单元和第二基本单元的上部导体的导线。
步骤c)可以包括以下子步骤：
c1)在中间层上沉积第一材料，该第一材料与下部加热连接器接触；
c2)在第一材料上沉积导电层，该导电层旨在形成用于第一基本单元的上部导体；
c3)将第一蚀刻掩模放置在适当位置以具有面向第二区域的开口，并且蚀刻导电层和第一材料以在第二区域处生成预先蚀刻的空间；
c4)在第一区域和第二区域处沉积第二材料，以及在第二材料上沉积导电层，第二材料在第二区域中与下部加热连接器接触，该导电层旨在形成用于第二基本单元的上部连接器；以及
c5)将第二蚀刻掩模放置在适当位置以覆盖第二区域并且露出第一区域，并且从第一区域去除第二材料。
在步骤b)期间，下部加热连接器可以与第一区域和第二区域的金属接触接触。
步骤c)可以包括以下子步骤：
c1')将第一蚀刻掩模放置在适当位置以具有未覆盖第二区域的开口，并且将中间层向下蚀刻到第一绝缘层；
c2')沉积第二材料，所述第二材料与第二区域的金属接触接触；
c3')从第一区域去除第二材料以露出中间层；以及
c4')在第一区域和第二区域处沉积第一材料，并且在第一材料上沉积导电层，该导电层旨在形成上部导体。
在步骤b)期间，下部加热连接器然后仅与第一区域的金属接触接触。
附图说明
通过以下描述，该方法的其他特征、目的和优势将变得清楚，该描述仅是说明性的而非限制性的，并且应参照附图来阅读，其中：
图1示出了根据本公开的实施例的由第一制造方法得到的电子芯片；
图2示出了根据本公开的实施例的用于制造电子芯片的第一方法的步骤；
图3示出了根据本公开的实施例的用于制造电子芯片的第一方法的步骤，该步骤接在图2之后；
图4示出了根据本公开的实施例的用于制造电子芯片的第一方法的步骤，该步骤接在图3之后；
图5示出了根据本公开的实施例的用于制造电子芯片的第一方法的步骤，该步骤接在图4之后；
图6示出了根据本公开的实施例的用于制造电子芯片的第一方法的步骤，该步骤接在图5之后；
图7示出了根据本公开的实施例的用于制造电子芯片的第一方法的步骤，该步骤接在图6之后；
图8示出了根据本公开的实施例的用于制造电子芯片的第一方法的步骤，该步骤接在图7之后；
图9示出了根据本公开的实施例的用于制造电子芯片的第一方法的步骤，该步骤接在图8之后；
图10示出了根据本公开的实施例的用于制造电子芯片的第一方法的步骤，该步骤接在图9之后；
图11示出了根据本公开的实施例的由第二制造方法得到的电子芯片；
图12示出了根据本公开的实施例的用于制造电子芯片的第二方法的步骤；
图13示出了根据本公开的实施例的用于制造电子芯片的第二方法的步骤，该步骤接在图12之后；
图14示出了根据本公开的实施例的用于制造电子芯片的第二方法的步骤，该步骤接在图13之后；
图15示出了根据本公开的实施例的用于制造电子芯片的第二方法的步骤，该步骤接在图14之后；
图16示出了根据本公开的实施例的用于制造电子芯片的第二方法的步骤，该步骤接在图12之后；
图17示出了根据本公开的实施例的用于制造电子芯片的第二方法的步骤，该步骤接在图16之后；
图18示出了根据本公开的实施例的用于制造电子芯片的第二方法的步骤，该步骤接在图17之后。
具体实施方式
参考图1和图11，电子芯片至少包括第一基本单元100a的第一阵列和第二基本单元100b的第二阵列，每个基本单元100a、100b均被配置为将至少一个数据位存储在存储元件中，该存储元件具有取决于所存储的位的状态。第一基本单元100a位于电子芯片的第一区域A中，而第二基本单元100b位于电子芯片的第二区域B中。
基本单元100a、100b的两个阵列形成两种类型的相变存储器，其中存储元件由相变材料的体积102a、102b形成，该相变材料取决于所存储的位而具有晶态或非晶态。每个第一基本单元100a包括第一材料的体积102a，并且每个第二基本单元100b包括第二材料的体积102b，第二材料与第一材料不同。第二材料可以具有比第一材料的熔化温度低至少50℃的熔化温度，并且优选地比第一材料的熔化温度低至少80℃，并且进一步优选地比第一材料的熔化温度低至少120℃。优选地，第一相变材料是硫属化物，并且进一步优选地是三元硫属化合物。优选地，第一材料具有比第二材料的锗含量大至少三倍的锗含量，并且第二材料具有比第一材料的锑含量大至少三倍的锑含量。具体地，第一材料可以由锗-锑-碲(GeSbTe)制成，其中锗的含量占大部分，大于60％，并且优选地大于70％，并且进一步优选地至少80％。优选地，第二材料是硫属化物，并且进一步优选地是三元硫属化合物。具体地，第二材料可以由锗-锑-碲(GeSbTe)制成，其中锑的含量占大部分，大于60％，并且优选地大于70％，并且进一步优选地至少80％。
在诸如图1和图11所示的实施例中，第一单元100a包括在金属接触2a上方的第一相变材料的体积102a，第一相变材料的体积102a由下部加热连接器104a和由上部导体106a围绕。在该第一基本单元100a中，取决于所存储的位而具有晶态或非晶态的存储元件由第一相变材料的体积102a构成。
在诸如图1所示的实施例中，第二单元100b包括在金属接触2b上方的第二相变材料的体积102b，第二相变材料的体积102b由下部加热连接器104b和上部导体106b围绕。在该第二基本单元100b中，取决于所存储的位而具有晶态或非晶态的存储元件由第二相变材料的体积102b构成。
在诸如图11所示的实施例中，第二单元100b包括在金属接触2b上方的第二相变材料的体积102b，第二相变材料的体积102b形成下部加热连接器104b，在下部加热连接器104b的上方具有第一相变材料的体积112，第一相变材料的体积112被上部导体106b覆盖。在该第二基本单元100b中，取决于所存储的位而具有晶态或非晶态的存储元件至少包括形成下部加热连接器104b的第二相变材料的体积102b，并且可选地还包括第一相变材料的体积112。
现在将描述用于制造电子芯片的若干方法，该电子芯片至少包括形成两种类型的相变存储器的第一基本单元的第一阵列和第二基本单元的第二阵列。在下面的描述中，术语“蚀刻”在广义上用于表示在晶片的表面上的一层或多层材料的去除。蚀刻可以是湿法或干法，并且可以例如在光刻方法内实施，并且因此可以对应于诸如图案化的方法。
第一制造方法
参考图1至图10，第一制造方法使得可以获得这种电子芯片。该方法的第一步骤包括由前段制程(FEOL)提供电子芯片的启动器1，如图2所示。为了简化描述，这里将仅讨论与形成两种类型的相变存储器的基本单元的第一阵列和基本单元的第二阵列的制造相对应的制造部分。其他部分(处理器、其他存储器、场效应晶体管等)尽管在制造过程中也存在，但未在图中示出，也未在本文中详细说明。
在该情况下，因此启动器1在衬底的表面上具有诸如晶体管和选择器的装置，该装置形成存储器的逻辑的部分。该部分在图中未示出，只要它涉及对于本领域技术人员已知的且不受本公开影响的部分。优选地，衬底由绝缘体上硅形成。启动器1包括(例如由钨制成的)多个金属接触2a、2b、2c，该多个金属接触2a、2b、2c穿过(例如由SiO2制成的)第一绝缘层4，该第一绝缘层4可以在(例如由氮化硅制成的)钝化层6的表面上形成。
电子芯片及其启动器1可以被划分为若干空间区域，每个空间区域对应于旨在在其中生成芯片的部件的位置。在图示的示例中，电子芯片的第一区域A对应于要生成的第一基本单元，第二区域B对应于要生成的第二基本单元，并且第三区域C对应于电子芯片的层级之间的连接。为了简化起见，第一区域A被示为与第二区域B相邻。然而，其他区域可以将它们分离开。此外，其中可以存在若干第一区域A和若干第二区域B，每个区域都旨在接收存储器阵列。第三区域C的存在用来示出该制造方法与其他部件的生产的兼容性的示例，但该第三区域C及其特性是可选的，并且有时将被省略。
金属接触2a、2b、2c规则地分布在第一绝缘层4中，并且穿过第一绝缘层4和第一钝化层6两者。金属接触2a、2b、2c在第一绝缘层4的表面上齐平。为简化起见，在图中显示的部段中，每个区域仅图示了两个接触，但可理解的是，实际上，至少针对第一区域A和第二区域B，更多(有时数百个，更通常是数千个)的金属接触2a、2b被对准，因为基本单元的每个阵列通常包括数千或数百万个基本单元。
在电子芯片的启动器1上，尤其是在第一绝缘层4上，生成下部加热连接器，该下部加热连接器穿过优选地由氮化硅制成的钝化层，以至少连接第一区域A的金属接触2a，并且在该实施例中还连接第二区域B的金属接触2b和第三区域C的金属接触2c。这些下部加热连接器将用于使加热电流循环并通过焦耳效应加热。
为此，如图3所示，优选地由氮化硅制成的中间层10被布置在第一绝缘层4的表面上，从而覆盖与之齐平的金属接触2a、2b、2c。接下来，通常由二氧化硅制成的第二绝缘层12被沉积在中间层10上。借助于具有在第一区域A处的开口和在第二区域B处的开口的初始蚀刻掩模，沟槽14a、14b通过蚀刻直到到达第一绝缘层4并且至少部分地露出第一区域A和第二区域B的每个金属接触2a、2b来布置。在所图示的示例中，每个沟槽14a、14b跨在两个金属接触2a、2b上，并且因此使得可以同时露出金属接触2a、2b。优选地，沟槽14a、14b的壁在第一区域A和第二区域B的金属接触2a、2b的上方。
接下来，沉积第一导电层15，例如该第一导电层15由氮化钛或氮化硅钛制成。该第一导电层15旨在形成下部加热导体。像其他层一样，该第一导电层15覆盖整个启动器1，并且因此针对未被蚀刻的区域，覆盖第二绝缘层12；并且针对经蚀刻的区域，覆盖第一绝缘层4，在沟槽14a、14b中，第一区域A和第二区域B的金属接触2a、2b在第一绝缘层4的表面上齐平。在该第一导电层15上可以沉积例如由氮化硅制成的第二钝化层16。当沟槽14a、14b的壁在金属接触2a、2b上方时，覆盖它们的导电层15也位于金属接触2a、2b的上方。
接下来，执行在沟槽14a、14b中的间隔件18a、18b的形成，间隔件18a、18b在由第一导电层15形成的相邻的下部加热连接器104a、104b之间，相邻的下部加热连接器104a、104b之间直接在两个相邻的金属接触2a、2b上方。为此，蚀刻例如通过去除至少在沟槽14a、14b中的第二钝化层16来执行。可以进行附加的氮化硅沉积，然后至少在沟槽14a、14b中进行另一蚀刻。因此，在两个相邻的金属接触2a、2b之间的第一绝缘层4的表面上的导电层15被去除。接下来，例如由二氧化硅SiO2制成的绝缘间隔件18a、18b可以被布置，以填充因此从沟槽14a、14b露出的空间。
接下来，例如通过化学机械平坦化，在中间层10的表面的层级处，中间层10上方的部分被去除，以使启动器1平坦化。然而第二绝缘层12因此被完全去除，贯穿沟槽14a、14b的导电层15和第二钝化层16的位于中间层10的表面下方的部分以及间隔件18a、18b被保留。然后获得图4的启动器1。导电层15的保留部分形成下部加热连接器104a、104b，并且间隔件18a、18b被插入在相邻的下部加热连接器104a、104b之间。
如图5所示，第一材料20的层被沉积在中间层10上，与第一区域A和第二区域B的下部加热连接器104a、104b接触。第一材料20旨在形成基本单元的第一阵列的存储元件的部分，该存储元件的部分的状态取决于所存储的位。更准确地，第一材料20的体积取决于在其形成的部分的存储元件中所存储的位而具有晶态或非晶态。因此，第一材料具有形成相变存储器元件的适当特性，并且具体地具有保留其晶态或非晶态的特性，该特性足以确保存储元件长期保持(数年)在其中所存储的位。优选地，第一材料是硫属化物，并且进一步优选地是三元硫属化合物。具体地，第一材料可以由锗-锑-碲(GeSbTe)制成，其中锗的含量占大部分，大于60％，并且优选地大于70％，并且进一步优选地至少80％。
如图5所示，第二导电层22被沉积在第一材料20的层上方，第二导电层22例如由氮化钛或氮化硅钛制成。该第二导电层22旨在形成用于每个第一基本单元100a的上部导电连接器106a，上部导电连接器106a旨在使电流能够循环通过第一基本单元100a。例如由氮化硅制成的第三钝化层24可以沉积在第二导电层22上。
如图6所示，然后将第一蚀刻掩模26放置在适当位置。该第一蚀刻掩模26具有面向第二区域B的开口28，但覆盖其他区域A、C。接下来，在第二区域B处，执行对第二导电层22和第一材料20的层以及钝化层24的蚀刻，以生成经蚀刻的空间30。经蚀刻的空间30因此在第二区域B处露出中间层10的表面，在中间层10的表面上，第二区域B的下部加热连接器104b是齐平的。
如图7所示，接下来，第二材料32的层被沉积在对应于第二区域B的经蚀刻的部分(在经蚀刻的空间30中)以及至少对应于第一区域A和第三区域C的未被蚀刻的部分上。覆盖中间层10的经蚀刻的空间30的底部的第二材料32因此在第二区域B中，与下部加热连接器104b接触。第二材料32不同于第一材料20，并且旨在形成基本单元的第二阵列的存储元件的部分，该存储元件的部分的状态取决于所存储的位。更准确地，第二材料32的体积取决于在其形成的部分的存储元件中存储的位而具有晶态或非晶态。因此，第二材料具有形成相变存储器元件的适当特性，并且具体地具有改变其晶态或非晶态的特性，这使得第二基本单元能够具有比第一基本单元更快的访问速度(读取和/或写入)。为此，第二材料可以具有比第一材料的熔化温度低至少50℃的熔化温度，并且优选地比第一材料的熔化温度低至少80℃，并且进一步优选地比第二材料的熔化温度低至少120℃。每种材料的熔化温度可以例如通过所谓的“Rs(T)”方法来确定，其中样品材料的电阻作为温度的函数进行测量。熔化温度对应于观察到电阻急剧下降的温度，这归因于被测材料的熔化。
优选地，第二材料是硫属化物，并且进一步优选地是三元硫属化合物。特别地，第二材料可以由锗-锑-碲(GeSbTe)制成，其中锑的含量占大部分，大于60％，并且优选地大于70％，并且进一步优选地至少80％。
接下来，在第二材料32的层上沉积第三导电层34，第三导电层34旨在形成用于第二基本单元100b的第二上部导体106b。可以在第三导电层34上沉积例如由氮化硅制成的第五钝化层36。在经蚀刻的空间30处，第二材料32的层、第三导电层34和第五钝化层36相对于它们在第一区域A和第三区域C上方的层级而留下凹槽38。
如图8所示，接下来，将第二蚀刻掩模40放置在适当位置。该第二蚀刻掩模40覆盖第二区域B的对应于凹槽38的空间，该凹槽38为在沉积第二材料32的层、第三导电层34和第五钝化层36之后经蚀刻的空间30的剩余物。另一方面，第二蚀刻掩模40使第一区域A和第三区域C露出。要注意的是，考虑到必要的尺寸公差，在覆盖蚀刻掩模40的部分与凹槽38的由第五钝化层36覆盖的壁之间存在余隙(clearance)42。
接下来，执行从第一区域A和第三区域C去除第二材料。该去除优选地通过在第二蚀刻掩模40的开口部分中执行蚀刻来完成，尤其是在第一区域A处。该蚀刻使得可以从第一区域A和第三区域C去除第二材料。蚀刻被执行直到在第一区域A和第三区域C处露出第三钝化层24。备选地，可以通过化学机械平坦化(CMP)从第一区域A和第三区域C去除第二材料。
如图9所示，启动器1然后具有平坦的表面，该平坦的表面在第一区域A和第三区域C处由第二导电层22和第一材料20上方的第三钝化层24形成。在第二区域B处，该第二区域B的中心部分B1和第二区域B的外围部分B2被区分，第二区域B的中心部分B1受覆盖第二蚀刻掩模40的部分保护，而第二区域B的外围部分B2不受覆盖第二蚀刻掩模40的部分保护。在第二区域B的中心部分B1中，启动器1的表面由在覆盖第二蚀刻掩模40的部分下的第五钝化层36形成，第五钝化层36下方为第三导电层34和第二材料32，第三导电层34旨在形成第二上部导体106b。
第二区域B的未被蚀刻覆盖的外围部分B2对应于凹槽38的壁，即第五钝化层36、第三导电层34和第二材料已被蚀刻并因此与第三钝化层24平齐。由于在覆盖蚀刻掩模40的部分与由第五钝化层36覆盖的凹槽38的壁之间存在余隙42，因此外围部分B2还包括在其与中心部分B1的界限处由在余隙42中的蚀刻动作所产生的中空44。这些中空44贯穿第五钝化层36、第三导电层34，并且可以贯穿第二材料32直到中间层10(根据通过蚀刻去除的层的厚度及其性质)。
接下来，对第一基本单元和第二基本单元执行分离蚀刻。该蚀刻包括形成平行的分离沟槽46a、46b(例如，通过树脂掩模)，分离沟槽46a、46b将每个阵列的基本单元的线向下分离到第一绝缘层4。因此，分离蚀刻导致间隔件18a、18b和在这些间隔件18a、18b上方的层的去除。另一方面，在下部加热连接器104a、104b上方的层被保留，下部加热连接器104a、104b延伸到第一区域A和第二区域B的金属接触2a、2b。因此，如在图10中可见的，基本单元100a、100b的线的部段因此具有在金属接触2a、2b上方的相变材料(用于第一区域A的第一材料20和用于第二区域B的第二材料32)的体积102a、102b。该相变材料的体积102a、102b被下部加热连接器104a、104b(源自第一导电层15)和上部导体106a、106b(源自针对第一区域A的第二导电层22和针对第二区域B的第三导电层34)围绕。
分离蚀刻还包括区域A、B之间的界面48ab的蚀刻。在该分离蚀刻之后，基本单元的线彼此绝缘。分离蚀刻还可以包括在第一绝缘层4上的材料的去除，该材料在旨在形成相变存储阵列的区域之外，诸如例如用针对第三区域C。
应注意的是，由于在第二区域B的外围部分B2中存在已经通过分离蚀刻而被蚀刻的中空44，分离蚀刻可能导致第一绝缘层4的局部劣化50，该局部劣化50面朝中空44。然而，只要余隙42和因此由其产生的中空44是最小的，因为覆盖蚀刻掩模40的部分被选择以尽可能地适合凹槽38的壁，那么这些局部劣化50通常在第一绝缘层4的表面上以小于100nm的宽度延伸。
接下来，基本单元100a、100b的阵列被确定(图1)。穿过第一绝缘层4的第三区域C的金属接触2c可以通过过孔(vias)110来延伸，该过孔110通常由诸如钨的金属制成。例如由二氧化硅制成的绝缘层51可以放置在适当位置以填充基本单元100a、100b之间的间隙(interstice)。氮化物层52可以被布置在绝缘层51上。氮化物层52可以被金属间电介质(IMD)层覆盖，金属间电介质(IMD)层通常为氧化物。最后可以执行金属化，用来形成通常由诸如铜的金属制成的导线108a、108b，以连接每个基本单元100a、100b。
基本单元100a、100b的操作如下。在金属接触2a、2b与导线108a、108b之间循环的加热电流经由下部加热连接器104a、104b、第一材料20的体积102a或第二材料60的体积102b、以及上部导体106a、106b，通过焦耳效应至少在下部加热连接器104a、104b处引起加热，并且可选地在上部导体106a、106b处加热。相变材料的体积102a、102b的温度升高。为了通过相变材料的体积102a、102b的非晶态来存储位，温度升高直到超过该相变材料的熔点，然后通过相变材料的体积102a、102b的快速冷却，所述材料呈非晶态。为了通过相变材料的体积102a、102b的晶态来存储位，温度升高直到能够使相变材料结晶。然后，相变材料的体积102a、102b呈晶态。读取通过在晶态和非晶态之间的电导率差来实现。
第二制造方法
参考图12至图18，现在将描述使得可以获得图11的电子芯片的另一制造方法。如前所述，该方法的第一步骤包括由前段制程(FEOL)部分提供电子芯片的启动器1，如图12所示。为了简化描述，这里将仅讨论与形成两种类型的相变存储器的基本单元的第一阵列和基本单元的第二阵列的制造相对应的制造部分。即使其他部件(处理器、其他存储器等)在制造过程中也存在，但未在图中表示，也未在本文中详细说明。
在该情况下，因此启动器1在衬底的表面上具有诸如晶体管和选择器的装置，该装置形成存储器的逻辑的部分。该部分在图中未示出，只要它涉及对于本领域技术人员已知的且不受本公开影响的部分。优选地，衬底由绝缘体上硅形成。启动器1包括多个金属接触2a、2b、2c(例如由钨制成)，该多个金属接触2a、2b、2c穿过(例如由二氧化硅制成的)第一绝缘层4，该第一绝缘层4可以在钝化层6的表面上形成，钝化层6例如由氮化硅制成。
电子芯片及其启动器1可以被划分为若干空间区域，每个空间区域对应于旨在在其中生成芯片的部件的位置。在图示的示例中，电子芯片的第一区域A对应于要生成的第一基本单元，第二区域B对应于要生成的第二基本单元，并且第三区域C对应于电子芯片的层级之间的连接。为了简化起见，第一区域A被示为与第二区域B相邻。然而，其他区域可以将它们分离开。此外，其中可以存在若干第一区域A和若干第二区域B，每个区域都旨在接收存储器阵列。存在第三区域C以示出制造方法与其他部件的生产的兼容性的示例，但该第三区域C及其特性是可选的，并且在本说明书中有时将被省略。
金属接触2a、2b、2c规则地分布在第一绝缘层4中，并且穿过第一绝缘层4和第一钝化层6两者。金属接触2a、2b、2c在第一绝缘层4表面上齐平。为了简化，在图中显示的部段中，每个区域仅图示了两个金属接触2a、2b、2c，但明显的是，实际上，至少针对第一区域A和第二区域B，更多(有时数百个，更一般地，数千个)金属接触2a、2b被对准，因为基本单元的每个阵列通常包括数千或数百万个基本单元。
在电子芯片的启动器1上，尤其是在第一绝缘层4上，生成下部加热连接器104a，该下部加热连接器104a穿过优选地由氮化硅制成的钝化层，以至少连接第一区域A的金属接触2a，而不是第二区域B的金属接触2b。
为此，如图13所示，优选地由氮化硅制成的中间层10被布置在第一绝缘层4的表面上，从而覆盖与之齐平的金属接触2a、2b、2c。接下来，第二绝缘层12被沉积在中间层10上，该第二绝缘层12通常由二氧化硅制成。借助于具有在第一区域A处的开口的初始蚀刻掩模，沟槽14a通过向下蚀刻以到达第一绝缘层并且使第一区域A的每个金属接触2a至少部分地露出来布置。另一方面，第二区域B的金属接触2b未露出。在图示的示例中，每个沟槽14a跨两个金属接触2a，并且因此使得可以同时露出两个金属接触2a。优选地，沟槽14a的壁在第一区域A的金属接触2a的上方。
接下来，沉积第一导电层15，第一导电层15例如由氮化钛或氮化硅钛制成。该第一导电层15旨在形成用于第一基本单元100a的下部加热导体104a。像其他层一样，该第一导电层15覆盖整个启动器1，并且因此针对未被蚀刻的区域(第二区域A和第三区域C)，覆盖第二绝缘层12；并且针对经蚀刻的区域(第一区域A)，覆盖第一绝缘层4，在沟槽14a中第一区域A的金属接触2a在该第一绝缘层4的表面上齐平。在该第一导电层15上可以沉积第二钝化层16，第二钝化层16例如由氮化硅制成。当沟槽14a的壁在金属接触2a上方时，覆盖它们的导电层15也位于第一区域A的金属接触2a上方。
如先前参考图3和图4所解释的，绝缘间隔件18a在沟槽14a中形成，绝缘间隔件18a在由第一导电层15形成的相邻的下部加热连接器104a之间，相邻的下部加热连接器104a直接在两个相邻的金属接触2a上方。然而，这里仅涉及第一区域A。为此，例如蚀刻被执行以至少在沟槽14a去除第二钝化层16。可以进行附加的氮化硅沉积，然后至少在沟槽14a中进行另一蚀刻。因此，在两个相邻的金属接触2a之间的第一绝缘层4的表面上的导电层15被去除。接下来，例如由二氧化硅SiO2制成的绝缘间隔件18a可以被布置，以填充因此从沟槽14a露出的空间。
接下来，例如通过化学机械平坦化，在中间层10的表面处，中间层10上方的部分被去除，以使启动器1平坦化。然而第二绝缘层12因此被完全去除，贯穿沟槽14a的导电层15和第二钝化层16位于第一绝缘层4的表面下方的部分以及间隔件18a被保留。然后图14的启动器1被获得。导电层15的保留部分旨在形成下部加热连接器104a，并且间隔件18a被插入在第一区域A的相邻的下部加热连接器104a之间。
如图15所示，绝缘层58被布置在中间层10的表面上，该绝缘层58优选地由氧化硅制成。借助于具有未覆盖第二区域B的开口的第一蚀刻掩模，沟槽14b通过向下蚀刻以到达第一绝缘层4并且至少部分地露出第二区域B的每个金属接触2b来布置。该步骤与图6的步骤相似，除了这里蚀刻到达第二区域B的金属接触2b。另一方面，第一区域A的金属接触2a没有露出。在图示的示例中，每个沟槽14b跨两个金属接触2b，并且因此使得可以同时露出两个金属接触2b。优选地，沟槽14b的壁在第二区域B的金属接触2b上方。
接下来，第二材料60的层被沉积在对应于第二区域B的沟槽14b中以及至少对应于第一区域A和第三区域C的绝缘层58的未被蚀刻的部分上。因此，覆盖沟槽14b的底部的第二材料60与第一绝缘层4接触，第一区域B的金属接触2b在该第一绝缘层4的表面上齐平。当沟槽14b的壁在第二区域B的金属接触2b上方时，覆盖它的第二材料60的层也位于这些金属接触2b上方。第二钝化层16可以被沉积在第二材料60的层上，第二钝化层16例如由氮化硅制成的。
第二材料60旨在形成基本单元的第二阵列的存储元件的部分，该存储元件的部分的状态取决于所存储的位。更准确地，第二材料60的体积取决于在其形成的部分的存储元件中所存储的位而具有晶态或非晶态。因此，第二材料60具有适当的特性以形成相变存储器元件。优选地，第二材料是硫属化物，并且进一步优选地是三元硫属化合物。特别地，第二材料可以由锗-锑-碲(GeSbTe)制成，其中锑的含量占大部分，大于60％，并且优选地大于70％，并且进一步优选地至少80％。
接下来，蚀刻在沟槽14b中被执行，以去除在两个相邻金属接触2b之间的第一绝缘层4的表面上的钝化层58和第二材料60的层。接下来，绝缘间隔件18b可以被布置在因此由沟槽14b露出的空间中，绝缘间隔件18b例如由二氧化硅SiO2制成。接下来，沟槽14b可以利用绝缘体(例如二氧化硅)来填充。
接下来，从第一区域A去除第二材料被执行以露出中间层10。例如通过化学机械平坦化，在中间层10的表面处，中间层10上方的部分因此被去除以使启动器1平滑。然而绝缘层58因此被完全去除，贯穿沟槽14b的在中间层10的表面下的第二材料60的层和第二钝化层16的部分以及间隔件18b被保留。然后图16的启动器1被获得。第二材料60的保留部分既形成下部加热连接器104b，又形成取决于所存储的位而具有晶态或非晶态的相变材料的体积。
如图17所示，第一相变材料20的层沉积在第一区域A和第二区域B处的中间层10上。第一材料20的层与第一区域A和第二区域B的下部加热连接器104a、104b接触。第一材料旨在形成基本单元的第一阵列的存储元件的部分，存储元件的状态取决于所存储的位。更准确地，第一材料的体积取决于在其形成的存储元件的部分中所存储的位而具有晶态或非晶态。因此，第一材料具有适当特性以形成相变存储器元件，并且具体地具有保留其晶态或非晶态的特性，该特性足以确保存储元件能够实现对其中所存储的位的长期保持(数年)。值得注意的是，该保持比由第二材料形成的第二存储元件的保持更好。为此，第一材料的熔化温度可以比第二材料的熔化温度高至少50℃，并且优选地比第二材料的熔化温度高至少80℃，并且进一步优选地比第二材料的熔化温度高至少120℃。每种材料的熔化温度可以例如通过所谓的“Rs(T)”方法来确定，其中材料样品的电阻作为温度的函数来被测量。熔化温度对应于观察到电阻急剧下降的温度，这归因于被测材料的熔化。
优选地，第一材料是硫属化物，并且进一步优选地是三元硫属化合物。具体地，第一材料可以由锗-锑-碲(GeSbTe)制成，其中锗的含量占大部分，大于60％，并且优选地大于70％，并且进一步优选地至少80％。
如图17所示，在第一材料20的层上方，第二导电层22被沉积，该第二导电层22例如由氮化钛或氮化硅钛制成。该第二导电层22旨在形成针对第一区域A和第二区域B的存储元件的上部导体106a、106b。第三钝化层24可以沉积在第二导电层22上，第三钝化层24例如由氮化硅制成。
接下来，第一基本单元100a和第二基本单元100b的分离蚀刻被执行。该蚀刻包括平行的分离沟槽46a、46b的形成(例如通过光刻)，分离沟槽46a、46b将每个阵列的基本单元100a、100b的线向下分离到第一绝缘层4。该分离蚀刻因此导致间隔件18a、18b和在这些间隔件18a、18b上方的层的去除。另一方面，在下部加热连接器104a、104b上方的层被保留，下部加热连接器104a、104b延伸到第一区域A和第二区域B的金属接触2a、2b。
因此，如在图18中可见，第一基本单元100a的部段因此具有在金属接触2a的上方的第一相变材料20的体积102a，第一相变材料20的体积102a由(源自第一导电层15的)下部加热连接器104a和(源自第二导电层22的)上部导体106a围绕。第二基本单元100b的部段具有在金属接触2b上方的第二相变材料60的体积102b，第二相变材料60的体积102b还形成下部加热连接器104b。在该第二相变材料60的体积102b上方存在第一相变材料20的体积112b和(源自第二导电层22的)上部导体106b。
分离蚀刻还包括对区域A、B之间的界面48ab的蚀刻。在该分离蚀刻之后，基本单元100a、100b的线彼此绝缘。分离蚀刻还可包括对第一绝缘层4上的材料的去除，该材料在旨在形成相变存储器的阵列的区域之外，诸如例如针对第三区域C。
接下来，基本单元100a、100b的阵列被确定(图11)。穿过第一绝缘层4的第三区域C的金属接触2c可以通过过孔110来延伸，过孔110通常由诸如钨的金属制成。绝缘层51可以被放置在适当位置以填充基本单元100a、100b之间的间隙，绝缘层51例如由二氧化硅制成。氮化物层52可以布置在绝缘层51上。氮化物层52可以被金属间电介质(IMD)层覆盖，金属间电介质(IMD)层通常为氧化物。最后可以执行金属化，以形成通常由诸如铜的金属制成的导线108a、108b，以连接每个基本单元100a、100b。
第一基本单元100a的操作如下。经由下部加热连接器104a、第一材料20的体积102a和上部导体106a，在金属接触2a与导线108a之间循环的电流通过焦耳效应至少在下部加热连接器104a处引起加热，并且可选地在上部导体106a处加热。第一材料20的体积102a的温度升高。为了通过第一材料20的体积102a的非晶态来存储位，温度升高直到超过该第一材料20的熔点，然后通过第一材料20的体积102a的快速冷却，所述材料呈非晶态。为了通过第一材料20的体积102a的晶态来存储位，温度升高直到能够使第一材料结晶，但温度要保持在该第一材料20的熔点之下。然后，第一材料20的体积102a呈晶态。读取通过在晶态和非晶态之间的电导率差来实现。
第二基本单元100b的操作如下。经由第二材料60的体积102b、第一材料20的体积112和上部导体106b，在金属接触2b与导线108b之间循环的电流通过焦耳效应引起第二材料60的体积102b的加热，并且可选地引起上部导体106b的加热。第二材料60的体积102b的温度升高。为了通过第一材料60的体积102b的非晶态来存储位，温度升高直到超过该第二材料60的熔点，然后通过第二材料60的体积102b的快速冷却，所述材料呈非晶态。优选地，该温度不超过第一材料20的熔点(第一材料20的熔点比第二材料60的熔点高)。为了通过第二材料60的体积102b的晶态来存储位，该温度升高直到使第二材料60能够结晶，但保持在该第二材料60的熔点之下。然后，第二材料60的体积102b呈晶态。读取通过在晶态和非晶态之间的电导率差来实现。
本公开不限于在附图中描述和表示的实施例。尤其从各种技术特征的组成的观点来看或通过技术等价物的替代，修改仍然是可能的，而这样并不会超出本公开的保护范围。本公开的实施例可以包括如下示例。
项1.一种电子芯片，至少包括：第一基本单元(100a)的第一阵列和第二基本单元(100b)的第二阵列，每个基本单元(100a、100b)均将至少一个数据位存储在存储元件中，所述存储元件具有取决于所存储的位的状态；
基本单元(100a、100b)的两个阵列形成两种类型的相变存储器，其中所述存储元件由相变材料的体积(102a、102b)形成，所述相变材料被配置为取决于所存储的位而具有晶态或非晶态，每个第一基本单元(100a)包括第一材料(20)的体积(102a)，并且每个第二基本单元(100b)包括第二材料(32、60)的体积(102b)，所述第二材料与所述第一材料不同，所述第二材料取决于所存储的位而具有晶态或非晶态，每个基本单元(100a、100b)包括加热连接器(104a、104b)，所述加热连接器(104a、104b)被配置用于加热电流的通道，所述加热电流适于引起所述基本单元(100a、100b)的相变材料的体积的相变。
项2.根据项1所述的电子芯片，其中所述第二材料具有的熔化温度比所述第一材料的熔化温度低至少50℃，并且优选地比所述第一材料的熔化温度低至少80℃，并且更优选地比所述第一材料的熔化温度低至少120℃。
项3.根据项1所述的电子芯片，其中所述第一材料和所述第二材料为硫属化物，并且更优选地为三元硫属化合物。
项4.根据项3所述的电子芯片，其中所述第一相变材料和所述第二相变材料由锗-锑-碲GeSbTe制成，所述第一材料具有比所述第二材料的锗含量大至少三倍的锗含量，并且所述第二材料具有比所述第一材料的锑含量大至少三倍的锑含量。
项5.根据项1所述的电子芯片，其中所述第一材料由具有大于60％的锗含量的锗-锑-碲制成，并且所述第二材料由具有大于60％的锑含量的锗-锑-碲制成。
项6.根据项1所述的电子芯片，其中第一基本单元(100a)的所述存储元件包括第一相变材料的所述体积(102a)，并且第二基本单元的所述存储元件包括第二相变材料的所述体积(102b)。
项7.根据项6所述的电子芯片，其中第二基本单元的第二相变材料的所述体积(102b)对应于下部加热连接器(104b)，所述下部加热连接器(104b)与穿过第一绝缘层(4)的金属接触(2b)接触。
项8.一种用于制造根据项1所述的电子芯片的方法，包括：
a)提供电子芯片的启动器(1)，所述启动器(1)包括：穿过第一绝缘层(4)的多个金属接触(2a、2b、2c)、所述电子芯片的与要生成的所述第一基本单元(100a)对应的第一区域(A)、所述电子芯片的与要生成的所述第二基本单元(100b)对应的第二区域(B)；
b)在所述第一绝缘层(4)上生成穿过中间层(10)的下部加热连接器(104a、104b)，所述下部加热连接器(104a、104b)适于至少连接所述第一区域(A)的所述金属接触(2a)，间隔件(18a)被插入在相邻的下部加热连接器之间；
c)连续沉积两个所述相变材料，所述第一材料(20)被沉积在所述中间层(10)上，与所述下部加热连接器(104a)接触，并且上部导体(106a、106b)在所述第一材料上通过沉积第二导电层(22)而被形成，然而在与所述第二基本单元对应的第二区域(B)中利用第一蚀刻掩模(26)生成预先蚀刻的至少一个空间(30、14b)之后，所述第二材料(60、32)被沉积，所述第一蚀刻掩模(26)具有面向所述第二区域(B)的开口(28)，所述第二材料被沉积在预先蚀刻的该空间(30、14b)中，所述第二材料后续至少从所述第一区域(A)被去除；
d)分离蚀刻所述第一基本单元(100a)和所述第二基本单元(100b)；
e)在所述第一基本单元和所述第二基本单元之间形成绝缘层，并且进行金属化以形成导线，所述导线连接所述第一基本单元和所述第二基本单元的所述上部导体(106a、106b)。
项9.根据项8所述的方法，其中步骤c)包括以下子步骤：
c1)在所述中间层(10)上沉积与所述下部加热连接器(104a)接触的所述第一材料(20)；
c2)在所述第一材料(20)上沉积导电层(22)，所述导电层(22)旨在形成用于所述第一基本单元(100a)的上部导体(106a)；
c3)将所述第一蚀刻掩模(26)放置在适当位置以具有面向所述第二区域(B)的开口，并且蚀刻所述导电层(22)和所述第一材料(20)以在所述第二区域(B)处生成预先蚀刻的空间(30)；
c4)在所述第一区域(A)和所述第二区域(B)处沉积所述第二材料(32)，所述第二材料(32)在所述第二区域(B)中与所述下部加热连接器(104b)接触，以及在所述第二材料(32)上沉积导电层(34)，所述导电层(34)旨在形成用于所述第二基本单元(100b)的上部连接器(106b)；
c5)将第二蚀刻掩模(40)放置在适当位置以覆盖所述第二区域(B)并且露出所述第一区域(A)，并且从所述第一区域(A)去除所述第二材料(32)。
项10.根据项8所述的方法，其中在步骤b)期间，所述下部加热连接器(104b)与所述第一区域(A)和所述第二区域(B)的所述金属接触(2a、2b)接触。
项11.根据项8所述的方法，其中步骤c)包括以下子步骤：
c1')将所述第一蚀刻掩模放置在适当位置以具有未覆盖所述第二区域(B)的开口，并且将所述中间层(10)向下蚀刻到所述第一绝缘层(4)；
c2')沉积所述第二材料(60)，所述第二材料(60)与所述第二区域(B)的金属接触(2b)接触；
c3')从所述第一区域(A)去除所述第二材料(60)以露出所述中间层(10)；
c4')在所述第一区域(A)和所述第二区域(B)处沉积所述第一材料(20)，以及在所述第一材料(20)上沉积导电层(22)，所述导电层(22)旨在形成上部导体(106a、106b)。
项12.根据项8所述的方法，其中在步骤b)期间，所述下部加热连接器(104a)仅与所述第一区域(A)的所述金属接触(2a)接触。
可以将上述各种实施例组合以提供其他实施例。可以根据以上详细描述对实施例进行这些和其他改变。通常，在以下权利要求书中，所使用的术语不应解释为将权利要求书限制为说明书和权利要求书中公开的特定实施例，而应解释为包括所有可能的实施例以及这种权利要求被赋予的等同方案全部范围。因此，权利要求不受本公开的限制。

Claims (20)

1.一种电子芯片，包括：第一基本单元的第一阵列和第二基本单元的第二阵列，每个基本单元均将至少一个数据位存储在存储元件中，所述存储元件具有取决于所存储的位的状态；
其中基本单元的所述第一阵列和基本单元的所述第二阵列形成两种类型的相变存储器，其中所述存储元件由相变材料的体积形成，所述相变材料的体积被配置为取决于所存储的位而具有晶态或非晶态，每个第一基本单元包括第一相变材料的体积，并且每个第二基本单元包括第二相变材料的体积，所述第二相变材料与所述第一相变材料不同，所述第二相变材料取决于所存储的位而具有晶态或非晶态，每个基本单元包括加热连接器，所述加热连接器被配置为使加热电流通过，以引起所述基本单元的所述相变材料的体积的相变。
2.根据权利要求1所述的电子芯片，其中所述第二相变材料具有的熔化温度比所述第一相变材料的熔化温度低至少50℃。
3.根据权利要求1所述的电子芯片，其中所述第二相变材料具有的熔化温度比所述第一相变材料的熔化温度低至少80℃。
4.根据权利要求1所述的电子芯片，其中所述第二相变材料具有的熔化温度比所述第一相变材料的熔化温度低至少120℃。
5.根据权利要求1所述的电子芯片，其中所述第一相变材料和所述第二相变材料为硫属化物。
6.根据权利要求5所述的电子芯片，其中所述第一相变材料和所述第二相变材料为三元硫属化合物。
7.根据权利要求6所述的电子芯片，其中所述第一相变材料和所述第二相变材料由锗-锑-碲制成，所述第一相变材料具有比所述第二相变材料的锗含量大至少三倍的锗含量，并且所述第二相变材料具有比所述第一相变材料的锑含量大至少三倍的锑含量。
8.根据权利要求1所述的电子芯片，其中所述第一相变材料包括大于60％的锗含量的锗-锑-碲，并且所述第二相变材料包括具有大于60％的锑含量的锗-锑-碲。
9.根据权利要求1所述的电子芯片，其中每个第一基本单元的所述存储元件包括所述第一相变材料的所述体积，并且每个第二基本单元的所述存储元件包括所述第二相变材料的所述体积。
10.根据权利要求9所述的电子芯片，其中每个第二基本单元的所述第二相变材料的所述体积对应于加热连接器，所述加热连接器与穿过绝缘层的金属接触相接触。
11.一种用于制造电子芯片的方法，包括：
在第一绝缘层上形成多个下部加热连接器、穿过所述第一绝缘层的多个金属接触、所述电子芯片的与第一基本单元对应的第一区域以及所述电子芯片的与第二基本单元对应的第二区域，其中所述下部加热连接器延伸穿过中间层，并且至少连接到所述第一区域的所述金属接触，间隔件被插入在相邻的下部加热连接器之间；
在所述中间层上沉积第一相变材料，并且所述第一相变材料与所述下部加热连接器接触；
通过沉积导电层，在所述第一相变材料上形成上部导体；
使用具有面向所述第二区域的开口的第一蚀刻掩模，在所述第二区域中形成至少一个腔，所述至少一个腔延伸穿过所述导电层和所述第一相变材料；
在所述第二区域中的所述至少一个腔中沉积第二相变材料；
在所述第一基本单元和所述第二基本单元之间形成第二绝缘层；以及
形成导线，所述导线连接所述第一基本单元和所述第二基本单元的所述上部导体。
12.根据权利要求11所述的方法，包括：
在所述第一区域和所述第二区域处沉积所述第二相变材料，所述第二相变材料在所述第二区域中与所述下部加热连接器接触；
在所述第二相变材料上沉积第二导电层，所述第二导电层形成用于所述第二基本单元的上部导体；以及
将第二蚀刻掩模放置在适当位置以覆盖所述第二区域的空间并且露出所述第一区域，并且从所述第一区域去除所述第二相变材料。
13.根据权利要求11所述的方法，其中形成所述下部加热连接器包括：形成与所述第一区域和所述第二区域的所述金属接触相接触的所述下部加热连接器。
14.根据权利要求11所述的方法，包括：
将所述第一蚀刻掩模放置在适当位置以具有未覆盖所述第二区域的开口，并且将所述中间层向下蚀刻到所述第一绝缘层；
沉积所述第二相变材料，所述第二相变材料与所述第二区域的金属接触相接触；
从所述第一区域去除所述第二相变材料以露出所述中间层；
在所述第一区域和所述第二区域处沉积所述第一相变材料，以及在所述第一材料上沉积所述导电层，所述导电层形成上部导体。
15.根据权利要求11所述的方法，其中形成所述下部加热连接器包括：形成仅与所述第一区域的所述金属接触相接触的所述下部加热连接器。
16.根据权利要求11所述的方法，其中所述第二相变材料具有的熔化温度比所述第一相变材料的熔化温度低至少50℃。
17.一种设备，包括：
第一存储器单元的阵列，所述第一存储器单元中的每个第一存储器单元包括：
第一相变材料；
在所述第一相变材料的第一表面上的导体；以及
加热元件，与所述第一相变材料的与所述第一表面相对的第二表面接触；
第二存储器单元的阵列，所述第二存储器单元中的每个第二存储器单元包括：
第二相变材料；
在所述第二相变材料的第一表面上的导体；以及
加热元件，与所述第二相变材料的与所述第一表面相对的第二表面接触；
其中所述第二相变材料具有的熔化温度比所述第一相变材料的熔化温度低至少50℃。
18.根据权利要求17所述的设备，其中所述第二相变材料具有的熔化温度比所述第一相变材料的熔化温度低至少80℃。
19.根据权利要求17所述的设备，其中所述第一相变材料和所述第二相变材料包括锗-锑-碲，所述第一相变材料具有比所述第二相变材料的锗含量大至少三倍的锗含量，并且所述第二相变材料具有比所述第一相变材料的锑含量大至少三倍的锑含量。
20.根据权利要求17所述的设备，其中所述第一相变材料包括具有大于60％的锗含量的锗-锑-碲，并且所述第二相变材料包括具有大于60％的锑含量的锗-锑-碲。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040042298A1 (en) * 2002-08-20 2004-03-04 Horii Hideki Phase changeable memory devices having reduced cell areas
CN101106175A (zh) * 2006-07-10 2008-01-16 奇梦达北美公司 具有不同相变材料的小功率相变存储单元
US20080068879A1 (en) * 2006-09-20 2008-03-20 Samsung Electronics Co., Ltd. Phase change memory devices including memory cells having different phase change materials and related methods and systems
US20130099188A1 (en) * 2011-10-20 2013-04-25 Jin Hyock KIM Phase-change memory device having multi-level cell and a method of manufacturing the same
CN104137261A (zh) * 2012-01-18 2014-11-05 美光科技公司 电阻性存储器单元结构及方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070034905A1 (en) * 2005-08-09 2007-02-15 Micron Technology, Inc. Phase-change memory device and its methods of formation
US7704788B2 (en) * 2007-04-06 2010-04-27 Samsung Electronics Co., Ltd. Methods of fabricating multi-bit phase-change memory devices and devices formed thereby
US7893420B2 (en) * 2007-09-20 2011-02-22 Taiwan Seminconductor Manufacturing Company, Ltd. Phase change memory with various grain sizes
US8289760B2 (en) * 2008-07-02 2012-10-16 Micron Technology, Inc. Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes
KR100990215B1 (ko) * 2008-07-17 2010-10-29 한국전자통신연구원 상변화 메모리 소자 및 그 제조 방법
KR101747095B1 (ko) * 2010-06-07 2017-06-15 삼성전자 주식회사 반도체 장치의 제조 방법
US20160072059A1 (en) * 2011-10-20 2016-03-10 SK Hynix Inc. Phase-change memory device having phase-change region divided into multi layers and operating method thereof
US9227378B2 (en) * 2012-08-07 2016-01-05 Micron Technology, Inc. Methods, devices and processes for multi-state phase change devices
US9691475B2 (en) * 2015-03-19 2017-06-27 Micron Technology, Inc. Constructions comprising stacked memory arrays
FR3053536B1 (fr) * 2016-07-04 2019-07-05 Commissariat A L'energie Atomique Et Aux Energies Alternatives Commutateur comportant une structure a base de materiau(x) a changement de phase dont une partie seulement est activable
CN106299112B (zh) * 2016-08-18 2019-06-18 中国科学院上海微系统与信息技术研究所 多态相变存储器单元器件及其制备方法
KR102641744B1 (ko) * 2017-01-20 2024-03-04 삼성전자주식회사 가변 저항 메모리 소자
KR102323249B1 (ko) * 2017-03-28 2021-11-08 삼성전자주식회사 정보 저장 패턴을 포함하는 반도체 소자
KR20200127746A (ko) * 2019-05-03 2020-11-11 에스케이하이닉스 주식회사 전자 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040042298A1 (en) * 2002-08-20 2004-03-04 Horii Hideki Phase changeable memory devices having reduced cell areas
CN101106175A (zh) * 2006-07-10 2008-01-16 奇梦达北美公司 具有不同相变材料的小功率相变存储单元
US20080068879A1 (en) * 2006-09-20 2008-03-20 Samsung Electronics Co., Ltd. Phase change memory devices including memory cells having different phase change materials and related methods and systems
CN101150138A (zh) * 2006-09-20 2008-03-26 三星电子株式会社 包括具有不同相变材料的存储器单元的相变存储器件以及相关方法和系统
US20130099188A1 (en) * 2011-10-20 2013-04-25 Jin Hyock KIM Phase-change memory device having multi-level cell and a method of manufacturing the same
CN104137261A (zh) * 2012-01-18 2014-11-05 美光科技公司 电阻性存储器单元结构及方法

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