CN113097383A - 中央处理器及其制造方法 - Google Patents

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Abstract

本发明实施例提供了一种中央处理器(CPU)及其制造方法。其中，所述CPU包括：第一半导体结构，第一半导体结构至少包括一个内核以及包含有第一导电触点的第一键合层；第二半导体结构，第二半导体结构包括第一级至第N级缓存器中部分级或全部级缓存器和包含有第二导电触点的第二键合层；部分级或全部级缓存器中不同级的缓存器包括相变存储器中不同层的存储单元层；相变存储器包括多层堆叠的存储单元层；存储单元层包括多个存储单元；其中，所述N为大于一的正整数；键合结合层，位于第一半导体结构和第二半导体结构之间；其中，第一导电触点在键合结合层处与第二导电触点电性连接。

Description

中央处理器及其制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种中央处理器(CPU，CentralProcessing Unit)及其制造方法。
背景技术
为了解决CPU运算速度与内存读写速度不匹配的矛盾，出现了CPU缓存器。CPU缓存器是位于CPU内核与内存之间的临时数据交换器，它的容量比内存小，但交换速度比内存快。CPU缓存器的容量大小和CPU缓存器距离CPU内核的距离影响了CPU的性能。
相关技术中，CPU缓存器一般包括多级，多级CPU缓存器一般均采用静态随机存取存储器(SRAM，Static Random-Access Memory)。然而，受限于SRAM的容量和体积，CPU的性能不佳。同时，提高CPU的性能和尺寸集成度成为一种挑战。
发明内容
为解决相关技术问题，本发明实施例提出一种CPU及其制造方法，能够提供较高性能的CPU以及较好的尺寸集成度。
本发明实施例提供了一种CPU，包括：
第一半导体结构，所述第一半导体结构至少包括一个内核以及包含有第一导电触点的第一键合层；
第二半导体结构，所述第二半导体结构包括第一级至第N级缓存器中部分级或全部级缓存器和包含有第二导电触点的第二键合层；所述部分级或全部级缓存器中不同级的缓存器包括相变存储器中不同层的存储单元层；所述相变存储器包括多层堆叠的存储单元层；所述存储单元层包括多个存储单元；其中，所述N为大于一的正整数；
键合结合层，位于所述第一半导体结构和所述第二半导体结构之间；其中，所述第一导电触点在所述键合结合层处与所述第二导电触点电性连接。
上述方案中，所述第一半导体结构包括一个内核、与所述内核信号连接的第一级缓存器、以及包含有第一导电触点的第一键合层；
所述第二半导体结构包括第二级至第N级缓存器和包含有第二导电触点的第二键合层；所述第二级至第N级缓存器中不同级的缓存器包括相变存储器中不同层的存储单元层；其中，所述N为大于二的正整数。
上述方案中，所述N等于四，所述第二半导体结构包括第二级至第四级缓存器和包含有第二导电触点的第二键合层；
其中，所述CPU断电时的运行状态和数据快照存储于所述第四级缓存器中。
上述方案中，所述第二半导体结构包括：
第二衬底；
位于所述第二衬底上的所述第二级至第N级缓存器；
位于所述第二级至第N级缓存器上的所述第二键合层；
所述第一半导体结构包括：
位于所述第二键合层上的所述第一键合层；
位于所述第一键合层上的所述内核以及所述第一级缓存器；
位于所述内核以及所述第一级缓存器上的第一衬底。
上述方案中，所述第一半导体结构包括：
第一衬底；
位于所述第一衬底上的所述内核以及所述第一级缓存器；
位于所述内核以及所述第一级缓存器上的所述第一键合层；
所述第二半导体结构包括：
位于所述第一键合层上的所述第二键合层；
位于所述第二键合层上的所述第二级至第N级缓存器；
位于所述第二级至第N级缓存器上的第二衬底。
本发明实施例又提供一种CPU的制造方法，包括：
形成第一半导体结构；所述第一半导体结构至少包括一个内核以及包含有第一导电触点的第一键合层；
形成第二半导体结构；所述第二半导体结构包括第一级至第N级缓存器中部分级或全部级缓存器和包含有第二导电触点的第二键合层；所述部分级或全部级缓存器中不同级的缓存器包括相变存储器中不同层的存储单元层；所述相变存储器包括多层堆叠的存储单元层；所述存储单元层包括多个存储单元；其中，所述N为大于一的正整数；
在所述第一半导体结构和所述第二半导体结构之间形成键合结合层；其中，所述第一导电触点在所述键合结合层处与所述第二导电触点电性连接。
上述方案中，形成的第一半导体结构包括一个内核、与所述内核信号连接的第一级缓存器、以及包含有第一导电触点的第一键合层；
形成的第二半导体结构包括第二级至第N级缓存器和包含有第二导电触点的第二键合层；所述第二级至第N级缓存器中不同级的缓存器包括相变存储器中不同层的存储单元层；所述相变存储器包括多层堆叠的存储单元层；所述存储单元层包括多个存储单元；其中，所述N为大于二的正整数。
上述方案中，当所述N等于四时，形成的所述第二半导体结构包括第二级至第四级缓存器和包含有第二导电触点的第二键合层；
其中，所述CPU断电时的运行状态和数据快照存储于所述第四级缓存器中。
上述方案中，所述形成第一半导体结构，包括：
提供第一衬底；
在所述第一衬底上形成所述内核以及所述第一级缓存器；
在所述内核以及所述第一级缓存器上形成所述第一键合层；
所述形成第二半导体结构，包括：
提供第二衬底；
在所述第二衬底上形成所述相变存储器，以形成所述第二级至第N级缓存器；
在所述第二级至第N级缓存器上形成所述第二键合层。
上述方案中，在形成所述键合结合层后，
所述第一半导体结构形成在所述第二半导体结构的上方；
或者，
所述第一半导体结构形成在所述第二半导体结构的下方。
本发明实施例提供了一种CPU及其制造方法，其中，所述CPU包括：第一半导体结构，所述第一半导体结构至少包括一个内核以及包含有第一导电触点的第一键合层；第二半导体结构，所述第二半导体结构包括第一级至第N级缓存器中部分级或全部级缓存器和包含有第二导电触点的第二键合层；所述部分级或全部级缓存器中不同级的缓存器包括相变存储器中不同层的存储单元层；所述相变存储器包括多层堆叠的存储单元层；所述存储单元层包括多个存储单元；其中，所述N为大于一的正整数。键合结合层，位于所述第一半导体结构和所述第二半导体结构之间；其中，所述第一导电触点在所述键合结合层处与所述第二导电触点电性连接。本发明实施例中，采用相变存储器中不同层的存储单元层作为CPU的多级缓存器中的部分级或全部级缓存器，并且CPU的部分级或全部级缓存器与内核之间是通过键合的方式连接在一起的。本领域技术人员可以理解的是，相变存储器具有较高的位密度，即具有较高的容量和较小体积，基于此，在CPU运行的过程中，较高的容量可以使得更多的数据通过CPU的缓存器来进行交换，从而提高缓存数据的使用量；同时，较小体积也可以缩短CPU中各级缓存器之间的距离，从而减少CPU内核到各级缓存器的延迟，而将CPU的多级缓存器集中在同一个相变存储器中，可以极大的缩小各级缓存器之间的距离，从而进一步减小CPU内核到各级缓存器之间的延迟；并且，集中在同一个相变存储器中的多级缓存器所在的第二半导体结构，与CPU内核所在的第一半导体结构之间，通过键合的方式连接在一起，可以进一步节省CPU的尺寸，提高CPU的尺寸集成度。如此，本发明实施例提供的CPU具有较佳的性能以及较好的尺寸集成度。
附图说明
图1a为本发明实施例提供的一种计算机的存储系统的结构示意图；
图1b为本发明实施例提供的一种CPU的组成结构布局示意图；
图2为本发明实施例提供的一种存储单元阵列的架构的结构示意图；
图3为本发明实施例提供的一种存储单元阵列与多级缓存器的对应结构示例图；
图4为本发明实施例提供的又一种CPU的组成结构示意图；
图5a为本发明实施例提供的又一种计算机的存储系统的结构示意图；
图5b为本发明实施例提供的又一种计算机的存储系统断电状态下数据存储示意图；
图5c为本发明实施例提供的又一种计算机的存储系统运行状态下数据存储示意图；
图6a为本发明实施例提供的又一种CPU的组成结构示意图；
图6b为图6a虚线框中的结构示意放大图；
图6c为本发明实施例提供的另一种CPU的组成结构示意图；
图7为本发明实施例提供的又一种CPU的制造方法的实现流程示意图；
图8为本发明实施例提供的另一种CPU的制造方法的实现流程示意图；
图9a-图9j为本发明实施例提供的又一种CPU的制造过程的剖视示意图；
图10为本发明实施例CPU的控制方法的实现流程示意图。
具体实施方式
为使本发明实施例的技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对发明的具体技术方案做进一步详细描述。
由于不同的存储技术在存储速度和造价上相差巨大，为了高效的访问数据，计算机的存储系统中将最常用的数据放在读存速度快的存储设备上，而将不常用的数据放在读存速度慢的存储设备上。存储器系统是一个具有不同容量、成本和访问时间的存储设备的层级结构。如图1a所示，从左向右设置的CPU的缓存器、主存储器、磁盘存储器的容量越来越大，但访问速度越来越慢。比如，CPU访问自身的多级缓存器(图1a中的L1、L2、L3)的速度大概在0.1纳秒(ns)；CPU的缓存器与主存储器之间的交互速度在ns级，主存储器与磁盘存储器的交互速度在微秒(us)级。左边的存储器作为右边存储器的缓冲区域来存储访问频率更高的数据。靠近CPU内核的多级缓存器是内存上一部分数据和指令的缓冲区域。主存储器缓存磁盘存储器上的数据，而这些磁盘存储器又常常作为存储在通过网络连接的其他机器的磁盘或磁带上的数据的缓冲区域。
基于存储器系统的上述架构，CPU的多级缓存器的配置在很大程度上影响着CPU的性能，甚至影响着计算机的性能。相关技术中，如图1b所示，CPU的多级缓存器(L1、L2、L3)均由密集的高速SRAM组成。由于SRAM本身的低位密度特征，在一些情况下，采用SRAM的缓存器占用CPU芯片中硅衬底一半甚至更多的尺寸。SRAM的大尺寸，导致多级缓存器间的距离较远、互连线RC延迟较大。此外，嵌入的SRAM的良率也会影响CPU的良率。
实际应用中，相变存储器是一种使用硫族化合物作为存储介质的存储技术，利用材料在不同状态下的电阻差异来保存数据。相变存储器具有可按位寻址、断电后数据不丢失、存储密度高、读写速度快等优势，被认为是最有前景的下一代存储器。
基于此，在本发明实施例中，采用相变存储器中不同层的存储单元层作为CPU的多级缓存器中的部分级或全部级缓存器，并且CPU的部分级或全部级缓存器与内核之间是通过键合的方式连接在一起的。本领域技术人员可以理解的是，相变存储器具有较高的位密度，即具有较高的容量和较小体积，基于此，在CPU运行的过程中，较高的容量可以使得更多的数据通过CPU的缓存器来进行交换，从而提高缓存数据的使用量；同时，较小体积也可以缩短CPU中各级缓存器之间的距离，从而减少CPU内核到各级缓存器的延迟，而将CPU的多级缓存器集中在同一个相变存储器中，可以极大的缩小各级缓存器之间的距离，从而进一步减小CPU内核到各级缓存器之间的延迟；并且，集中在同一个相变存储器中的多级缓存器所在的第二半导体结构，与CPU内核所在的第一半导体结构之间，通过键合的方式连接在一起，可以进一步节省CPU的尺寸，提高CPU的尺寸集成度。如此，本发明实施例提供的CPU具有较佳的性能以及较好的尺寸集成度。
将非易失性相变存储器作为CPU的第二级至第N级缓存器的方案的优势可以包括：
1、基于多级缓存器(可以是第一级至第N级缓存器，也可以是第二级至第N级缓存器)中的不同级缓存器采用同一相变存储器的不同层存储单元层，CPU内核与多级缓存器之间的数据传输速度显著提高，CPU逻辑电路的RC延迟时间更短；
2、提高CPU缓存效率并减小密集型多级缓存的尺寸和缓存数据的使用量；
3、在CPU内核与第一级缓存器所在的第一半导体结构，与第二级至第N级缓存器所在的第二半导体结构之间，通过键合的方式连接在一起的情况下，可以进一步减少CPU的尺寸，提高CPU的尺寸集成度；
4、由同一相变存储器的不同层存储单元层形成的多级缓存器，可以单独调整相变存储器，以平衡CPU性能和CPU数据保留时间；
5、相变存储器作为非易失性存储器可以合并纠错功能以确保数据准确性；
6、相变存储器作为密度更高的存储器，可以使CPU内核效率更高，系统速度更快，同时印制电路板(PCB，Printed Circuit Board)尺寸更小、管芯尺寸更小；
7、可以在断电之前快速存储CPU状态和数据的快照，以使断电前的CPU状态和数据能够快速恢复；
8、CPU芯片的成本更低，可以推动CPU芯片在人工智能(AI，ArtificialIntelligence)应用上的潜力迸发。
本发明实施例提供一种CPU。所述CPU，包括：
至少一个内核；
与所述内核信号连接的多级缓存器；其中，所述多级缓存器中不同级的缓存器包括相变存储器中不同层的存储单元层；所述相变存储器包括多层堆叠的存储单元层；所述存储单元层包括多个存储单元。
这里，CPU可以包括一个内核，也可以包括多个内核。所述多级缓存器可以理解为两级及两级以上的缓存器，实际应用中，多级缓存器可以包含三级或四级缓存器。多级缓存器依次相连，下一级缓存器作为上一次缓存器的缓存，即内核与第一级缓存器相连，第一级缓存器作为内核的缓存；第一级缓存器与第二级缓存器相连，第二级缓存器作为第一级缓存器的缓存；第二级缓存器与第三级缓存器相连，第三级缓存器作为第二级缓存器的缓存，以此类推。
这里，所述相变存储器包括存储单元阵列和外围电路；其中，所述存储单元阵列可以与所述外围电路集成在相同管芯上，这允许更宽的总线和更高的操作速度。
所述相变存储器的存储单元阵列包括多层堆叠的存储单元模块；多层堆叠的存储单元模块中的每一存储单元模块包括堆叠设置的第一地址线层、存储单元层以及第二地址线层；其中，所述第一地址线层和所述第二地址线层平行；所述第一地址线层的地址线与第二地址线层的地址线互相垂直；所述存储单元层中的每一存储单元与所述第一地址线层的地址线和第二地址线层的地址线均垂直。
实际应用中，所述第一地址线层可以包括字线层，对应地所述第二地址线层可以包括位线层；或者，第一地址线层可以包括位线层，对应地第二地址线层可以包括字线层。第一地址线层可以包括多条字线或者位线；第二地址线层可以包括多条位线或者字线；多个存储单元中的每个存储单元可以包括一个相变存储元件、一个选通元件及多个电极。
示例性的，如图2所示，所述存储单元模块的架构包括：位线层、存储单元层以及字线层；其中，存储单元层中的每个存储单元20可以包括堆叠的相变存储元件202、选通元件204以及多个电极201、203及205。通过选通元件204的导通实现电极对相变存储元件202的加热或淬火，以实现相变存储元件202的晶态与非晶态之间的切换；通过相变存储元件202的晶态与非晶态之间的切换实现数据的存储。
所述相变存储器的外围电路包括用于便于相变存储器操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括控制逻辑、数据缓冲器、解码器(解码器也可以称为译码器)、驱动器及读写电路等。当控制逻辑收到读写操作命令及地址数据时，在控制逻辑的作用下，解码器可以基于解码的地址将从驱动器产生的相应电压施加到相应的位线、字线上，以实现数据的读取操作或者写操作，并通过数据缓冲器与外部进行数据交互。
本发明实施例中，所述多级缓存器可以包括多级具有不同缓存速度的缓存器；所述相变存储器可以包括多层堆叠结构设置的存储单元层。所述多级缓存器中不同级的缓存器包括所述相变存储器中不同层的存储单元层可以理解为：多级缓存器中的部分或全部不同级的缓存器可以对应相变存储器中的多层存储单元层中不同层的存储单元层，具体地，可以是多级缓存器中的某几级缓存器一一对应于相变存储器中的多层存储单元层中各层存储单元层，也可以是多级缓存器中的全部级缓存器一一对应于相变存储器中的多层存储单元层中各层存储单元层；还可以是多级缓存器中的不同级缓存器对应于相变存储器中的多层存储单元层中不同层存储单元层，且多级缓存器中的某一级缓存器对应于相变存储器中的多层存储单元层中的某多层。也就是说，多级缓存器与多层存储单元层之间既可以是一一对应的关系，也可以是一对多的对应关系，并且，多级缓存器既可以是全部级缓存器对应同一相变存储器，也可以是部分级缓存器对应同一相变存储器。
考虑到CPU不同级缓存器的缓存速度不同，为了匹配不同的缓存速度，相变存储器中对应不同级缓存器的不同层的相变存储单元层的存储速度必需不同。实际应用中，该不同层的相变存储单元层可以通过使用不同的相变材料、或者设置不同厚度的相变存储元件、或者使用不同的介电材料、或者设置不同厚度的地址线层等来达到存储速度不同的目的。
考虑到实现的便利性，下面以相变存储器中不同级缓存器对应的不同层的存储单元层采用不同的相变材料为例，来解释说明如何实现对应不同级缓存器的不同层存储单元层的存储速度不同，以响应不同级缓存器的速度要求。
本领域技术人员可以理解的是，相变存储器是通过相变材料的非晶态与晶态之间的可逆转变实现数据的存储，而不同相变材料的非晶态与晶态之间的转换速度不同，因此，相变存储器的不同层的存储单元层采用不同的相变材料，可以使得相变存储器中的不同层的存储单元层具有不同的存储速度。
实际应用中，在一些实施例中，所述相变存储器中对应不同级缓存器的不同层的存储单元层采用具有不同的转换速度的相变材料；所述转换速度包括所述相变材料的第一状态与第二状态之间转换的速度。
这里，转换速度可以理解为某层存储单元层采用的相变材料的非晶态与晶态之间的转换速度。为了使所述相变存储器中对应不同级缓存器的不同层的存储单元层的缓存速度不同，各存储单元层采用了具有不同转换速度的相变材料。这样，多级缓存器中的各级缓存器的存储速度可根据相变材料的不同而不同，从而可以实现多级缓存器的缓存速度和存储能力逐级变化。
下面将进一步详细介绍多级缓存器与所述相变存储器中多层相变存储层之间的对应关系。
在一些实施例中，所述相变存储器包括M层堆叠的存储单元层；所述多级缓存器包括N级缓存器；其中，所述M为大于一的正整数；所述N为大于一的正整数；
若M等于N，所述相变存储器中M个不同层的存储单元层分别对应所述N级缓存器中N个不同级的缓存器；
若M大于N，所述相变存储器中J个不同层的存储单元层对应所述N级缓存器中第N级的缓存器；其中，J＝M-N+1；
若M小于N，所述相变存储器中M个不同层的存储单元层分别对应所述N级缓存器中第K级至第N级的缓存器；其中，K＝N-M+1。
实际应用中，针对M等于N的情况：
所述相变存储器中M个不同层的存储单元层分别与所述N级缓存器中N个不同级的缓存器一一对应。也就是说，所述相变存储器中的第一存储单元层用于作为第一级缓存器；所述相变存储器中的第二存储单元层用于作为第二级缓存器，以此类推，所述相变存储器中的第M层存储单元层用于作为第N级缓存器。
示例性的，M＝N＝2时，多级缓存器为二级缓存器，相变存储器包括两层堆叠的存储单元层，此时，所述相变存储器中位于底部的第一存储单元层用于作为二级缓存器中的第一级缓存器；所述相变存储器中位于所述第一存储单元层上的第二存储单元层用于作为二级缓存器中的第二级缓存器。
示例性的，M＝N＝4时，多级缓存器为四级缓存器，相变存储器包括四层堆叠的存储单元层，此时，所述相变存储器中位于底部的第一存储单元层用于作为四级缓存器中的第一级缓存器；所述相变存储器中位于所述第一存储单元层上的第二存储单元层用于作为四级缓存器中的第二级缓存器；所述相变存储器中位于第二存储单元层上的第三存储单元层用于作为四级缓存器中的第三级缓存器；所述相变存储器中位于第三存储单元层上的第四存储单元层用于作为四级缓存器中的第四级缓存器。
实际应用中，针对M大于N的情况：
所述相变存储器中M个不同层的存储单元层对应所述N级缓存器中N个不同级的缓存器。此时，所述相变存储器中的第一存储单元层用于作为N级缓存器中的第一级缓存器；所述相变存储器中的第二存储单元层用于作为N级缓存器中的第二级缓存器，以此类推，所述相变存储器中剩余的M-N+1个层存储单元层用于作为N级缓存器中的第N级缓存器；也就是说，N级缓存器中的第一级缓存器至第N-1级缓存器，分别与所述相变存储器中N-1个不同层的存储单元层一一对应，所述N级缓存器中第N级的缓存器对应所述相变存储器中M-N+1个不同层的存储单元层。
示例性的，如图3所示，M＝4，N＝3时，多级缓存器为三级缓存器，相变存储器包括四层堆叠的存储单元层，那么，所述相变存储器中位于底部的第一存储单元层用于作为三级缓存器中的第一级缓存器；所述相变存储器中位于所述第一存储单元层上的第二存储单元层用于作为三级缓存器中的第二级缓存器；所述相变存储器中位于第二存储单元层上的第三存储单元层及第四存储单元层用于作为三级缓存器中的第三级缓存器。
实际应用中，在一些实施例中，所述第一存储单元层中存储单元的相变材料包括二元相变材料；所述第二存储单元层中存储单元的相变材料包括未掺杂的三元相变材料；所述第三存储单元层中存储单元的相变材料包括具有掺杂元素的三元相变材料。
这里，所述二元相变材料可以包括Ga-Sb、In-Sb、Ge-Te、Ge-Sb、Sb-Te等系列合金材料，基于二元相变材料制作的薄膜，其特点是电学性能较为优异，晶化温度低，晶化速率快，基于此，采用二元相变材料制作的第一存储单元层读写操作速度较快。所述三元相变材料主要包括Ge-Sb-Te合金材料，基于未掺杂的三元相变材料制作的薄膜，相较于二元相变材料其特点是热稳定性增强，非晶态与晶态之间的可逆转变的操作次数增多，也就意味着，采用三元相变材料制作的第二存储单元层读写操作的速度减慢，而可重复擦写的次数增多，存储能力增强。通过对未掺杂的三元相变材料进行掺杂N、Sn、Bi、Si、C和In等元素，其结果显示，掺杂后的三元相变材料不仅可以在原有(未掺杂的三元相变材料)的基础上改善薄膜的热稳定性、降低器件的功耗、还可以提高晶态电阻或者降低熔点等；但同时，采用具有掺杂元素的三元相变材料制作的第三存储单元层相较于采用未掺杂的三元相变材料制作的第二存储单元层而言，读写操作速度减慢，而存储能力增强。
因此，采用二元相变材料、未掺杂的三元相变材料以及具有掺杂元素的三元相变材料分别作为所述相变存储器的不同存储单元层的制作材料，可以使得所述相变存储器的缓存速度逐层递减，存储能力逐层递增，以达到多级缓存器的存储速度逐级递减，存储能力逐级递增的目的。
示例性的，所述第一存储单元层中存储单元采用的相变材料包括锑碲(Sb-Te)；所述第二存储单元层中存储单元采用的相变材料包括锗锑碲(Ge-Sb-Te)；所述第三存储单元层及第四存储单元层中存储单元采用的相变材料包括掺杂氮元素(N)的锗锑碲(Ge-Sb-Te)。
实际应用中，二元合金Sb-Te因其具有更高的晶化速率被广泛用于光学存储的相变材料，这是由于Sb-Te相变材料的结晶机制是生长型，生长型机制有利于加快结晶；三元相变材料Ge-Sb-Te系列合金中，综合性能比较优异的是Ge2Sb2Te5和GeSb2Te4，基于这两种材料制作的薄膜晶化速率快(纳秒量级)，非晶态和晶态之间的电阻率差异大，且非晶态与晶态之间具有较好的可逆性；而通过对Ge-Sb-Te系列相变材料中进行掺杂N、Sn、Bi、Si、C和In等元素，使得掺杂后的Ge-Sb-Te相变材料的热稳定性增强，例如掺杂N元素，可以使Ge2Sb2Te5薄膜的晶格发生畸变，掺杂的N元素与Ge键合，生成GeN，对晶粒有明显的细化作用，可以提高晶化速率；而且从对掺杂材料性能测试的结果中还可以反映出掺杂后的三元相变材料可以提高结晶温度。
实际应用中，可以根据实际情况对掺杂元素的掺杂量进行调整，本领域技术人员可以理解的是掺杂元素的掺杂量越高，相变材料的稳定性以及电阻率的提高效果越显著。
这里，Sb-Te、Ge-Sb-Te以及掺杂N元素的Ge-Sb-Te相变材料的非晶态与晶态之间的转换速率是逐渐递减的，热稳定性逐渐增强，因此，采用上述三者作为所述相变存储器的不同层存储单元层的相变材料，可以匹配所述相变存储器中各存储单元层的不同的存储速度的需求。
实际应用中，针对M小于N的情况：
所述相变存储器中M个不同层的存储单元层对应所述N级缓存器中部分个不同级的缓存器。此时，所述相变存储器中的第一存储单元层用于作为N级缓存器中的第K级缓存器；所述相变存储器中的第二存储单元层用于作为N级缓存器中的第K+1级缓存器；以此类推，所述相变存储器中第M层存储单元层用于作为N级缓存器中第K+M-1级缓存器；其中，第K+M-1级缓存器即为第N级缓存器，也即K＝N-M+1。
示例性的，M＝2，N＝3，多级缓存器为三级缓存器，所述相变存储器包括两层堆叠的存储单元层，即第五存储单元层和第六存储单元层；那么，所述相变存储器中位于底部的第五存储单元层用于作为所述三级缓存器中的第二级缓存器；所述相变存储器中位于所述第五存储单元层上的第六存储单元层用于作为所述三级缓存器中的第三级缓存器。
本发明实施例提供了一种CPU，包括：至少一个内核；与所述内核信号连接的多级缓存器；其中，所述多级缓存器中不同级的缓存器包括相变存储器中不同层的存储单元层；所述相变存储器包括多层堆叠的存储单元层；所述存储单元层包括多个存储单元。本发明实施例中，CPU中多级缓存器中不同级的缓存器采用同一相变存储器中不同层的存储单元层。本领域技术人员可以理解的是，将CPU的多级缓存集中在一个相变存储器中可以极大的缩小各级缓存器之间的距离，从而减小CPU内核到各级缓存器之间的延迟。同时，相变存储器本身具有较高的位密度，即具有较小体积和较高的容量；相变存储器较小的体积可以使CPU最终尺寸明显的减小，从而进一步减少CPU内核到多级缓存器的延迟；在CPU运行的过程中，相变存储器较高的容量可以使得更多的数据通过多级缓存器来进行交换，从而提高缓存数据的使用量，如此，本发明实施例提供的CPU具有较佳的性能。
将同一非易失性相变存储器的多层的存储单元层作为CPU的多级缓存器的方案的优势可以包括：
1、基于多级缓存器采用同一相变存储器的不同层存储单元层，CPU内核与多级缓存器之间的数据传输速度显著提高，RC延迟时间更短；
2、利用改变相变材料的方式易于实现不同级缓存器存储速度的匹配；
3、提高CPU缓存效率并减小密集型多级缓存的尺寸和提高缓存数据的使用量；
4、相变存储器作为非易失性存储器可以合并纠错功能以确保数据准确性；
5、相变存储器作为密度更高的存储器，可以使CPU内核效率更高，系统速度更快，同时PCB板尺寸更小、管芯尺寸更小；
6、CPU芯片的成本更低，可以推动CPU芯片在AI应用上的潜力迸发。
本发明实施例又提供一种CPU。图4为本发明实施例又提供的CPU 400的组成结构示意图。如图4所示，所述CPU 400，包括：
第一半导体结构401，所述第一半导体结构401至少包括一个内核以及包含有第一导电触点的第一键合层；
第二半导体结构402，所述第二半导体结构402包括第一级至第N级缓存器中部分级或全部级缓存器和包含有第二导电触点的第二键合层；所述部分级或全部级缓存器中不同级的缓存器包括相变存储器中不同层的存储单元层；所述相变存储器包括多层堆叠的存储单元层；所述存储单元层包括多个存储单元；其中，所述N为大于一的正整数；
键合结合层403，位于所述第一半导体结构401和所述第二半导体结构402之间；其中，所述第一导电触点在所述键合结合层处与所述第二导电触点电性连接。
这里，所述CPU包括堆叠设置的第一半导体结构401和第二半导体结构402。第一半导体结构中至少包括一个内核。实际应用中，当CPU包括多个内核时，第一半导体结构中还可以包括多个内核。同时，除内核以外，第一半导体结构中还可以包括多级缓存器中的部分级缓存器。
具体地，当CPU的第一级至第N级缓存器中全部级缓存器均对应于同一个相变存储器，即全部级缓存器中的不同级缓存器均对应于同一相变存储器中的不同层存储单元层时，则该全部级缓存器设置在第二半导体结构中；此时，第一半导体结构中不包括缓存器，仅包括内核。
当CPU的第一级至第N级缓存器中部分级缓存器均对应于同一个相变存储器，而存在剩余的部分级缓存器未对应在该相变存储器中，则该部分级缓存器设置在第二半导体结构中；而未对应在该相变存储器的剩余的部分级缓存器设置在第一半导体结构中。此时，第一半导体结构中既包括内核，也包括部分级缓存器。
示例性地，多级缓存器中第一级缓存器对应于其他存储器(例如SRAM)，第二级至第N级缓存器对应于同一个相变存储器，即多级缓存器中的第二级至第N级缓存器均对应于同一相变存储器中的不同层存储单元层时，多级缓存器中的第二级至第N级缓存器设置在第二半导体结构中；此时，内核和第一级缓存器设置在第一半导体结构中。
示例性地，当多级缓存器中第一级至第二级缓存器对应于其他存储器(例如SRAM)，第三级至第N级缓存器对应于同一个相变存储器，即多级缓存器中的第三级至第N级缓存器均对应于同一相变存储器中的不同层存储单元层时，多级缓存器中的第三级至第N级缓存器设置在第二半导体结构中；此时，内核、第一级缓存器和第二级缓存器设置在第一半导体结构中。
基于此，在一些实施例中，所述第一半导体结构401包括一个内核、与所述内核信号连接的第一级缓存器、以及包含有第一导电触点的第一键合层；
所述第二半导体结构402包括第二级至第N级缓存器和包含有第二导电触点的第二键合层；所述第二级至第N级缓存器中不同级的缓存器包括相变存储器中不同层的存储单元层；其中，所述N为大于二的正整数。
可以理解的是，为了实现两个半导体结构键合，在第一半导体结构401中还设置有第一键合层，在第二半导体结构402中还设置有第二键合层。所述第一键合层可以包括：第一介质层，贯穿第一介质层的多个第一沟槽，位于第一沟槽中的第一导电触点。所述第二键合层可以包括：第二介质层，贯穿第二介质层的第二沟槽，位于第二沟槽中第三阻挡层表面的第二导电触点。这里，第一键合层和第二键合层中的对应结构的形貌可以相同也可以不同，具体的，第一导电触点的径宽(这里，径宽可以理解为沿第一沟槽宽度方向的截面的宽度)与第二导电触点的径宽可以相等也可以不同。实际应用中，所述第一沟槽及第二沟槽的截面可以是圆形、椭圆形或长条形等；所述第一介质层及所述第二介质层的材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合；所述第一导电触点及所述第二导电触点的材料可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。
这里，第一键合层与第二键合层之间键合界面既存在金属(导电触点)又存在电介质物质的键合。在一些具体的实施例中，第一导电触点和第二导电触点通过接触的方式导电连接；当第一介质层和第二介质层的材料均包括氧化硅时，第一介质层和第二介质层通过二者表面的Si-OH键反应形成Si-O-Si键而结合在一起。第一介质层和第二介质层结合在一起形成的结合层即为键合结合层。
实际应用中，所述第二级至第N级缓存器中不同级的缓存器包括相变存储器中不同层的存储单元层；所述相变存储器包括存储单元阵列；所述存储单元阵列包括多层堆叠的存储单元层；所述存储单元层包括多个存储单元；其中，所述N为大于二的正整数；
可以理解的是，上述第二级至第N级缓存器中不同级的缓存器可以对应相变存储器中的多层存储单元层中不同层的存储单元层，其中，可以是第二级至第N级缓存器中不同级的缓存器一一对应于相变存储器中的多层存储单元层中各层存储单元层，也可以是第二级至第N级缓存器中的每一级缓存器对应于相变存储器中的多层存储单元层；也就是说，第二级至第N级缓存器中不同级的缓存器与多层存储单元层之间既可以是一一对应的关系，也可以是一对多的对应关系。
这里，所述相变存储器包括存储单元阵列和外围电路；其中，所述存储单元阵列可以与所述外围电路集成在相同管芯上，这允许更宽的总线和更高的操作速度。
实际应用中，所述N等于四，所述第二半导体结构包括第二级至第四级缓存器和包含有第二导电触点的第二键合层；
其中，所述CPU断电(英文可表达为Power Off)时的运行状态和数据快照存储于所述第四级缓存器中。
这里，如图5a所示，在CPU运行状态下，对于CPU的四级缓存器：L1，L2，L3，L4而言，级别越小越接近CPU，所以速度也更快。就像数据库缓存一样，获取数据时首先会在最快的缓存中找数据，如果缓存没有命中，则往下一级找，直到四级缓存器中都找不到时，那只有向内存索要数据了。随着未命中次数的增加，代表获取数据消耗的时长增长。
实际应用中，如图5b所示，将CPU的运行状态和数据存储在第四级缓存器即相变存储器中，由于相变存储器为非易失性存储器，所以在CPU断电后，CPU的运行状态和数据仍存储在其中。CPU在供电恢复后，如图5c所示，不需要从磁盘中将CPU的运行状态和数据复制到主存储器中，而是直接读取保留在第四级缓存器中的CPU的运行状态和数据快照，由于不需要启动磁盘的载入程序，CPU快速恢复正常运行得到了很大的提升。
实际应用中，所述第一半导体结构401可以设置在第二半导体结构402的上方。
基于此，在一些实施例中，
所述第二半导体结构402包括：
第二衬底4021；
位于所述第二衬底4021上的所述第二级至第N级缓存器4022；
位于所述第二级至第N级缓存器4022上的所述第二键合层4023；
所述第一半导体结构401包括：
位于所述第二键合层4023上的所述第一键合层4014；
位于所述第一键合层4014上的所述内核4012以及所述第一级缓存器4013；
位于所述内核以及所述第一级缓存器上的第一衬底4011。
示例性地，如图6a所示，所述第一半导体结构401包括：第一衬底4011、内核4012以及第一级缓存器4013。其中，所述第一衬底4011的材料包括但不限于硅。
所述第二半导体结构402包括：第二衬底4021和第二级至第N级缓存器4022。其中，所述第二衬底4021的材料包括但不限于硅，实际应用中，第二衬底4021可以根据实际需求进行掺杂。
所述键合结合层403包括：第一键合层4014和第二键合层4023。
为了便于更清楚的理解多级缓存器与相变存储单元层之间的对应关系，图6b示出了图6a中虚线框部分的放大图。这里，第二级至第N级缓存器4022中不同级的缓存器对应于相变存储器中不同层的存储单元层；其中，相变存储器包括存储单元阵列和外围电路；存储单元阵列包括多层堆叠的存储单元层；存储单元层包括多个存储单元。
实际应用中，所述第二半导体结构402还包括地址线互连层，所述地址线互连层包括图6a中示出的连接结构(英文可以表达为Contact)，通过所述地址线互连层中的连接结构将相变存储器的字线或者位线与相变存储器的外围电路连接。
实际应用中，所述第一半导体结构401可以设置在第二半导体结构402的下方。
基于此，在一些实施例中，
所述第一半导体结构401包括：
第一衬底4011；
位于所述第一衬底4011上的所述内核4012以及所述第一级缓存器4013；
位于所述内核4012以及所述第一级缓存器4013上的所述第一键合层4014；
所述第二半导体结构402包括：
位于所述第一键合层4014上的所述第二键合层4023；
位于所述第二键合层4023上的所述第二级至第N级缓存器4022；
位于所述第二级至第N级缓存器4022上的第二衬底4021。
示例性的，如图6c所示，将CPU的至少一个内核与第一级缓存器设置于第一半导体中，第二级至第四级缓存器设置于第二半导体中，第一半导体结构可以设置在第二半导体结构的下方；与图6a中的结构细节类似，这里不再赘述。
在一些实施例中，所述CPU还包括位于顶部衬底上的电引出结构404；所述CPU通过所述电引出结构404与外部器件连接；所述顶部衬底为第一衬底4011和第二衬底4021中位置处于上方的衬底；
所述电引出结构404包括：位于所述顶部衬底中的通孔4041；位于所述通孔中的导电柱塞4042；位于所述顶部衬底上的再布线层4043；以及位于所述再布线层上的焊垫4044。
实际应用中，所述电引出结构404可以设置在CPU的顶部，用于将CPU中需要与外部器件连接的部件引出，以便于与外部器件连接。这里，所述外部器件是指该CPU在使用时需要与该CPU连接的外界电路、外界装置、或外界系统等。电引出结构404具体可以参考图6a中所示。
这里，顶部衬底为设置在CPU的顶部的衬底。示例性地，当第二半导体结构402设置在第一半导体结构401的上方时，顶部衬底可以指第二衬底4021。示例性地，当第一半导体结构401设置在第二半导体结构402的上方时，顶部衬底可以指第一衬底4011。
实际应用中，导电柱塞4042一般包括导电材料，包括但不限于铜。最终可以通过焊垫4044与外部器件实现电连接。
在一些实施例中，所述第一半导体结构401还包括第一互连层4015；所述内核以及所述第一级缓存器通过所述第一互连层4015与所述第一导电触点连接；
所述第二半导体结构402还包括第二互连层4025；所述第二级至第四级缓存器通过所述第二互连层4025与所述第二导电触点连接。
实际应用中，第一互连层4015和第二互连层4025具体可以参考图6a所示。图6a中还展示出了相应互连层中部分进行连接的连接线。
本发明实施例又提供了一种CPU，包括：第一半导体结构，所述第一半导体结构至少包括一个内核以及包含有第一导电触点的第一键合层；第二半导体结构，所述第二半导体结构包括第一级至第N级缓存器中部分级或全部级缓存器和包含有第二导电触点的第二键合层；所述部分级或全部级缓存器中不同级的缓存器包括相变存储器中不同层的存储单元层；所述相变存储器包括多层堆叠的存储单元层；所述存储单元层包括多个存储单元；其中，所述N为大于一的正整数；键合结合层，位于所述第一半导体结构和所述第二半导体结构之间；其中，所述第一导电触点在所述键合结合层处与所述第二导电触点电性连接。本发明实施例中，第二级至第N级缓存器所在的第二半导体结构，与CPU内核和第一级缓存器所在的第一半导体结构之间，通过键合的方式连接在一起，可以进一步减少CPU的尺寸，提高CPU的集成度。
本发明实施例又提供一种CPU的制造方法，以得到前述的CPU。图7为本发明实施例CPU的制造方法的实现流程示意图。如图7所示，所述方法包括以下步骤：
步骤701：形成第一半导体结构；所述第一半导体结构至少包括一个内核以及包含有第一导电触点的第一键合层；
步骤702：形成第二半导体结构；所述第二半导体结构包括第一级至第N级缓存器中部分级或全部级缓存器和包含有第二导电触点的第二键合层；所述部分级或全部级缓存器中不同级的缓存器包括相变存储器中不同层的存储单元层；所述相变存储器包括多层堆叠的存储单元层；所述存储单元层包括多个存储单元；其中，所述N为大于一的正整数；
步骤703：在所述第一半导体结构和所述第二半导体结构之间形成键合结合层；其中，所述第一导电触点在所述键合结合层处与所述第二导电触点电性连接。
这里，所述CPU包括堆叠设置的第一半导体结构和第二半导体结构。第一半导体结构中至少包括一个内核。实际应用中，当CPU包括多个内核时，第一半导体结构中还可以包括多个内核。同时，除内核以外，第一半导体结构中还可以包括多级缓存器中的部分级缓存器。
前已述及，为便于更清楚简洁的理解本发明的立意，本实施例中，将CPU的至少一个内核以及第一级缓存器设置在第一半导体结构中，而将CPU的第二级至第N级缓存器设置在第二半导体结构中，该两个半导体结构通过键合后形成CPU。
图8为本发明另一实施例CPU的制造方法的实现流程示意图。如图8所示，所述方法包括以下步骤：
步骤801：形成第一半导体结构；所述第一半导体结构包括一个内核、与所述内核信号连接的第一级缓存器、以及包含有第一导电触点的第一键合层；
步骤802：形成第二半导体结构；所述第二半导体结构包括第二级至第N级缓存器和包含有第二导电触点的第二键合层；所述第二级至第N级缓存器中不同级的缓存器包括相变存储器中不同层的存储单元层；所述相变存储器包括多层堆叠的存储单元层；所述存储单元层包括多个存储单元；其中，所述N为大于二的正整数；
步骤803：在所述第一半导体结构和所述第二半导体结构之间形成键合结合层；其中，所述第一导电触点在所述键合结合层处与所述第二导电触点电性连接。
需要说明的是，步骤803与步骤703相同。步骤701、702、703与步骤801、802、803中的形成方法相同，这里以步骤801、802、803为例进行说明。应当理解，图8中所示的操作并非排他的，也可以在所示操作中的任何操作之前、之后或之间执行其他操作。图9a-图9j为本发明实施例提供的一种CPU的制造过程的剖视图的示例。下面结合图8、图9a-图9j描述本实施例的CPU的形成方法。
其中，在步骤801中，主要形成CPU的内核、CPU的第一级缓存器。
在一些实施例中，所述形成第一半导体结构401，包括：
提供第一衬底4011；
在所述第一衬底4011上形成所述内核4012以及所述第一级缓存器4013；
在所述内核4012以及所述第一级缓存器4013上形成所述第一键合层4014；
其中，在一些实施例中，在所述第一衬底4011上形成所述内核4012以及所述第一级缓存器4013之后，在所述内核4012以及所述第一级缓存器4013上形成第一互连层4015；
相应地，在所述第一互连层上形成所述第一键合层，以使所述内核以及所述第一级缓存器通过所述第一互连层与所述第一导电触点连接。
实际应用中，上述过程可以参考图9a-图9c，形成内核用于实现运算器功能的运算功能元件以及用于实现控制器功能的控制功能元件；同时形成多级缓存器中第一级缓存器。相关技术中对于内核以及第一级缓存器的制造比较成熟，这里不再赘述。
实际应用中，形成第一互连层4015的方法包括：形成介质层；在所述介质层中形成贯穿介质层且延伸至待连接结构中的孔或沟槽；在所述孔或沟槽中填充导电材料，以形成第一互连层。这里，所述介质层可以包括氧化硅，所述导电材料可以包括铜或钨。
实际应用中，形成第一键合层4014的过程可以包括：形成第一介质层；在所述第一介质层中形成第一沟槽；向所述第一沟槽中填充金属材料，形成导电触点。这里，形成第一介质层的方式可以是热氧化法或沉积法；例如，热氧化法的氧化气氛可以是干氧氧化、水汽氧化及湿氧氧化；沉积法可以是物理气相沉积、化学气相沉积及溅射等方式。形成沟槽的方式可以包括刻蚀，例如，干法刻蚀。填充金属材料方式可以是常用的金属沉积方法。
在步骤802中，主要形成CPU的第二级至第N级缓存器。这里，所述第二级至第N级缓存器中不同级的缓存器包括相变存储器中不同层的存储单元层。
在一些实施例中，所述形成第二半导体结构402，包括：
提供第二衬底4021；
在所述第二衬底4021上形成所述相变存储器，以形成所述第二级至第N级缓存器4022；
在所述第二级至第N级缓存器4022上形成所述第二键合层4023。
其中，在一些实施例中，在所述第二级至第N级缓存器4022后，在所述存储单元阵列上形成第二互连层4025；
相应地，在所述第二互连层4025上形成所述第二键合层4023，以使所述相变存储器通过所述第二互连层4025与所述第二导电触点连接。
这里，第二级至第N级缓存器4022对应同一相变存储器。
实际应用中，如图9d所示，形成相变存储器的外围电路4024。外围电路4024可以包括互补金属氧化物半导体(CMOS，Complementary Metal Oxide Semiconductor)晶体管及该晶体管的控制电路。形成所述相变存储器的外围电路4024的晶体管及相关控制电路的具体过程可以包括：先在衬底(如硅衬底)上形成P型阱区(PWell)和N型阱区(NWell)，分别在PWell进行n掺杂，在NWell进行p掺杂，形成所需半导体掺杂区；然后，在衬底表面以上形成金属栅极，得到包含晶体管的外围电路及相关控制电路。
接下来，如图9e所示，形成地址线互连层，以通过地址线互连层中的连接结构将相变存储器的存储单元阵列与外围电路4024连接。
接下来，如图9f所示，形成所述相变存储器的存储单元阵列。实际应用中，形成存储单元阵列的方法可以包括：
采用逐层堆叠的方式依次形成多层堆叠的存储单元模块；其中，每一层存储单元模块的制造方法包括：
形成第一地址线层；
在所述第一地址线层上形成存储单元层；
在所述存储单元层上形成第二地址线层；其中，所述第一地址线层和所述第二地址线层平行；所述第一地址线层的地址线与所述第二地址线层的地址线互相垂直；所述存储单元层中的每一存储单元与所述第一地址线层的地址线和第二地址线层的地址线均垂直。实际应用中，所述第一地址线层可以包括字线层，对应地所述第二地址线层可以包括位线层；或者，第一地址线层可以包括位线层，对应地第二地址线层可以包括字线层。第一地址线层可以包括多条字线或者位线；第二地址线层可以包括多条位线或者字线。实际应用中，所述字线或位线的材料可以包括钨。第一地址线层与第二地址线层平行，并且第一地址线层的地址线(字线或位线)与第二地址线层的地址线(位线或字线)垂直；多个存储单元中的每一存储单元与所述第一地址线层和第二地址线层均垂直。所述每个存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层。这里，字线层、位线层以及存储单元之间的相对位置关系以及存储单元的结构均可以参考图2。
实际应用中，形成相应第一地址线层的地址线或相应第二地址线层的地址线的步骤，包括：沉积导体层；对所述导体层进行图案化处理；对进行图案化处理后的导体层进行刻蚀，形成相应第一地址线层的地址线或相应第二地址线层的地址线。
实际应用中，可以采用逐层堆叠的方式依次形成多层堆叠的存储单元模块。例如，具有四层堆叠的存储单元层的相变存储器可以采用逐层堆叠的方式依次形成四层堆叠的存储单元模块，在一些实施例中，相邻接触的地址线可以合并为一个地址线。实际应用中，形成相应存储单元的步骤包括：在相应的第一地址线层上依次沉积第一电极层、选通层、第二电极层、相变材料层及第三电极层；对所述第一电极层、选通层、第二电极层、相变材料层及第三电极层进行图案化处理；对进行图案化处理后的所述第一电极层、选通层、第二电极层、相变材料层及第三电极层进行刻蚀，形成相应存储单元。
可以理解的是，形成相应的存储单元，即为形成第二级至第N级缓存器4022。
接下来，如图9g所示，形成第二级至第N级缓存器的第二互连层4025。实际应用中，形成第二互连层4025的具体方式与前述形成第一互连层4015的具体方式类似，这里不再赘述。
接下来，如图9h所示，形成第二级至第N级缓存器的第二键合层4023。实际应用中，形成第二键合层4023的具体方式与前述形成第一键合层4014的具体方式类似，这里不再赘述。
需要说明的是，步骤801和步骤802的执行顺序不受限制，二者可以并行。只要在步骤803前完成即可。
在步骤803中，主要是将形成的第一半导体结构401和第二半导体结构402进行键合。
实际应用中，如图9i所示，所述键合的方式具体可以包括：将第一半导体结构401中第一键合层4014和第二半导体结构402中第二键合层4023对准，使得第一导电触点与第二导电触点相接触。随后，通过加热，使得二者的导电触点电性连接在一起，而两个半导体结构的非金属区的氢离子和氧离子互相结合，使得第一半导体结构401和第二半导体结构402的非金属区键合在一起。在第一半导体结构401和第二半导体结构402相接触之前，还包括：对第一半导体结构401和第二半导体结构402表面进行清洗和离子轰击，使得半导体结构表面游离的氢离子和氧离子增多，便于后续的键合。
实际应用中，在进行键合后，还可以在键合结构的顶部形成电引出结构404，如图9j所示。
在一些实施例中，所述方法还包括：
在顶部衬底上形成电引出结构404；所述顶部衬底为第一衬底和第二衬底中位置处于上方的衬底；所述CPU通过所述电引出结构404与外部器件连接；
所述形成电引出结构404，包括：
在所述顶部衬底中形成通孔4041；
在所述通孔4041中填充导电材料形成导电柱塞4042；
在所述顶部衬底上形成再布线层4043；
在所述再布线层4043上形成焊垫4044。
这里，顶部衬底为设置在CPU的顶部的衬底。示例性地，当第二半导体结构402设置在第一半导体结构401的上方时，顶部衬底可以指第二衬底4021。示例性地，当第一半导体结构401设置在第二半导体结构402的上方时，顶部衬底可以指第一衬底4011，如图9j所示。
实际应用中，为了降低形成通孔4041的工艺难度，可以先对顶部衬底进行减薄处理后，再进行通孔刻蚀。导电柱塞4042一般包括导电材料，包括但不限于铜。形成导电柱塞4042方式可以是常用的金属沉积方法。再布线层4043可以通过通孔或过孔的方式实现不同结构间的连接。
需要说明的是，第一半导体结构401和第二半导体结构402中需要与外部连接的器件均可以通过第一互连层4015、第二互连层4025及电引出结构404实现电引出。
实际应用中，所述N等于四时，形成的所述第二半导体结构包括第二级至第四级缓存器和包含有第二导电触点的第二键合层；
其中，所述CPU断电时的运行状态和数据快照存储于所述第四级缓存器中。
这里，形成所述第二半导体结构包括第二级至第四级缓存器，其中，在CPU断电时，该CPU的运行状态和数据快照存储于所述第四级缓存器；形成第二级至第四级缓存器的过程前已述及，这里不再赘述。
基于前述CPU，本发明实施例提供一种CPU的控制方法。图10为本发明实施例CPU的控制方法的实现流程示意图。如图10所示，所述方法包括以下步骤：
步骤1001：CPU的内核接收数据访问请求；其中，所述CPU包括本发明实施例提供的CPU；
步骤1002：查看所述CPU的N级缓存器中的第一级缓存器中是否存在所述请求数据；
步骤1003：确定所述第一级缓存器中不存在所述请求数据时，查看所述N级缓存器中的所述第一级缓存器的下一级缓存器中是否存在所述请求数据；
步骤1004：确定被查找的缓存器中不存在所述请求数据时，按照缓存器级数依次增加的顺序，继续查看新的下一级缓存器中是否存在所述请求数据，至所述N级缓存器中的第N级缓存器；
步骤1005：确定所述第N级缓存器中存在所述请求数据时，返回所述请求数据；确定所述第N级缓存器中不存在所述请求数据时，将主存储器中的相应数据载入所述第N级缓存器中。
基于前述的CPU，实际应用中，在读取数据时，从存储器中查询数据的顺序为：先查询第一级缓存，第一级缓存未命中后再查询第二级缓存，按照该规律直到第N级缓存器，当第N级缓存器中未命中后将主存储器中的相应数据载入所述第N级缓存器中。
在一些实施例中，所述方法还包括：
在所述CPU被重启时，通过查看所述第N级缓存器中存储的所述CPU断电时的运行状态和数据的快照来快速恢复所述CPU的正常运行。
实际应用中，将CPU的运行状态和数据存储在第N级缓存器即相变存储器中，由于相变存储器为非易失性存储器，所以在CPU断电后，CPU的运行状态和数据仍存储在其中。CPU在供电恢复后，不需要从磁盘中将CPU的运行状态和数据复制到主存储器中，而是直接读取保留在第N级缓存器中的CPU的运行状态和数据快照，由于不需要启动磁盘的载入程序，CPU快速恢复正常运行得到了很大的提升。
在本发明实施例中，采用相变存储器中不同层的存储单元层作为CPU的多级缓存器中的部分级或全部级缓存器，并且CPU的部分级或全部级缓存器与内核之间是通过键合的方式连接在一起的。本领域技术人员可以理解的是，相变存储器具有较高的位密度，即具有较高的容量和较小体积，基于此，在CPU运行的过程中，较高的容量可以使得更多的数据通过CPU的缓存器来进行交换，从而提高缓存数据的使用量；同时，较小体积也可以缩短CPU中各级缓存器之间的距离，从而减少CPU内核到各级缓存器的延迟，而将CPU的多级缓存器集中在同一个相变存储器中，可以极大的缩小各级缓存器之间的距离，从而进一步减小CPU内核到各级缓存器之间的延迟；并且，集中在同一个相变存储器中的多级缓存器所在的第二半导体结构与CPU内核所在的第一半导体结构之间通过键合的方式连接在一起可以进一步节省CPU的尺寸，提高CPU的尺寸集成度。如此，本发明实施例提供的CPU具有较佳的性能以及较好的尺寸集成度。需要说明的是：“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
另外，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (10)

1.一种中央处理器CPU，其特征在于，包括：
第一半导体结构，所述第一半导体结构至少包括一个内核以及包含有第一导电触点的第一键合层；
第二半导体结构，所述第二半导体结构包括第一级至第N级缓存器中部分级或全部级缓存器和包含有第二导电触点的第二键合层；所述部分级或全部级缓存器中不同级的缓存器包括相变存储器中不同层的存储单元层；所述相变存储器包括多层堆叠的存储单元层；所述存储单元层包括多个存储单元；其中，所述N为大于一的正整数；
键合结合层，位于所述第一半导体结构和所述第二半导体结构之间；其中，所述第一导电触点在所述键合结合层处与所述第二导电触点电性连接。
2.根据权利要求1所述的CPU，其特征在于，
所述第一半导体结构包括一个内核、与所述内核信号连接的第一级缓存器、以及包含有第一导电触点的第一键合层；
所述第二半导体结构包括第二级至第N级缓存器和包含有第二导电触点的第二键合层；所述第二级至第N级缓存器中不同级的缓存器包括相变存储器中不同层的存储单元层；其中，所述N为大于二的正整数。
3.根据权利要求2所述的CPU，其特征在于，所述N等于四，所述第二半导体结构包括第二级至第四级缓存器和包含有第二导电触点的第二键合层；
其中，所述CPU断电时的运行状态和数据快照存储于所述第四级缓存器中。
4.根据权利要求2所述的CPU，其特征在于，
所述第二半导体结构包括：
第二衬底；
位于所述第二衬底上的所述第二级至第N级缓存器；
位于所述第二级至第N级缓存器上的所述第二键合层；
所述第一半导体结构包括：
位于所述第二键合层上的所述第一键合层；
位于所述第一键合层上的所述内核以及所述第一级缓存器；
位于所述内核以及所述第一级缓存器上的第一衬底。
5.根据权利要求2所述的CPU，其特征在于，
所述第一半导体结构包括：
第一衬底；
位于所述第一衬底上的所述内核以及所述第一级缓存器；
位于所述内核以及所述第一级缓存器上的所述第一键合层；
所述第二半导体结构包括：
位于所述第一键合层上的所述第二键合层；
位于所述第二键合层上的所述第二级至第N级缓存器；
位于所述第二级至第N级缓存器上的第二衬底。
6.一种CPU的制造方法，其特征在于，包括：
形成第一半导体结构；所述第一半导体结构至少包括一个内核以及包含有第一导电触点的第一键合层；
形成第二半导体结构；所述第二半导体结构包括第一级至第N级缓存器中部分级或全部级缓存器和包含有第二导电触点的第二键合层；所述部分级或全部级缓存器中不同级的缓存器包括相变存储器中不同层的存储单元层；所述相变存储器包括多层堆叠的存储单元层；所述存储单元层包括多个存储单元；其中，所述N为大于一的正整数；
在所述第一半导体结构和所述第二半导体结构之间形成键合结合层；其中，所述第一导电触点在所述键合结合层处与所述第二导电触点电性连接。
7.根据权利要求6所述的方法，其特征在于，
形成的第一半导体结构包括一个内核、与所述内核信号连接的第一级缓存器、以及包含有第一导电触点的第一键合层；
形成的第二半导体结构包括第二级至第N级缓存器和包含有第二导电触点的第二键合层；所述第二级至第N级缓存器中不同级的缓存器包括相变存储器中不同层的存储单元层；所述相变存储器包括多层堆叠的存储单元层；所述存储单元层包括多个存储单元；其中，所述N为大于二的正整数。
8.根据权利要求7所述的方法，其特征在于，当所述N等于四时，形成的所述第二半导体结构包括第二级至第四级缓存器和包含有第二导电触点的第二键合层；
其中，所述CPU断电时的运行状态和数据快照存储于所述第四级缓存器中。
9.根据权利要求7所述的方法，其特征在于，
所述形成第一半导体结构，包括：
提供第一衬底；
在所述第一衬底上形成所述内核以及所述第一级缓存器；
在所述内核以及所述第一级缓存器上形成所述第一键合层；
所述形成第二半导体结构，包括：
提供第二衬底；
在所述第二衬底上形成所述相变存储器，以形成所述第二级至第N级缓存器；
在所述第二级至第N级缓存器上形成所述第二键合层。
10.根据权利要求9所述的方法，其特征在于，在形成所述键合结合层后，
所述第一半导体结构形成在所述第二半导体结构的上方；
或者，
所述第一半导体结构形成在所述第二半导体结构的下方。
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