CN113436662A - 存储电路、操作存储电路的方法以及存储器 - Google Patents

存储电路、操作存储电路的方法以及存储器 Download PDF

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CN113436662A CN202110769745.4A CN202110769745A CN113436662A CN 113436662 A CN113436662 A CN 113436662A CN 202110769745 A CN202110769745 A CN 202110769745A CN 113436662 A CN113436662 A CN 113436662A
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桑吉夫库马尔甄恩
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Abstract

本揭露提供一种存储电路、操作存储电路的方法以及存储器。存储电路包括预解码器电路。预解码器电路被配置成接收第一地址信号、第一时钟信号及第二时钟信号。预解码器电路被配置成基于第一时钟信号及第一地址信号产生选择信号。且预解码器电路还被配置成基于第二时钟信号及第一地址信号保持选择信号。

Description

存储电路、操作存储电路的方法以及存储器
技术领域
本揭露涉及一种存储电路、操作存储电路的方法以及存储器。
背景技术
存储器通常被划分成逻辑储存单元，例如存储体、存储字、存储字节及存储位。控制信号被路由到存储单元以启动操作，例如读取操作及写入操作。在产生及传输控制信号的过程中的时间延迟可对存储器性能产生不利影响。
发明内容
根据本揭露的实施例，存储电路包括预解码器电路。预解码器电路被配置成接收第一地址信号、第一时钟信号及第二时钟信号。预解码器电路被配置成基于第一时钟信号及第一地址信号产生选择信号。预解码器电路还被配置成基于第二时钟信号及第一地址信号保持选择信号。
根据本揭露的实施例，操作存储电路的方法包括：接收第一地址信号及第一时钟信号；将第一时钟信号提供到时钟产生电路；基于第一时钟信号及第一地址信号产生选择信号；以及基于第二时钟信号及第一地址信号保持选择信号。
根据本揭露的实施例，存储器包括预解码器电路、顶部阵列后解码器及底部阵列后解码器以及顶部存储阵列及底部存储阵列。预解码器电路被配置成接收第一地址信号、第一时钟信号及第二时钟信号。预解码器电路被配置成基于第一时钟信号及第一地址信号产生选择信号，预解码器电路还被配置成基于第二时钟信号及第一地址信号保持选择信号。顶部阵列后解码器及底部阵列后解码器。选择信号基于第一地址信号而被路由到顶部阵列后解码器中的一者。顶部阵列后解码器及底部阵列后解码器被配置成基于所接收选择信号及第二地址信号产生字线激活信号。顶部存储阵列及底部存储阵列。顶部存储阵列响应于来自顶部阵列后解码器的字线信号。底部存储阵列响应于来自底部阵列后解码器的字线信号。
附图说明
结合附图阅读以下详细说明，会最好地理解本揭露的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，各种特征的尺寸可任意增大或减小。
图1是绘示根据实施例的存储电路的图，所述存储电路被配置成基于第一时钟信号产生命令信号并基于第二时钟信号保持这些命令信号。
图2绘示根据本揭露实施例的包括存储阵列的存储电路。
图3是绘示根据实施例的预解码器、后解码器及时钟产生器的组件的框图。
图4是绘示根据实施例的针对图3阐述的某些信号的时序的图。
图5是绘示根据实施例的具有被划分成顶部部分及底部部分的存储阵列的存储电路的图。
图6是绘示根据实施例的图5所示预解码器、后解码器及时钟产生器的组件的框图。
图7是绘示根据实施例的操作存储电路的方法的步骤的流程图。
图8是绘示根据实施例的用于对预解码器产生选择信号的解码器电路系统的图。
图9是绘示根据实施例的两个示例性后解码器的图，每一后解码器与四条字线相关联。
附图标记说明
1、2、3、4：门延迟/门结构
5：门结构
WL<56>、WL<57>、WL<58>、WL<59>、WL<60>、WL<61>、WL<62>、WL<63>：字线
102：存储电路
104、502：预解码器/预解码器电路
106、POSTDEC 7：后解码器
108、ICKP_BOT：选择信号
110：内部时钟产生器/时钟产生器/时钟产生电路
202：控制部分
204：左侧输入/输出(IO)部
206：左侧存储阵列/存储阵列
208：右侧输入/输出(IO)部
210：右侧存储阵列/存储阵列
212：字线驱动器部分
214、520：地址锁存器
302、602：节点
306、604：预解码器逻辑
504、506：字线驱动器
508：存储阵列/顶部存储阵列/存储器
510：存储阵列/顶部存储阵列/存储器/顶部右侧存储阵列
512、514：底部部分/存储阵列/底部存储阵列/存储器
516：顶部阵列后解码器/后解码器
518：底部阵列后解码器/后解码器
522：时钟产生器电路/时钟产生器
702、704、706、708：步骤
802：第一解码器/解码器
ADR[0:N]：地址位
ADR<5:0>、LADR<2:0>、LADR<5:3>、LADRB<2:0>：位
CE：芯片使能/芯片使能信号
CLK：第一时钟信号/时钟信号
CLKB、ICKB：第一时钟信号
D[0:ML]、D[0:MR]：数据输入引脚
GD：门延迟
ICK：第二时钟信号
ICKP：时钟信号/选择信号/预解码器选择信号
ICKP_TOP：选择信号
LAD、LAD[0:N]：第一地址信号/地址信号
LADR<5:0>：信号
LADR[0]、LADR[1]、LADR[2]：第二地址信号
LADRB[0]、LADRB[1]、LADRB[2]:互補第二位址信號
LCE：芯片使能信号
PREDEC、PREDEC[0:P]、PREDEC1<0:7>、PREDEC1<0>、PREDEC1<1>、PREDEC1<2>、PREDEC1<3>、PREDEC1<4>、PREDEC1<5>、PREDEC1<6>、PREDEC1<7>、PREDEC2<0:7>、PREDEC2<7>、PRED_TOP、PRED_BOT：地址信号/选择信号
TOPB:信号
Q[0:ML]、Q[0:MR]：数据输出引脚
WL：字线/字线激活信号
WLL：字线激活信号
WLR、WLR_TOP：字线激活信号/字线信号
WLL_BOT、WLR_BOT、WLL_TOP：字线激活信号
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及布置的具体实例以简化本揭露。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本揭露可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。
存储器装置通常通过激活存储单元/向存储单元(例如，存储体)传输命令(例如，字线激活命令、列读取命令、字线/位线预充电命令、读出放大器预充电命令、读出放大器使能命令、读取驱动器命令、写入驱动器命令)来实施，存储单元常常经由多个存储阵列(例如，存储体的左侧阵列及右侧阵列、存储体的三个存储阵列)来实施。每一存储阵列包含多个存储胞元，所述多个存储胞元通常布置成行(例如，字)及列。产生命令并将命令传输到存储单元所花费的时间可拖累存储器操作速度。
在实施例中，本文中阐述的系统及方法可减少在接收到对应的命令(例如，来自存储器外部的命令)之后存储器命令及控制信号到达它们在存储器内的目的地所花费的时间。通过使用第一时钟信号(例如从存储器外部接收的经过有限的处理或(直接)未经处理的时钟信号)来启动某些命令，可减少存储器延时。在一些实施方式中，由第一时钟信号启动的那些命令接着使用通过附加处理(例如，使用对第一时钟信号及芯片使能信号二者进行操作的逻辑)产生的第二时钟信号来保持(例如，保持在激活状态)。第一时钟信号的使用可跳过开始命令信号产生，从而实现性能速度增益。
图1是绘示根据本揭露实施例的存储电路的图，所述存储电路被配置成基于第一时钟信号产生命令信号并基于第二时钟信号保持这些命令信号。存储电路102向存储单元(例如，存储体、存储阵列、存储字、存储胞元)提供命令及数据信号。那些存储单元(图1中未示出)被定位于控制信号(例如，字线(word line，WL)信号)的目的地处。存储电路从存储器外部接收命令及控制信号。在图1的实例中，存储电路包括用于接收芯片使能(chipenable，CE)命令、时钟输入及地址(例如，指示数据将被写入到哪一存储单元或从哪一存储单元读取数据的位串)的引脚。如本文中稍后的附图中所绘示，存储电路还能够作出响应以在数据输入引脚(data input pin，D-pin)上输入将被写入到存储器的数据以及在数据输出引脚(data output pin，Q-pin)上输出从存储器读取的数据。
在某些实施例中，在多个步骤中执行与命令相关联的地址的解码。在第一步骤中，一个或多个预解码器104对所接收地址的第一部分(例如，地址的位0-M)进行分析，以识别命令(例如，数据写入或数据读取)所指向的较大存储单元(例如，特定的存储阵列、特定的存储体)。每一预解码器与所述较大存储单元中的特定的一个或多个相关联，且连接到也与所述特定的存储单元相关联的一组后解码器106。当预解码器104确定其特定的存储单元是命令的目的地时，预解码器104向与所述特定的存储单元相关联的后解码器106发送选择信号(例如，时钟信号、激活信号)108。后解码器106各自与特定的存储单元的子集(例如，特定的存储单元内的存储字)相关联。每一后解码器106对所接收地址的第二部分(例如，地址的位M+1到N)进行分析，以识别命令所指向的特定的存储单元的子集。在接收到选择信号108并确定其特定的存储器子集是命令的目的地时，后解码器106向其特定的存储器子集产生命令信号(例如，字线激活信号(WL))。
在图1的实例中，预解码器104基于第一时钟信号、第二时钟信号及第一地址信号(即，地址信号的第一部分)以被提供到其相关联的一组后解码器106的内部时钟信号的形式产生选择信号108。预解码器电路104被配置成基于第一时钟信号及第一地址信号产生选择信号108。如图1中所示，第一时钟信号在预解码器104处从外部时钟引脚被接收而几乎不进行或根本不进行中间处理(即，直接或实质上直接接收)。这使得能够迅速地初始产生选择信号108。预解码器104还被配置成基于第二时钟信号及第一地址信号保持选择信号108。在图1的实例中，第二时钟信号在内部时钟产生器110处基于第一时钟信号及芯片使能信号被产生。在某些实施例中，用于保持选择信号108的第二时钟信号确认到特定的存储电路102预期应在进行存储器操作(例如，数据写入操作)之前经由芯片使能(CE)信号被使能，而使用第一时钟信号来初始地产生选择信号108会加速操作。
图2绘示根据本揭露实施例的包括存储阵列的存储电路。存储电路102包括控制部分202，控制部分202接收时钟信号、芯片使能信号(CE)及指示所接收命令的预期地址的一组N+1个地址位(ADR[0:N])。存储电路102包括左侧输入/输出(input/output，IO)部204，左侧输入/输出(IO)部204被配置成经由数据输入引脚D[0:ML]接收输入数据以写入到左侧存储阵列206的存储胞元并接收从左侧存储阵列206的存储胞元读取的输出数据以放置在数据输出引脚Q[0:ML]上。类似地，存储电路102包括右侧输入/输出(IO)部208，右侧输入/输出(IO)部208被配置成经由数据输入引脚D[0:MR]接收输入数据以写入到右侧存储阵列210的存储胞元并接收从右侧存储阵列210的存储胞元读取的输出数据以放置在数据输出引脚Q[0:MR]上。
存储电路102的控制部分202包括多个预解码器104，每一预解码器与特定的存储单元相关联。举例来说，一个预解码器104可与图2中所绘示的左侧存储阵列206及右侧存储阵列210相关联。预解码器104被配置成向与预解码器104相关联的存储阵列206、210的字线驱动器部分212的后解码器106提供选择信号108。预解码器104首先基于在图2的实例中直接或实质上直接从外部引脚接收的第一时钟信号(CLK)及第一地址信号(例如，在ADR[0:N]处接收并储存在地址锁存器214中的地址的第一数目个位)产生选择信号108。然后预解码器104基于第二时钟信号(ICK)保持选择信号108，第二时钟信号(ICK)是基于第一时钟信号及芯片使能信号以及第一地址信号经由时钟产生器110接收的。
在图2的实例中，选择信号108呈时钟信号(ICKP)的形式，当第二地址信号(例如，在ADR[0:N]处接收的地址信号的第二数目个位)指示后解码器的存储字是所接收命令的预期目的地时，后解码器106中的一个或多个经由时钟信号(ICKP)产生对应的字线激活信号(WLL、WLR)。
图3是绘示根据实施例的预解码器、后解码器及时钟产生器的组件的框图。如上所述，存储电路接收外部时钟信号，所述外部时钟信号可在经过中间处理后或不经过中间处理便作为第一时钟信号(CLK)的基础。时钟产生器110接收第一时钟信号(CLK)及芯片使能信号(LCE)，以经由与非(not-and，NAND)门及反相器产生第二时钟信号(ICK)。
预解码器104被配置成通过在节点302处产生低信号来激活，所述低信号在位于反相器之后的预解码器输出处产生对应的高的选择信号(ICKP)。位于反相器之前的预解码器逻辑306被配置成当第一时钟信号(CLK)及第二时钟信号(ICK)为低时且当与预解码器相关联的存储器部分(例如，图2中的存储阵列206、210)未被选择(这由第一地址信号(LAD)指示)时将节点302预充电为高。预解码器逻辑306被配置成当第一时钟信号(CLK)及第一地址信号(LAD)变高时，对节点302进行放电并产生高的选择信号(ICKP)。预解码器逻辑306被配置成当第二时钟信号(ICK)及第一地址信号(LAD)为高时保持选择信号(ICKP)，其中第二时钟信号(ICK)在第一时钟信号(CLK)变高之后经过一时间周期后变高。
后解码器106被配置成当从预解码器104接收到的选择信号(ICKP)指示其处于命令所指向的存储器部分中且第二地址信号(PREDEC(例如，通过预解码器104转发的所接收地址的第二部分))指示其相关联的字线是命令的目的地时，后解码器106产生其字线激活信号(通往右侧存储阵列210的WLR)。当选择信号(ICKP)及第二地址信号(PREDEC)二者均为高时，后解码器的与非门及反相器生成高的字线信号(WLR)。
图4是绘示根据实施例的针对图3阐述的某些信号的时序的图。在开始时，第一时钟信号(CLK)及第二时钟信号(ICK)二者均为低(可能是对应于预解码器104的地址信号LAD)。在此周期期间，预解码器逻辑306将节点302充电为高，从而提供低的选择信号(ICKP)。当第一时钟信号CLK及第一地址信号(LAD)变高时，预解码器逻辑306在一个门延迟(gate delay，GD)内将节点302拉低，且预解码器的反相器在从接收到第一时钟信号开始的总共两个门延迟(2GD)(例如，近似是通过预解码器逻辑306(图3中标记的门延迟1)及后续预解码器104的反相器(标记的门延迟2)的信号传播时间)内提供高的选择信号(ICKP)。时钟产生器110在接收到第一时钟信号(CLK)后的两个门延迟(例如，近似是通过图3中所示的时钟产生器110的与非门及反相器的信号传播时间)内提供高的第二时钟信号(ICK)，且可在与第一时钟信号(CLK)的激活周期一样长或更长的时间内使第二时钟信号(ICK)保持激活(如图4中所示)。预解码器逻辑306使用此第二时钟信号(ICK)来保持高的选择信号(ICKP)，即使在第一时钟信号CLK变低之后。在图4的实例中，第一时钟信号(CLK)保持为高至少直到第二时钟信号(ICK)变高为止。后解码器106在接收到高的选择信号(ICKP)后的两个门延迟(例如，近似是通过与非门(所标记的门延迟3)及反相器(所标记的门延迟4)的信号传播时间)内提供高的字线信号(WLR)，使得在接收到第一时钟信号(CLK)之后的四个门延迟内产生字线信号。
虽然图1到图4的实例使用第一时钟信号及第二时钟信号来产生及保持字线激活信号(WL)，但是也可类似地产生其他存储命令及控制信号(例如，以与通过以这种方式产生字线激活信号而获得的速度增益进行匹配)。可使用本文中举例说明的系统及方法来产生及保持跟踪字线信号、位线预充电信号、读取时钟、写入时钟、读出放大器信号以及其他信号。
本文中阐述的系统及方法也可应用于其他存储架构。图5是绘示根据实施例的具有被划分成顶部部分及底部部分的存储阵列的存储电路的图。在图5的实例中，预解码器502在逻辑上位于存储阵列508、510的顶部部分的字线驱动器504与存储阵列的底部部分512、514的字线驱动器506之间。预解码器502与存储器508、510、512、514的特定的单元相关联。预解码器502被配置成在与存储器508、510、512、514中预解码器502的特定的单元相关联的一个(或两个)字线驱动器504、506处向后解码器516、518提供选择信号(ICKP_TOP、ICKP_BOT)。预解码器电路502被配置成基于第一时钟信号(CLKB)及第一地址信号(例如，在ADR[0:N]处接收的储存在地址锁存器520中的前M位)产生选择信号(例如，ICKP_TOP、ICKP_BOT)。预解码器502电路还被配置成基于第二时钟信号(ICK)及第一地址信号来保持选择信号，第二时钟信号(ICK)由时钟产生器电路522产生。
顶部阵列后解码器516接收激活选择信号(ICKP_TOP)，并基于所接收选择信号(ICKP_TOP)及第二地址信号(例如，作为地址在ADR[0:N]处接收的第二组位，其指示与后解码器516相关联的字线是所接收命令的预期目的地)产生字线激活信号(WLL_TOP，WLR_TOP)。顶部存储阵列508、510能够响应于来自顶部阵列后解码器516的字线信号。底部阵列后解码器518接收激活选择信号(ICKP_BOT)，并基于所接收选择信号(ICKP_BOT)及第二地址信号产生字线激活信号(WLL_BOT、WLR_BOT)。底部存储阵列512、514能够响应于来自底部阵列后解码器518的字线信号。
图6是绘示根据实施例的图5所示预解码器、后解码器及时钟产生器的组件的框图。如上所述，存储电路接收外部时钟信号，所述外部时钟信号可在经过中间处理后或不经过中间处理便作为第一时钟信号(CLKB)的基础。时钟产生器522接收第一时钟信号(CLKB)及芯片使能信号(LCE)，以经由与非(NAND)门及反相器产生第二时钟信号(ICK)。时钟产生器还经由反相器产生经反相的第一时钟信号CLKB。
预解码器502被配置成在节点602处产生低信号，所述低信号在位于反相器之后的预解码器输出处产生对应的高的选择信号(ICKP_TOP)。位于反相器之前的预解码器逻辑604被配置成当时钟信号(CLK)及第二时钟信号(ICK)为低时且当与预解码器相关联的存储器部分(例如，图5中的存储阵列508、510、512、514)未被选择(这由第一地址信号(LAD)指示)时将节点602预充电为高。预解码器逻辑604被配置成当第一时钟信号(CLKB)变低且第一地址信号(LAD)变高时，对节点602进行放电并产生高的选择信号(ICKP_TOP)。预解码器逻辑604被配置成当第二时钟信号(ICK)为高且第一地址信号(LAD)为高时保持选择信号(ICKP_TOP)，其中第二时钟信号(ICK)在第一时钟信号(CLKB)变低之后经过一时间周期后变高。
后解码器106被配置成当从预解码器502接收到的选择信号(ICKP_TOP)指示其处于命令所指向的存储器部分中且第二地址信号(PREDEC(例如，通过预解码器502转发的所接收地址的第二部分))指示其相关联的字线是命令的确切目的地时产生其字线激活信号(通往顶部右侧存储阵列510的WLR_TOP)。当选择信号(ICKP_TOP)及第二地址信号(PREDEC)二者均为高时，后解码器的与非门及反相器生成高字线信号(WLR_TOP)。在图6的实例中，第一时钟信号(CLK)保持为高至少直到第二时钟信号(ICK)变高为止。后解码器516在接收到高的选择信号(ICKP_TOP)之后的两个门延迟内提供高的字线信号(WLR_TOP)，使得在接收到第一时钟信号(CLK)之后的五个门延迟(例如，近似是信号通过图6中标记为1、2、3、4、5的五个门结构的传播时间)内产生字线信号。
图7是绘示根据实施例的操作存储电路的方法的步骤的流程图。所述方法参照本文中的上述结构进行阐述。但是所述方法也适用于许多其他结构。在702处，存储电路102接收第一地址信号(ADR[0..M])及第一时钟信号(CLK)。在704处，将第一时钟信号(CLK)提供到时钟产生电路110。在706处，基于第一时钟信号(CLK)及第一地址信号(ADR[0..M])产生选择信号108，并在708处基于第二时钟(ICK)信号及第一地址信号(ADR[0..M])保持选择信号。
图8是绘示根据实施例的用于对后解码器产生选择信号的解码器电路系统的图。如上所述(例如图3)，每一后解码器106基于所接收地址的第二部分接收选择信号“PREDEC”，所述第二部分指示与后解码器相关联的字线是否是命令的预期目的地。图8示出其中地址的末六位用于产生PREDEC信号的实例。具体来说，地址的末六位(ADR<5:0>)与第一时钟信号(ICKB)的反信号一起在地址锁存器处被接收，以产生LADR<5:0>信号。第一解码器802使用所述信号的前三位(LADR<2:0>)向第一组八个后解码器产生选择信号(PREDEC1<0:7>)，而第二解码器使用所述信号的第二个三位(LADR<5:3>)向第二组八个后解码器产生选择信号(PREDEC2<0:7>)。此外，绘示第一解码器802的细节，其中在解码器802输入处接收的三个LADR位的唯一组合与8个后解码器中的每一者相关联，以与预解码器选择信号(例如，图2的ICKP)相结合来激活字线。举例来说，LADR[0]、LADR[1]及LADR[2]上的低信号将经由在解码器802图解的底部处绘示的反相器对应于LADRB[0]、LADRB[1]及LADRB[2]上的高信号，这将激活第一解码器与(AND)门以在PREDEC1<0>上产生高信号。作为针对PREDEC1<4>的另一实例，LADR[0]及LADR[1]上的低信号将对应于LADRB[0]及LADRB[1]上的高信号，其与高的LADR[2]信号相结合将激活与PREDEC1<4>相关联的解码器与门以产生高电平信号。
图9是绘示与存储器中第七个字的八条字线相关联的后解码器模块的图。当第一地址信号指示与所绘示的字线相关联的存储器部分(例如，存储器的第七个字)是所接收命令的预期目的地时(例如，如上文关于图4所述)，所绘示的后解码器从预解码器接收选择信号(ICKP)。解码器(例如，图8的解码器802)将第二地址信号(例如，图8的LADR[0]、LADR[1]、LADR[2])转换成后解码器选择信号(例如，PREDEC1<0:7>中的一者)，后解码器选择信号与预解码器选择信号(ICKP)及第一地址信号(例如，PREDEC2<7>)相结合来激活所绘示的字线中的一者以启动操作。举例来说，当第一地址信号(例如，基于LADR[3]…LADR[N]产生的PREDEC2<7>)指示数据字(例如，数据字7)的字线(例如，WL<56>…WL<63>中的一者)与所绘示的后解码器(例如，POSTDEC 7)相关联时，PREDEC2<7>被设置为高电平，且为所述数据字激活ICKP，如以上关于图4所述。第二地址信号(例如，如相对于图8所述，基于LADR[0]…LADR[2]而被设置为高的PREDEC1<0>…PREDEC1<7>中的一者)被设置为激活由第一地址信号选择的数据字的特定字线。举例来说，当第一地址信号指示数据字7(例如，PREDEC2<7>为高)且第二地址信号指示数据字7的第六字线将被激活(例如，PREDEC1<5>为高)时，则WL<61>的与非门及反相器根据ICKP信号(例如，PREDEC2<7>及PREDEC1<5>上的高信号)激活字线61，使得与非门-反相器组合将ICKP信号传递到字线61。
根据一些实施例，一种存储电路包括预解码器电路，预解码器电路被配置成接收第一地址信号、第一时钟信号及第二时钟信号。预解码器电路被配置成基于第一时钟信号及第一地址信号产生选择信号。且预解码器电路还被配置成基于第二时钟信号及第一地址信号保持选择信号。
根据一些实施例，第二时钟信号是内部时钟信号。第二时钟信号的激活相对于第一时钟信号的激活被延迟。
根据一些实施例，第二时钟信号是基于第一时钟信号及芯片使能信号而被激活。
根据一些实施例，第二时钟信号处于激活的时间周期长于第一时钟信号。
根据一些实施例，第二时钟信号是在第一时钟信号被去激活之前被激活。
根据一些实施例，存储电路还包括后解码器电路。后解码器电路被配置成基于选择信号及第二地址信号产生字线激活信号。
根据一些实施例，第一地址信号是基于所接收地址的第一部分。第二地址信号是基于所接收地址的第二部分。
根据一些实施例，选择信号被传送到多个后解码器电路。所述多个后解码器电路中的一者产生字线激活信号。
根据一些实施例，预解码器电路包括：i)与非门，接收选择信号及第二地址信号，以及ii)反相器，位于与非门之后。
根据一些实施例，预解码器包括多个晶体管，所述多个晶体管被配置成当i)第一时钟信号及第一地址信号二者均处于激活时或者ii)第二时钟信号及第一地址信号二者均处于激活时使选择信号有效。
在一个实施例中，一种操作存储电路的方法接收第一地址信号及第一时钟信号。将第一时钟信号提供到时钟产生电路。基于第一时钟信号及第一地址信号产生选择信号，以及基于第二时钟信号及第一地址信号保持选择信号。
根据一些实施例，第一时钟信号是从存储电路的外部接收的外部信号。第二时钟信号是在存储电路的内部被产生。
根据一些实施例，操作存储电路的方法还包括：基于选择信号及第二地址信号产生字线激活信号。
根据一些实施例，字线激活信号是在接收到第一地址信号之后经过四个门延迟之后被产生。
根据一些实施例，第一地址信号是基于地址的第一部分且第二地址信号是基于地址的第二部分，其中地址是从存储电路的外部接收。
根据一些实施例，第二时钟信号是基于第一时钟信号及芯片使能信号被产生。
根据一些实施例，选择信号用于产生字线激活信号、位线预充电信号、读取/写入时钟信号、及读出放大器激活信号中的一者或多者。
在又一实施例中，一种存储器包括预解码器电路，预解码器电路被配置成接收第一地址信号、第一时钟信号及第二时钟信号，预解码器电路被配置成基于第一时钟信号及第一地址信号产生选择信号，预解码器电路还被配置成基于第二时钟信号及第一地址信号保持选择信号。存储器包括顶部阵列后解码器及底部阵列后解码器。选择信号基于第一地址信号而被路由到顶部阵列后解码器中的一者，顶部阵列后解码器及底部阵列后解码器被配置成基于所接收选择信号及第二地址信号产生字线激活信号。顶部存储阵列能够响应于来自顶部阵列后解码器的字线信号，且底部存储阵列能够响应于来自底部阵列后解码器的字线信号。
根据一些实施例，顶部存储阵列包括顶部左侧子阵列及顶部右侧子阵列。底部存储阵列包括底部左侧子阵列及底部右侧子阵列。
根据一些实施例，字线信号在第一地址信号被接收到之后经过五个门延迟之后被产生。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本揭露的各个方面。所属领域中的技术人员应理解，他们可容易地使用本揭露作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本揭露的精神及范围，而且他们可在不背离本揭露的精神及范围的条件下在本文中作出各种改变、代替及变更。

Claims (10)

1.一种存储电路，包括：
预解码器电路，被配置成接收第一地址信号、第一时钟信号及第二时钟信号；
所述预解码器电路被配置成基于所述第一时钟信号及所述第一地址信号产生选择信号；
所述预解码器电路还被配置成基于所述第二时钟信号及所述第一地址信号保持所述选择信号。
2.根据权利要求1所述的存储电路，其中所述第二时钟信号是内部时钟信号，其中所述第二时钟信号的激活相对于所述第一时钟信号的激活被延迟。
3.根据权利要求1所述的存储电路，其中所述第二时钟信号处于激活的时间周期长于所述第一时钟信号。
4.根据权利要求1所述的存储电路，其中所述第二时钟信号是在所述第一时钟信号被去激活之前被激活。
5.根据权利要求1所述的存储电路，还包括后解码器电路；
其中所述后解码器电路被配置成基于所述选择信号及第二地址信号产生字线激活信号。
6.根据权利要求5所述的存储电路，其中所述第一地址信号是基于所接收地址的第一部分，且其中所述第二地址信号是基于所述所接收地址的第二部分。
7.一种操作存储电路的方法，包括：
接收第一地址信号及第一时钟信号；
将所述第一时钟信号提供到时钟产生电路；
基于所述第一时钟信号及所述第一地址信号产生选择信号；以及
基于所述第二时钟信号及所述第一地址信号保持所述选择信号。
8.根据权利要求7所述的方法，其中所述第一时钟信号是从所述存储电路的外部接收的外部信号，且其中所述第二时钟信号是在所述存储电路的内部被产生。
9.根据权利要求7所述的方法，还包括：
基于所述选择信号及第二地址信号产生字线激活信号。
10.一种存储器，包括：
预解码器电路，被配置成接收第一地址信号、第一时钟信号及第二时钟信号，所述预解码器电路被配置成基于所述第一时钟信号及所述第一地址信号产生选择信号，所述预解码器电路还被配置成基于所述第二时钟信号及所述第一地址信号保持所述选择信号；
顶部阵列后解码器及底部阵列后解码器，所述选择信号基于所述第一地址信号而被路由到所述顶部阵列后解码器中的一者，所述顶部阵列后解码器及所述底部阵列后解码器被配置成基于所接收选择信号及第二地址信号产生字线激活信号；以及
顶部存储阵列及底部存储阵列，所述顶部存储阵列响应于来自所述顶部阵列后解码器的字线信号，所述底部存储阵列响应于来自所述底部阵列后解码器的字线信号。
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