CN113363210A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN113363210A
CN113363210A CN202110573593.0A CN202110573593A CN113363210A CN 113363210 A CN113363210 A CN 113363210A CN 202110573593 A CN202110573593 A CN 202110573593A CN 113363210 A CN113363210 A CN 113363210A
Authority
CN
China
Prior art keywords
layer
source
insulating layer
drain
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110573593.0A
Other languages
English (en)
Inventor
郑宜骅
邱雅文
詹易哲
谭伦光
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/197,995 external-priority patent/US11631612B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113363210A publication Critical patent/CN113363210A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H01L29/4991—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material comprising an air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

在制造半导体器件的方法中，在衬底上方形成源极/漏极结构，在源极/漏极结构上方形成包括一个或多个介电层的第一层间介电(ILD)层，在第一ILD层中形成第一开口以至少部分地暴露源极/漏极结构，在第一开口的内壁上形成牺牲层，在牺牲层上形成第一绝缘层，在第一绝缘层上形成导电层，以形成与源极/漏极结构接触的源极/漏极接触件，去除牺牲层以在第一绝缘层和第一ILD层之间形成空间，以及在源极/漏极接触件和第一ILD层上方形成第二绝缘层以覆盖空间的上部开口，从而形成气隙。本发明的实施例还涉及半导体器件。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
随着半导体工业引入具有更高性能和更多功能的新一代集成电路(IC)，形成IC的元件的密度增大，而IC的组件或元件的尺寸以及组件或元件之间的间距减小，这会导致各种问题。例如，对于任何两个邻近的导电部件，当导电部件之间的距离减小时，所得的电容(寄生电容)增大。电容的增大导致功耗的增大和电阻电容(RC)时间常数的增大，即信号延迟的增大。
发明内容
本发明的实施例提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成源极/漏极结构；在所述源极/漏极结构上方形成包括一个或多个介电层的第一层间介电(ILD)层；在所述第一层间介电层中形成第一开口以至少部分地暴露所述源极/漏极结构；在所述第一开口的内壁上形成牺牲层；在所述牺牲层上形成第一绝缘层；在所述第一绝缘层上形成导电层，以形成与所述源极/漏极结构接触的源极/漏极接触件；去除所述牺牲层以在所述第一绝缘层和所述第一层间介电层之间形成空间；以及在所述源极/漏极接触件和所述第一层间介电层上方形成第二绝缘层以覆盖所述空间的上部开口，从而形成气隙。
本发明的另一实施例提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成源极/漏极外延层；在所述源极/漏极外延层上方形成第一层间介电(ILD)层；在所述第一层间介电层上方形成由与所述第一层间介电层不同的材料制成的第一绝缘层；在所述第一绝缘层上方形成由与所述第一绝缘层不同的材料制成的第二层间介电层；形成穿过所述第二层间介电层、所述第一绝缘层和所述第一层间介电层的第一开口以至少部分地暴露所述源极/漏极外延层；在所述第一开口的内壁上形成牺牲层；在所述牺牲层上形成第二绝缘层；在所述第二绝缘层上形成导电层，以形成与所述源极/漏极外延层接触的源极/漏极接触件；去除所述牺牲层以在所述第二绝缘层与所述第二层间介电层、所述第一绝缘层和所述第一层间介电层之间形成空间；以及在所述源极/漏极接触件和所述第二层间介电层上方形成第三绝缘层以覆盖所述空间的上部开口，从而形成气隙。
本发明的又一实施例提供了一种半导体器件，包括：栅电极；源极/漏极结构，包括源极/漏极外延层；多个介电层，设置在所述源极/漏极外延层上方；源极/漏极接触件，穿过所述多个介电层并且接触所述源极/漏极外延层；衬垫绝缘层，设置在所述源极/漏极接触件的侧壁上；以及气隙，设置在所述衬垫绝缘层和所述多个介电层之间。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A、图1B、图1C和图1D示出了根据本发明的实施例的半导体器件的各种视图。
图2A示出了根据本发明的一个实施例的半导体器件的顺序制造工艺的各个阶段中的一个的平面图(从上方观察)。图2B示出了沿着图2A的线X1-X1的截面图。图2C和图2D是栅极结构的放大图。图2E示出了根据本发明的一个实施例的半导体器件的顺序制造工艺的各个阶段中的一个的立体图。
图3A、图3B、图3C和图3D示出了根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图4A、图4B、图4C和图4D示出了根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图5A、图5B、图5C和图5D示出了根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图6A、图6B、图6C和图6D示出了根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图7A、图7B、图7C和图7D示出了根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图8A、图8B和图8C示出了根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图9A、图9B、图9C和图9D示出了根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图10A和图10B示出了根据本发明的实施例的半导体器件的截面图。
具体实施方式
应该理解，以下公开提供了许多用于实现本发明的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，元件的尺寸不限于公开的范围或值，而是可以取决于器件的工艺条件和/或期望性质。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地说明。另外，除非另有说明，术语“由...制成”可以是指“包括”或“由...组成”。在本发明中，A、B和C中的至少一个是指“A”、“B”、“C”、“A和B”、“A和C”、“B和C”或“A、B和C”，而不是指来自A的一个、来自B的一个和来自C的一个。关于一个实施例描述的材料、配置、尺寸和工艺可以应用于其他实施例，并且可以省略其详细描述。
图1A、图1B、图1C和图1D示出了根据本发明的实施例的半导体器件的各种视图。图1A是平面图，图1B是截面图(Y切割)，图1C是截面图(X切割1)，并且图1D是截面图(X切割2)。在一些实施例中，图1A至图1D中所示的半导体器件是鳍式场效应晶体管(Fin FET)。
在图1A中，在Y方向上延伸的三个栅极结构10设置在X方向上延伸的四个鳍结构5上方，该鳍结构5设置在衬底1上。栅极结构10之间的部分是源极/漏极区域50(参见图1B和图1C)，并且源极/漏极接触件70设置在源极/漏极区域50上方。在一些实施例中，源极/漏极区域50包括一个或多个外延形成的半导体层(外延层)。在一些实施例中，源极/漏极接触件70是在Y方向上延伸超过源极/漏极区域50的接触条。因此，源极/漏极外延层(源极/漏极区域)50在Y方向上的宽度小于源极/漏极接触件70的宽度(长度)。如图1A和图1B所示，在一些实施例中，源极/漏极接触件70在Y方向上的宽度大于上部接触件100的宽度。在一些实施例中，一个或多个栅极接触件110设置在栅极结构10的一个或多个栅电极上。此外，在一些实施例中，上部接触件100设置在源极/漏极接触件70上方。
如图1B至图1D所示，在鳍结构5中形成的凹槽中形成源极/漏极区域50。栅极结构10包括由化学形成的氧化硅制成的界面层11、形成在鳍结构5上方的栅极介电层12、金属栅电极15和栅极侧壁间隔件30。栅极结构10嵌入在第一层间介电(ILD)层45中。第一ILD层45包括一个或多个介电层。在一些实施例中，第一蚀刻停止层52形成在栅极结构10和源极/漏极区域50上以及隔离绝缘层2的上表面上。此外，在一些实施例中，第二蚀刻停止层60设置在第一ILD层45上方，并且第二ILD层65形成在第二蚀刻停止层60上方。此外，在一些实施例中，第三蚀刻停止层75设置在第二ILD层65上方，并且第三ILD层80形成在第三蚀刻停止层75上方。
第一ILD层45、第二ILD层65和第三ILD层80包括一层或多层绝缘材料，例如，基于氧化硅的材料，诸如二氧化硅(SiO2)、SiOC和SiOCN。在一些实施例中，将低k材料或有机材料用于ILD层。第一蚀刻停止层52、第二蚀刻停止层60和第三蚀刻停止层75由与ILD层不同的材料制成，并且包括一层或多层绝缘材料，例如，基于氮化硅的材料，诸如氮化硅和SiON。
在一些实施例中，第三ILD层80除Si和C之外不包含IV族元素。在其他实施例中，第三ILD层80包括Ge和/或Sn以在第三ILD层80中引入压缩应力。在一些实施例中，Ge和/或Sn的浓度在约0.01原子％至1原子％的范围内。
源极/漏极接触件70形成在穿过第一ILD层45和第二ILD层65以及第一蚀刻停止层52、第二蚀刻停止层60和第三蚀刻停止层75的接触开口(孔)中。在一些实施例中，第一接触衬垫层72形成在接触开口的内表面上。在一些实施例中，接触开口由绝缘层66限定。在一些实施例中，第一接触衬垫层72包括一个或多个导电材料层，诸如Ti、TiN、Ta和TaN。在某些实施例中，TiN层用作第一接触衬垫层72。源极/漏极接触件70包括由一个或多个导电材料层(诸如W、Co、Ni、Mo、Ru(纯度大于99原子％)和它们的合金)制成的第一主体层74。在某些实施例中，第一主体层74由Co(大于99原子％)制成。
如图1B和图1C所示，在本发明的一些实施例中，在绝缘层66与ILD层和蚀刻停止层之间设置有气隙68。在一些实施例中，气隙68的上部由第三蚀刻停止层75的部分覆盖。在一些实施例中，不形成绝缘层66，并且气隙68设置在ILD层和源极/漏极接触件70之间。
上部接触件100形成在穿过第三ILD层80和第三蚀刻停止层75的接触开口(孔)中。上部接触件100包括第二衬垫层102和第二主体层104。
在一些实施例中，第二接触衬垫层102包括一个或多个导电材料层，诸如Ti、TiN、Ta和TaN。在某些实施例中，将TiN层用作第二接触衬垫层102。
在一些实施例中，第二主体层104由一个或多个导电材料层制成，诸如W、Co、Ni、Mo、Ru(纯度大于99原子％)和它们的合金。在某些实施例中，第二主体层104由Co(大于99原子％)或Ru(大于99原子％)制成。如图1D所示，在穿过第三ILD层80、第三蚀刻停止层75、第二ILD层65、第二蚀刻停止层60和第一蚀刻停止层52的接触开口(孔)中也形成上部接触件110(栅极接触件)。上部接触件110包括分别与第二衬垫层102和第二主体层104相同或类似的衬垫层112和主体层114。
在一些实施例中，上部接触件100的部分穿透到源极/漏极接触件70中。此外，在一些实施例中，上部接触件100的部分设置在第三蚀刻停止层75下方并且与第三蚀刻停止层75的底面接触，形成铆钉形状。在一些实施例中，上部接触件100的穿透到源极/漏极接触件70中的部分与第一接触衬垫层72接触。在一些实施例中，上部接触件100具有带有凸形的圆头的铆钉形状。在其他实施例中，铆钉形状的头部是具有或不具有圆形拐角的三角形或梯形。
在一些实施例中，第三蚀刻停止层75的底部拐角具有圆形拐角。在一些实施例中，第三蚀刻停止层75的上部拐角具有圆形拐角，该圆形拐角的曲率半径(大于0nm)小于底部拐角的曲率半径。在其他实施例中，第三蚀刻停止层75的上部拐角不是圆形的。
在图1B中，源极/漏极外延层50形成在四个鳍结构上，作为合并的源极/漏极外延层。然而，鳍结构的数量不限于四个。在一些实施例中，源极/漏极外延层50仅形成在一个鳍结构上，而不与另一源极/漏极外延层合并。在一些实施例中，源极/漏极接触件在Y方向(栅极延伸方向)上的宽度小于源极/漏极外延层50的宽度。
在一些实施例中，不形成第一蚀刻停止层、第二蚀刻停止层和第三蚀刻停止层中的至少一个。在一些实施例中，气隙不由蚀刻停止层(例如75)覆盖，而是由形成在气隙之上的ILD层(例如80)覆盖。换句话说，可以省略蚀刻停止层75。在一些实施例中，一个或多个ILD层和一个或多个蚀刻停止层统称为ILD层。
图2A至图2E示出了根据本发明的实施例的与图1A至图1D所示的结构对应的半导体器件的顺序制造工艺的各个阶段。应该理解的是，可以在图2A至图2E所示的工艺之前、期间和之后提供附加操作，并且对于该方法的附加实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。
图2A和图2B示出了根据本发明的一个实施例的半导体器件的顺序制造工艺的阶段中的一个。图2A示出了平面图(顶视图)，并且图2B示出了沿着图2A的线X1-X1的截面图。
图2A和图2B示出了在形成金属栅极结构10之后的半导体器件的结构。金属栅极结构10包括金属栅电极15和栅极介电层12。在图2A和图2B中，在鳍结构5的沟道区域(例如，鳍结构的部分)上方形成金属栅极结构10，并且覆盖绝缘层20设置在金属栅极结构10上方。在一些实施例中，金属栅极结构10的厚度在15nm至50nm的范围内。在一些实施例中，覆盖绝缘层20的厚度在约10nm至约30nm的范围内，并且在其他实施例中在约15nm至约20nm的范围内。在金属栅极结构10和覆盖绝缘层20的侧壁上提供侧壁间隔件30。在一些实施例中，在侧壁间隔件的底部处的侧壁间隔件30的膜厚度在约3nm至约15nm的范围内，并且在其他实施例中，在约4nm至约8nm的范围内。金属栅极结构10、覆盖绝缘层20和侧壁间隔件30的组合可以统称为栅极结构。此外，源极/漏极区域50形成为邻近栅极结构，并且栅极结构之间的空间填充有层间介电(ILD)层40。
图2C是栅极结构的放大图。金属栅电极15包括一层或多层金属材料16，诸如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi或其他导电材料。设置在鳍结构5的沟道区域与金属栅电极之间的栅极介电层12包括诸如高k金属氧化物的一层或多层金属氧化物。用于高k电介质的金属氧化物的示例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或它们的混合物。
在一些实施例中，在栅极介电层12和金属材料16之间插入一个或多个功函调整层14。功函调整层14由导电材料制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或两种或多种这些材料的多层。对于n沟道FET，将TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函调整层，并且对于p沟道FET，将TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一种或多种用作功函调整层。
覆盖绝缘层20包括一层或多层绝缘材料，诸如包括SiN、SiCN和SiOCN的基于氮化硅的材料。栅极侧壁间隔件30由与覆盖绝缘层20不同的材料制成，并且包括一层或多层绝缘材料，诸如基于氮化硅的材料，包括SiN、SiON、SiCN和SiOCN。ILD层40包括一层或多层绝缘材料，诸如包括二氧化硅(SiO2)和SiON的基于氧化硅的材料。
在一些实施例中，如图2D所示，不形成栅极覆盖绝缘层。
侧壁间隔件30的材料、覆盖绝缘层20的材料和ILD层40的材料彼此不同，使得可以选择性地蚀刻这些层中的每个。在一个实施例中，栅极侧壁间隔件30由SiOCN、SiCN或SiON制成，覆盖绝缘层20由SiN制成，并且ILD 40层由SiO2制成。
在该实施例中，采用通过栅极替换工艺制造的鳍式场效应晶体管(Fin FET)。
图2E示出了FinFET结构的示例性立体图。
首先，在衬底300上方制造鳍结构310。鳍结构包括底部区域和作为沟道区域315的上部区域。衬底是例如具有在从约1×1015cm-3到约1×1018cm-3的范围内的杂质浓度的p型硅衬底。在其他实施例中，衬底是具有在约1×1015cm-3至约1×1018cm-3的范围内的杂质浓度的n型硅衬底。可选地，衬底可以包括另一种元素半导体，诸如锗；化合物半导体，包括IV-IV族化合物半导体，诸如SiC和SiGe；III-V族化合物半导体，诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。在一个实施例中，衬底是SOI(绝缘体上硅)衬底的硅层。
在形成鳍结构310之后，在鳍结构310上方形成隔离绝缘层320。隔离绝缘层320包括一层或多层绝缘材料，诸如通过LPCVD(低压化学气相沉积)、等离子体CVD或可流动CVD形成的氧化硅、氮氧化硅或氮化硅。隔离绝缘层可以由旋转玻璃(SOG)、SiO、SiON、SiOCN和/或氟掺杂的硅酸盐玻璃(FSG)的一层或多层形成。
在鳍结构上方形成隔离绝缘层320之后，执行平坦化操作以去除部分隔离绝缘层320。平坦化操作可以包括化学机械抛光(CMP)和/或回蚀刻工艺。然后，进一步去除(凹进)隔离绝缘层320，使得鳍结构的上部区域暴露。
在暴露的鳍结构上方形成伪栅极结构。伪栅极结构包括由多晶硅制成的伪栅电极层和伪栅极介电层。在伪栅电极层的侧壁上还形成包括一层或多层绝缘材料的栅极侧壁间隔件350。在形成伪栅极结构之后，未由伪栅极结构覆盖的鳍结构310凹进至隔离绝缘层320的上表面下方。然后，通过使用外延生长方法在凹进的鳍结构上方形成源极/漏极区域360。源极/漏极区域可以包括应变材料以向沟道区域315施加应力。
然后，在伪栅极结构和源极/漏极区域上方形成层间介电(ILD)层370。在平坦化操作之后，去除伪栅极结构以形成栅极空间。然后，在栅极空间中形成包括金属栅电极和诸如高k介电层的栅极介电层的金属栅极结构330。此外，在金属栅极结构330上方形成覆盖绝缘层340，以获得图2E所示的Fin FET结构。在图2E中，切割金属栅极结构330、覆盖绝缘层340、栅极侧壁间隔件350和ILD层370的部分以示出下面的结构。
图2E的鳍结构310、金属栅极结构330、覆盖绝缘层340、栅极侧壁间隔件350、源极/漏极区域360和ILD层370基本上分别对应于图1A至图1D的鳍结构5、金属栅极结构10、覆盖绝缘层20、栅极侧壁间隔件30、源极/漏极区域50和层间介电(ILD)层40。在一些实施例中，在ILD层40上方另外形成一个或多个ILD层，从而形成第一ILD层45。
图3A至图5D示出了根据本发明的实施例的与图1A至图1D所示的结构对应的半导体器件的顺序制造工艺的各个阶段。应该理解，可以在图3A至图5D所示的工艺之前、期间和之后提供附加操作，并且对于该方法的附加实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中可以采用关于前述实施例说明的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细说明。
如图3A所示，在形成金属栅极结构10之后，在第一ILD层45(或40)上方形成第一绝缘层作为第二蚀刻停止层60，并且在第二蚀刻停止层60上方形成第二绝缘层作为第二ILD层65。第二蚀刻停止层60和第二ILD层65通过诸如CVD、物理气相沉积(PVD)或原子层沉积(ALD)的合适的膜形成方法形成。
如图3B所示，通过使用一个或多个光刻和蚀刻操作，在第一ILD层45和第二ILD层65中形成用于下部接触件(源极/漏极接触件)70的第一接触开口61。
然后，如图3C所示，在第一接触开口61中共形地形成牺牲层62。在一些实施例中，牺牲层62包括掺杂或未掺杂的非晶或多晶半导体材料，诸如Si、SiGe或Ge。在其他实施例中，牺牲层62包括一种或多种介电材料或一种或多种导电材料。当牺牲层62由介电材料制成时，介电材料不同于第一ILD层和第二ILD层以及第一蚀刻停止层和第二蚀刻停止层。
通过合适的膜形成方法(诸如CVD或ALD)来形成牺牲层62。在一些实施例中，取决于设计和/或工艺要求，牺牲层62的厚度在约1nm至约10nm的范围内，并且在其他实施例中在约2nm至约5nm的范围内。然后，如图3D所示，执行各向异性蚀刻以去除牺牲层62的水平部分以暴露源极/漏极外延层50的上表面。
接下来，如图4A所示，在第一接触开口61中的牺牲层62上形成第三绝缘层66。在一些实施例中，第三绝缘层66包括一层或多层的氧化硅、氮化硅、SiON、SiOC、SiOCN、SiCN或与牺牲层62不同的其他合适的材料。通过合适的膜形成方法(诸如CVD或ALD)形成第三绝缘层66。在一些实施例中，取决于设计和/或工艺要求，第三绝缘层66的厚度在约1nm至约10nm的范围内，并且在其他实施例中在约2nm至约5nm的范围内。然后，如图4B所示，执行各向异性蚀刻以去除绝缘层66的水平部分以暴露源极/漏极外延层50的上表面。
在一些实施例中，未执行图3D的各向异性蚀刻。在这种情况下，在第三绝缘层66的各向异性蚀刻之后或期间，蚀刻牺牲层62的底部以暴露源极/漏极外延层50的上表面。牺牲层62的小部分保留在第三绝缘层66和源极/漏极外延层之间。
随后，在第一接触开口61中的绝缘层和源极/漏极外延层50上和第二ILD层65的上表面上共形地形成第一接触衬垫层72，并且在第一接触衬垫层72上方形成用于第一主体层74的导电材料。通过诸如CVD、PVD、ALD或镀的合适的膜形成方法形成第一接触衬垫层72和导电材料层。随后，如图4C所示，执行诸如回蚀刻操作或化学机械抛光(CMP)操作的平坦化操作以形成源极/漏极接触件70。
然后，如图4D所示，通过使用一种或多种湿蚀刻操作和/或干蚀刻操作，至少部分或全部地去除牺牲层62以形成气隙空间68。在一些实施例中，当牺牲层62由多晶硅或非晶硅制成时，可以通过使用四甲基氢氧化铵水溶液的湿蚀刻来去除牺牲层62。在一些实施例中，残留的牺牲层62保留在气隙68的底部，如图8C所示。在一些实施例中，残余的量为从气隙空间的底部开始的气隙空间的总高度的约1％-5％。
另外，如图5A所示，在源极/漏极接触件70、气隙空间的开口和第二ILD层上方形成作为第三蚀刻停止层75的第四绝缘层。气隙空间68的上部由第三蚀刻停止层75填充以形成气隙68。在一些实施例中，从气隙空间的开口的顶部开始，气隙空间的总高度H1的约5％-20％由第三蚀刻停止层填充(渗透量H2为H1的约5％-20％)。在一些实施例中，高度H1等于源极/漏极接触件70的高度。在一些实施例中，第三蚀刻停止层75的厚度在约5nm至约20nm的范围内，并且在其他实施例中在从约10nm至约15nm的范围内。
随后，如图5B所示，形成第五绝缘层作为第三ILD层80。如图5C所示，通过使用一个或多个光刻和蚀刻操作，在第三ILD层80和第三蚀刻停止层75中形成用于上部接触件100的第二接触开口82，并且在第三ILD层80中、第三蚀刻停止层75和第二ILD层65中形成用于栅极接触件110的第三接触开口。在一些实施例中，使用相同的光掩模以相同的蚀刻操作形成接触开口82和用于栅极接触件的接触开口，并且在其他实施例中，使用不同的光掩模通过不同的蚀刻操作形成接触开口82和用于栅极接触件的接触开口。
在一些实施例中，部分蚀刻(凹进)源极/漏极接触件70的暴露部分以形成凹槽。在一些实施例中，垂直/横向(水平)蚀刻源极/漏极接触件70的暴露的上部以形成凹槽。在一些实施例中，蚀刻是各向同性蚀刻操作中的一种或多种。在一些实施例中，蚀刻是使用酸的湿蚀刻。在一些实施例中，酸是有机酸。在某些实施例中，当源极/漏极接触件层70由Co制成时，有机酸是4-甲基-2-(苯基氨基)-1,3-噻唑-5-羧酸。在一些实施例中，在酸蚀刻之后，执行使用异丙醇的湿清洁操作。在其他实施例中，蚀刻是使用包含例如HCl的气体的化学干蚀刻。在一些实施例中，湿蚀刻剂包括苯并三唑。
接下来，在第二接触孔82和凹进的源极/漏极接触件70处执行沉积前清洁操作。在一些实施例中，沉积前清洁操作包括等离子体处理。在一些实施例中，等离子体处理包括氢等离子体和/或氩等离子体。在某些实施例中，等离子体处理包括氢等离子体处理，然后是氩等离子体处理。在一些实施例中，氢等离子体处理的持续时间长于氩等离子体处理的持续时间。取决于设计和/或工艺要求/条件，在一些实施例中，氢等离子体处理的持续时间在约60秒至约300秒的范围内，并且在其他实施例中，在约90秒至约250秒的范围内。取决于设计和/或工艺要求/条件，在一些实施例中，氩等离子体处理的持续时间在约1秒至约10秒的范围内，并且在其他实施例中在约2秒至约8秒的范围内。
在沉积前清洁操作之后，在第二接触孔82中和第三ILD层80上形成第二衬垫层102和用于第二主体层104的导电材料层，然后如图5D所示，执行诸如回蚀刻操作或CMP操作的平坦化操作以形成上部接触件100。在一些实施例中，不形成第二衬垫层102，并且第二主体层104与源极/漏极接触件70和第三ILD层80直接接触。
应当理解，图5D所示的器件经受进一步的CMOS工艺以形成各种部件，诸如互连金属层、介电层、钝化层等。
图6A至图6D和图7A至图7D示出了根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段。应该理解，可以在图6A至图7D所示的工艺之前、期间和之后提供附加操作，并且对于该方法的附加实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中可以采用关于前述实施例说明的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细说明。
图6A示出了与图3C类似地形成牺牲层62之后的截面图。在一些实施例中，取决于用于形成第一开口61的蚀刻条件，第二ILD层65的上表面具有弯曲的形状。
然后，类似于关于图3D所说明的操作，执行各向异性蚀刻以去除牺牲层62的横向部分。此外，如图6B所示，在一些实施例中，在牺牲层62和第一开口中的源极/漏极外延层50的暴露表面上形成氧化物层63，以保护暴露的源极/漏极外延层50免受随后的等离子体处理的影响。在一些实施例中，氧化物层是通过CVD或ALD形成的氧化硅层，并且具有在约0.5nm至约2nm的范围内的厚度。
此外，如图6C所示，在一些实施例中，执行用于清洁目的的等离子体处理以清洁结构的表面。在一些实施例中，等离子体由包含氧气的气体或包含N2和H2的气体生成，其中H2的量为约1％-10％。在一些实施例中，在等离子体处理期间部分地去除氧化物层63。在一些实施例中，等离子体是氧等离子体。如图6D所示，在等离子体处理之后，执行湿清洁工艺以完全去除氧化物层。用于湿清洁工艺的溶液包括H2SO4、HCl或H2O2中的一种或多种以及水。
在湿清洁之后，类似于关于图4A所说明的操作，如图7A所示，形成第三绝缘层66。接下来，如图7B所示，类似于关于图4B说明的操作，执行各向异性蚀刻以去除第三绝缘层66的横向部分。在一些实施例中，在具有或不具有氧化硅层的第三绝缘层66的各向异性蚀刻之后，执行如关于图6C和图6D所说明的等离子体处理和湿清洁操作。
此外，如图7C所示，执行与关于图4C和图4D说明的操作类似的操作，以形成气隙空间68。然后，如图7D所示，类似于关于图5A说明的操作，形成第三蚀刻停止层75以形成气隙68。应该理解，图7D中所示的器件经受如关于图5B至图5D说明的进一步的工艺以形成上部接触件。
图8A和图8B示出了根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段。应该理解，可以在图8A和图8B所示的工艺之前、期间和之后提供附加操作，并且对于该方法的附加实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中可以采用关于前述实施例说明的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细说明。
在一些实施例中，如图8A所示，在如图4B所示的第三绝缘层66的各向异性蚀刻之后并且在形成源极/漏极接触件70的第一接触衬垫层72之前，在源极/漏极外延层50的表面处形成硅化物层55。硅化物层55的金属元素包括Ti、Ta、Ni、Co、W、Mo、Ru、Pt或任何其他合适的元素中的一种或多种。在一些实施例中，硅化物层55还包括Ge、C、Sn、B、P、As或In。如图8B所示，第一接触衬垫层72与硅化物层55接触。在一些实施例中，硅化物层55不在第三绝缘层66下方延伸。在其他实施例中，硅化物层55在第三绝缘层66下方延伸，但不延伸到气隙68下方。
图9A至图9D示出了根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段。应该理解，可以在图9A至图9D所示的工艺之前、期间和之后提供附加操作，并且对于该方法的附加实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中可以采用关于前述实施例说明的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细说明。
图9A示出了形成第三绝缘层66之后的结构。在一些实施例中，牺牲层62’包括Ti、Ta、Ni、Co、W、Mo、Ru、Pt或形成硅化物的任何其他元素中的一种或多种。在一些实施例中，不执行牺牲层62’的各向异性蚀刻，牺牲层覆盖源极/漏极外延层50的上表面。然后，在牺牲层62’上形成第三绝缘层66。
接下来，如图9B所示，执行热操作，通过牺牲层62’和源极/漏极外延层50之间的反应而形成硅化物层55’。在一些实施例中，硅化物层55’还包括Ge、C、Sn、B、P、As或In。然后，如图9C所示，执行各向同性蚀刻以去除第三绝缘层66的横向部分，从而暴露第一接触开口61的底部处的硅化物层55’。如图9D所示，第一接触衬垫层72与硅化物层55’接触。在一些实施例中，硅化物层55’在第三绝缘层66和气隙68下方延伸。
图10A和图10B示出了根据本发明的实施例的半导体器件的截面图。在以下实施例中可以采用关于前述实施例说明的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细说明。
在一些实施例中，可以将由上述制造操作形成的气隙施加到其他接触件，例如，上部接触件100和栅极接触件110。如图10A所示，在第三ILD层80和由例如氮化硅、SiON或SiOCN制成的绝缘衬垫层76之间的上部接触件100的侧面上形成气隙78，并且由第四蚀刻停止层覆盖。此外，如图10B所示，在第三ILD层80和由例如氮化硅、SiON或SiOCN制成的绝缘衬垫层77之间的上部接触件110的侧面上形成气隙79，并且由第四蚀刻停止层覆盖。在一些实施例中，可以不形成绝缘衬垫层76和77。
在本实施例中，由于在源极/漏极接触件的侧面上形成气隙，因此可以减小寄生电容并且改善器件性能。
本文描述的各种实施例或示例提供了优于现有技术的若干优点。将理解的是，并非在本文中必须讨论所有优点，没有特定的优点是所有实施例或示例都需要的，并且其他实施例或示例可以提供不同的优点。
根据本发明的一个方面，在一种制造半导体器件的方法中，在衬底上方形成源极/漏极结构，在源极/漏极结构上方形成包括一个或多个介电层的第一层间介电(ILD)层，在第一ILD层中形成第一开口以至少部分地暴露源极/漏极结构，在第一开口的内壁上形成牺牲层，在牺牲层上形成第一绝缘层，在第一绝缘层上形成导电层，以形成与源极/漏极结构接触的源极/漏极接触件，去除牺牲层以在第一绝缘层和第一ILD层之间形成空间，以及在源极/漏极接触件和第一ILD层上方形成第二绝缘层以覆盖空间的上部开口，从而形成气隙。在前述和以下实施例中的一个或多个中，牺牲层包括非晶或多晶的Si、SiGe或Ge中的一种。在前述和以下实施例中的一个或多个中，还形成金属栅极结构，并且在源极/漏极接触件和金属栅极结构之间设置气隙。在前述和以下实施例中的一个或多个中，金属栅极结构包括金属栅电极和设置在金属栅电极的相对侧面上的栅极侧壁间隔件，并且第一ILD层的部分设置在气隙和其中一个栅极侧壁间隔件之间。在前述和以下实施例中的一个或多个中，形成第二绝缘层，使得第二绝缘层的部分渗透到空间中。在前述和以下实施例中的一个或多个中，第二绝缘层向空间中的渗透量为空间的总高度的5％-20％。在前述和以下实施例中的一个或多个中，在形成牺牲层之后并且在形成第一绝缘层之前，在牺牲层和源极/漏极结构的上表面的部分上形成氧化物层，对氧化物层执行等离子体处理，以及执行湿清洁操作。在前述和以下实施例中的一个或多个中，等离子体处理包括氧等离子体。在前述和以下实施例中的一个或多个中，还在第二绝缘层上形成第二ILD层，在第二ILD层和第二绝缘层中形成第二开口以至少部分地暴露源极/漏极接触件，用第二导电材料填充第二开口，以形成与源极/漏极接触件接触的上部接触件。
根据本发明的另一方面，在制造半导体器件的方法中，在衬底上方形成源极/漏极外延层，在源极/漏极外延层上方形成第一层间介电(ILD)层，在第一ILD层上方形成由与第一ILD层不同的材料制成的第一绝缘层，在第一绝缘层上方形成由与第一绝缘层不同的材料制成的第二ILD层，形成穿过第二ILD层、第一绝缘层和第一ILD层的第一开口以至少部分地暴露源极/漏极外延层，在第一开口的内壁上形成牺牲层，在牺牲层上形成第二绝缘层，在第二绝缘层上形成导电层，以形成与源极/漏极外延层接触的源极/漏极接触件，去除牺牲层以在第二绝缘层和第二ILD层、第一绝缘层和第一ILD层之间形成空间，以及在源极/漏极接触件和第二ILD层上方形成第三绝缘层以覆盖空间的上部开口，从而形成气隙。在前述和以下实施例中的一个或多个中，牺牲层包括非晶或多晶Si。在前述和以下实施例中的一个或多个中，牺牲层包括与第一ILD层和第二ILD层以及第一绝缘层和第二绝缘层不同的介电材料。在前述和以下实施例中的一个或多个中，第二绝缘层包括氮化硅。在前述和以下实施例中的一个或多个中，第三绝缘层包括氮化硅。在前述和以下实施例中的一个或多个中，源极/漏极接触件包括衬垫接触件层和由Co制成的主体接触件层。在前述和以下实施例中的一个或多个中，在形成源极/漏极接触件之前，在源极/漏极外延层上形成硅化物层。
根据本发明的另一方面，在制造半导体器件的方法中，在衬底上方形成源极/漏极外延层，在源极/漏极外延层上方形成第一层间介电(ILD)层，在第一ILD层上方形成由与第一ILD层不同的材料制成的第一绝缘层，在第一绝缘层上方形成由与第一绝缘层不同的材料制成的第二ILD层，形成穿过第二ILD层、第一绝缘层和第一ILD层的第一开口以至少部分地暴露源极/漏极外延层，在第一开口的内壁上形成牺牲层，在牺牲层上形成第二绝缘层层，在源极/漏极外延层上形成硅化物层，在第二绝缘层上形成导电层，以形成与硅化物层接触的源极/漏极接触件，去除牺牲层以在第二绝缘层和第二ILD层、第一绝缘层和第一ILD层之间形成空间，以及在源极/漏极接触件和第二ILD层上方形成第三绝缘层以覆盖空间的上部开口，从而形成气隙。在前述和以下实施例中的一个或多个中，牺牲层是金属层；并且硅化物层由金属层通过热处理形成。在前述和以下实施例中的一个或多个中，金属层由Ti、Co、W、Ta或Ru中的一种制成。在前述和以下实施例中的一个或多个中，硅化物层位于气隙下方。
根据本发明的另一方面，一种半导体器件包括：栅极结构；源极/漏极结构，包括源极/漏极外延层；介电层，设置在源极/漏极外延层上方；源极/漏极接触件，穿过介电层并且接触源极/漏极外延层；衬垫绝缘层，设置在源极/漏极接触件的侧壁上；以及气隙，设置在衬垫绝缘层和介电层之间。在前述和以下实施例中的一个或多个中，衬垫绝缘层由氮化硅制成。在前述实施例和以下实施例中的一个或多个中，半导体器件还包括设置在介电层的最上层上以覆盖气隙的覆盖绝缘层，并且覆盖绝缘层的底部位于源极/漏极接触件的顶部下方。在前述和以下实施例中的一个或多个中，多晶或非晶硅的块设置在气隙的底部处。在前述和以下实施例中的一个或多个中，气隙与源极/漏极外延层接触。在前述和以下实施例中的一个或多个中，气隙设置在源极/漏极接触件与栅极结构之间。在前述和以下实施例中的一个或多个中，栅极结构包括金属栅电极和设置在金属栅电极的相对侧面上的栅极侧壁间隔件，并且介电层中的一个设置在气隙和其中一个栅极侧壁间隔件之间。
根据本发明的另一方面，一种半导体器件包括：栅极结构；源极/漏极结构，包括源极/漏极外延层；第一绝缘层，设置在源极/漏极外延层上；第一层间介电层(ILD)，设置在第一绝缘层上；第二绝缘层，设置在第一ILD层上；第二ILD层，设置在第二绝缘层上；源极/漏极接触件，穿过第二ILD层、第二绝缘层、第一ILD层和第一绝缘层，并且接触源极/漏极外延层；以及第一气隙，设置在源极/漏极接触件与所述第二ILD层、第二绝缘层和第一ILD层之间。在前述和以下实施例中的一个或多个中，衬垫绝缘层设置在源极/漏极接触件的侧壁上。在前述和以下实施例中的一个或多个中，衬垫绝缘层包括氮化硅、SiON和SiOCN中的至少一种。在前述和以下实施例中的一个或多个中，第一绝缘层和第二绝缘层包括氮化硅。在前述和以下实施例中的一个或多个中，半导体器件还包括设置在第二ILD层上以覆盖气隙的覆盖绝缘层，并且覆盖绝缘层的底部位于源极/漏极接触件的顶部下方。在前述和以下实施例中的一个或多个中，覆盖绝缘层的底部与源极/漏极接触件的顶部之间的垂直距离是源极/漏极接触件的高度的5％-20％。在前述和以下实施例中的一个或多个中，覆盖绝缘层包括氮化硅。在前述和以下实施例中的一个或多个中，多晶或非晶硅的块设置在气隙的底部处。
根据本发明的另一方面，一种半导体器件包括：栅极结构；源极/漏极结构，包括源极/漏极外延层；硅化物层，设置在源极/漏极外延层上；第一绝缘层，设置在源极/漏极外延层上；第一层间介电层(ILD)，设置在第一绝缘层上；第二绝缘层，设置在第一ILD层上；第二ILD层，设置在第二绝缘层上；源极/漏极接触件，穿过第二ILD层、第二绝缘层、第一ILD层和第一绝缘层并且接触源极/漏极外延层；衬垫绝缘层，设置在源极/漏极接触件的侧壁上；以及第一气隙，设置在源极/漏极接触件和衬垫绝缘层之间。在前述和以下实施例中的一个或多个中，硅化物层穿透到衬垫绝缘层下方。在前述和以下实施例中的一个或多个中，硅化物层穿透到气隙下方。在前述和以下实施例中的一个或多个中，金属的块设置在气隙的底部处。在前述和以下实施例中的一个或多个中，金属的块的金属元素材料和硅化物层的金属元素相同。
前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
在衬底上方形成源极/漏极结构；
在所述源极/漏极结构上方形成包括一个或多个介电层的第一层间介电(ILD)层；
在所述第一层间介电层中形成第一开口以至少部分地暴露所述源极/漏极结构；
在所述第一开口的内壁上形成牺牲层；
在所述牺牲层上形成第一绝缘层；
在所述第一绝缘层上形成导电层，以形成与所述源极/漏极结构接触的源极/漏极接触件；
去除所述牺牲层以在所述第一绝缘层和所述第一层间介电层之间形成空间；以及
在所述源极/漏极接触件和所述第一层间介电层上方形成第二绝缘层以覆盖所述空间的上部开口，从而形成气隙。
2.根据权利要求1所述的方法，其中，所述牺牲层包括非晶或多晶Si、SiGe或Ge中的一种。
3.根据权利要求1所述的方法，还包括形成金属栅极结构，
其中，所述气隙设置在所述源极/漏极接触件和所述金属栅极结构之间。
4.根据权利要求3所述的方法，其中：
所述金属栅极结构包括金属栅电极和设置在所述金属栅电极的相对侧面上的栅极侧壁间隔件，并且
所述第一层间介电层的部分设置在所述气隙和其中一个所述栅极侧壁间隔件之间。
5.根据权利要求1所述的方法，其中，所述第二绝缘层形成为使得所述第二绝缘层的部分渗透到所述空间中。
6.根据权利要求5所述的方法，其中，所述第二绝缘层在所述空间中的渗透量为所述空间的总高度的5％-20％。
7.根据权利要求1所述的方法，还包括，在形成所述牺牲层之后并且在形成所述第一绝缘层之前：
在所述牺牲层和所述源极/漏极结构的上表面的部分上形成氧化物层；
对所述氧化物层执行等离子体处理；以及
执行湿清洁操作。
8.根据权利要求7所述的方法，其中，所述等离子体处理包括氧等离子体。
9.一种制造半导体器件的方法，所述方法包括：
在衬底上方形成源极/漏极外延层；
在所述源极/漏极外延层上方形成第一层间介电(ILD)层；
在所述第一层间介电层上方形成由与所述第一层间介电层不同的材料制成的第一绝缘层；
在所述第一绝缘层上方形成由与所述第一绝缘层不同的材料制成的第二层间介电层；
形成穿过所述第二层间介电层、所述第一绝缘层和所述第一层间介电层的第一开口以至少部分地暴露所述源极/漏极外延层；
在所述第一开口的内壁上形成牺牲层；
在所述牺牲层上形成第二绝缘层；
在所述第二绝缘层上形成导电层，以形成与所述源极/漏极外延层接触的源极/漏极接触件；
去除所述牺牲层以在所述第二绝缘层与所述第二层间介电层、所述第一绝缘层和所述第一层间介电层之间形成空间；以及
在所述源极/漏极接触件和所述第二层间介电层上方形成第三绝缘层以覆盖所述空间的上部开口，从而形成气隙。
10.一种半导体器件，包括：
栅电极；
源极/漏极结构，包括源极/漏极外延层；
多个介电层，设置在所述源极/漏极外延层上方；
源极/漏极接触件，穿过所述多个介电层并且接触所述源极/漏极外延层；
衬垫绝缘层，设置在所述源极/漏极接触件的侧壁上；以及
气隙，设置在所述衬垫绝缘层和所述多个介电层之间。
CN202110573593.0A 2020-05-26 2021-05-25 半导体器件及其制造方法 Pending CN113363210A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063030153P 2020-05-26 2020-05-26
US63/030,153 2020-05-26
US17/197,995 2021-03-10
US17/197,995 US11631612B2 (en) 2020-05-26 2021-03-10 Semiconductor device and manufacturing method thereof

Publications (1)

Publication Number Publication Date
CN113363210A true CN113363210A (zh) 2021-09-07

Family

ID=77527551

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110573593.0A Pending CN113363210A (zh) 2020-05-26 2021-05-25 半导体器件及其制造方法

Country Status (5)

Country Link
US (1) US20230253246A1 (zh)
KR (1) KR20210146790A (zh)
CN (1) CN113363210A (zh)
DE (1) DE102021107477A1 (zh)
TW (1) TWI809392B (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140117420A1 (en) * 2012-10-31 2014-05-01 International Business Machines Corporation Semiconductor structure incorporating a contact sidewall spacer with a self-aligned airgap and a method of forming the semiconductor structure
US20170018458A1 (en) * 2015-07-17 2017-01-19 Taiwan Semiconductor Manufacturing Co., Ltd Method for cleaning via of interconnect structure of semiconductor device structure
US20170148914A1 (en) * 2015-11-25 2017-05-25 Samsung Electronics Co., Ltd. Semiconductor device
US20180151378A1 (en) * 2016-11-29 2018-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET Device and Method of Forming
US20190067442A1 (en) * 2017-08-29 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US20190378909A1 (en) * 2018-06-11 2019-12-12 International Business Machines Corporation Formation of air gap spacers for reducing parasitic capacitance
US20200105867A1 (en) * 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Self-Aligned Contact Air Gap Formation
US20200127110A1 (en) * 2016-12-14 2020-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Device with Air-Spacer
US20200135591A1 (en) * 2018-10-31 2020-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Contact air gap formation and structures thereof

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10522642B2 (en) * 2016-12-14 2019-12-31 Taiwan Semiconductor Manufacturing Co. Ltd. Semiconductor device with air-spacer
US10128334B1 (en) * 2017-08-09 2018-11-13 Globalfoundries Inc. Field effect transistor having an air-gap gate sidewall spacer and method
CN109904120B (zh) * 2017-12-11 2021-12-14 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US10510616B2 (en) * 2017-12-15 2019-12-17 Nxp Usa, Inc. Post contact air gap formation

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140117420A1 (en) * 2012-10-31 2014-05-01 International Business Machines Corporation Semiconductor structure incorporating a contact sidewall spacer with a self-aligned airgap and a method of forming the semiconductor structure
US20170018458A1 (en) * 2015-07-17 2017-01-19 Taiwan Semiconductor Manufacturing Co., Ltd Method for cleaning via of interconnect structure of semiconductor device structure
US20170148914A1 (en) * 2015-11-25 2017-05-25 Samsung Electronics Co., Ltd. Semiconductor device
US20180151378A1 (en) * 2016-11-29 2018-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET Device and Method of Forming
US20200127110A1 (en) * 2016-12-14 2020-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Device with Air-Spacer
US20190067442A1 (en) * 2017-08-29 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US20190378909A1 (en) * 2018-06-11 2019-12-12 International Business Machines Corporation Formation of air gap spacers for reducing parasitic capacitance
US20200152761A1 (en) * 2018-06-11 2020-05-14 International Business Machines Corporation Formation of air gap spacers for reducing parasitic capacitance
US20200105867A1 (en) * 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Self-Aligned Contact Air Gap Formation
US20200135591A1 (en) * 2018-10-31 2020-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Contact air gap formation and structures thereof
CN111129148A (zh) * 2018-10-31 2020-05-08 台湾积体电路制造股份有限公司 半导体装置的形成方法

Also Published As

Publication number Publication date
TW202213555A (zh) 2022-04-01
US20230253246A1 (en) 2023-08-10
TWI809392B (zh) 2023-07-21
KR20210146790A (ko) 2021-12-06
DE102021107477A1 (de) 2021-12-02

Similar Documents

Publication Publication Date Title
US10153351B2 (en) Semiconductor device and a method for fabricating the same
CN107017297B (zh) 半导体器件及其制造方法
US20220085162A1 (en) Method for forming multi-gate semiconductor device
CN107093556B (zh) 半导体装置的形成方法与n型通道的半导体场效晶体管
CN109427899B (zh) 半导体器件及其制造方法
KR20180068846A (ko) 에어 스페이서를 가진 반도체 디바이스
CN107017256B (zh) 半导体器件中的局部互连件及其制造方法
CN111261705B (zh) 半导体元件及其制造方法
KR20170077771A (ko) 반도체 소자 및 그 제조 방법
KR102290155B1 (ko) 반도체 디바이스 제조 방법 및 반도체 디바이스
CN113690141A (zh) 制造半导体器件的方法和半导体器件
CN111128675B (zh) 半导体器件及其制造方法
US20210375665A1 (en) Semiconductor device and manufacturing method thereof
US20230170397A1 (en) Semiconductor device and a method for fabricating the same
CN106935510B (zh) 半导体装置及其制造方法
US20220319928A1 (en) Method of manufacturing a semiconductor device and a semiconductor device
US11424185B2 (en) Semiconductor device and manufacturing method thereof
CN106558500B (zh) 包含鳍式结构的半导体装置及其制造方法
TWI809392B (zh) 半導體裝置及其製造方法
US20220375868A1 (en) Semiconductor device and manufacturing method thereof
CN112750782A (zh) 制造半导体器件的方法和半导体器件
CN116978952A (zh) 半导体结构及其形成方法
CN116682731A (zh) 制造半导体器件的方法和半导体器件
CN115377000A (zh) 半导体结构及其形成方法
CN114883247A (zh) 半导体元件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination