CN1133171C - 利用时钟调制技术测试高速存储器件的方法 - Google Patents

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Abstract

利用测试设备测试具有扩展输出模式功能的半导体存储器件的方法，所述测试设备具有低于欲测试存储器件的工作速度的最大频率。测试设备从多个普通时钟信号中选择两个时钟信号并调制，使它们成为满足存储器件的工作周期时间的时钟信号。关于时钟调制，使用规定作为行地址信号和列地址信号供应的两个普通时钟信号。调制时钟信号作为/CAS信号供给存储器件。

Description

利用时钟调制技术测试高速存储器件的方法
技术领域
本发明一般涉及半导体集成电路器件的测试。特别涉及利用时钟调制技术、采用具有低于欲测器件工作速度的最大频率的测试设备测试高速半导体存储器件的测试方法。
背景技术
大多数已在销售的常规DRAM(动态随机存储器)具有快速页面模式功能，被称作快速页面模式DRAM。DRAM中快速页面模式工作允许在由页边界限定的行地址内较快地进行数据操作。一般情况下，这是通过将行地址选通(/RAS)信号固定为低电位，触发列地址选通信号，进行较快存储周期实现的。通常，选择新行大约要花比选择一行中其它列的时间长三倍的时间。
DRAM其它性能的选择已知为扩展数据输出，或有时称作超页面模式。具有这种特征的DRAM叫作EDO DRAM。EDO DRAM的形式与快速页面模式类似，只不过以较快周期速率工作。这是由于转换快的/CAS信号不再控制输出缓冲器，由此提供管道(pipeline)数据流的缘故。这便允许更快地读出和处理数据。一般情况下，扩展输出是由构建例如快速页面模式DRAM等DRAM实现的，所以在/CAS进行预充电时，/CAS信号不再使I/O缓冲器为三态。在EDO DRAM中，因/CAS预充电引起的数据预充电消失，这样，取得数据的时间和工作周期时间可以减少。
另一方面，这些存储器件的高速发展需要快速测试设备。然而，高速测试设备很贵，导致设备投入的成本很高。而且，在某些情况下，测试设备的发展跟不上迅速发展的存储器件。因此，如果可以利用现有低速测试设备测试高速存储器件，则成本可以降低，新开发的器件可以更快地投入市场。
例如，日本MINATO的可用于存储器件测试的测试设备M9600的最大频率为33MHZ(30纳秒)，且可用的速率从30纳秒至4毫秒。用此测试设备，不可能实现16M DRAM EDO50ns/60ns测试页面的读/写动作周期时间tHPC(超页面周期时间)20ns/25ns。
发明内容
本发明的目的是克服测试设备的最大频率极限，可以测试高速存储器件。
本发明的另一目的是提供用低速测试设备测试高速存储器的测试方法。
在本发明的测试方法中，具有最大频率(＝最小速率)并产生多个普通时钟信号的测试设备用来测试工作周期时间比测试设备最大频率快的存储器的电特性。测试设备从多个普通时钟信号中选取两个时钟信号并进行调制，使其成为满足存储器的工作周期时间的时钟信号。将从测试设备来的调制时钟信号加到要测试的存储器上。
本发明提供了一种利用测试设备测试具有扩展输出模式功能和扩展数据输出工作频率的半导体存储器件的方法，所述测试设备产生多个具有低于存储器件的扩展数据输出工作频率的最大频率值的普通时钟信号，所述测试方法包括以下步骤：通过调制多个普通时钟信号中的第一和第二普通时钟信号产生调制时钟信号，以使所述调制时钟信号的最大频率等于或大于存储器件的扩展数据输出工作频率；给存储器件提供调制时钟信号，作为控制与存储器件动作有关的列地址的/CAS信号，并提供多个普通时钟信号中的第三普通时钟信号，作为控制与存储器件动作有关的行地址的/RAS信号；及根据多个测试项测试存储器件的电特性。
根据本发明的一个实施例，对于时钟调制，使用规定作为行地址信号和列地址信号提供的两个普通时钟信号。将调制时钟信号作为/CAS信号加到存储器。为了给存储器提供地址信号，通常规定作为/CAS信号的普通时钟信号与多个时钟信号组合。根据存储器的工作周期，地址格式可以是X-Y-/Y或者Y-/Y。
本发明特别适用于具有快速页面模式和EDO模式功能的存储器。
附图说明
上面已阐述了本发明的某些目的和优点，参照附图和下面的详细说明，则会更充分理解本发明的其他目的与优点，其中：
图1是根据本发明有接收/CAS信号调制的时钟的EDO DRAM的时间图；
图2是根据本发明的地址信号调制的时间图；
图3是根据本发明的EDO混合模式测试项目的时间图。
具体实施方式
测试设备的最小速率由测试设备中定时信号发生器产生的脉冲信号的最大频率决定。下面说明用最大频率为33MHZ(30ns)的测试设备测试由本受让人制造的KM41C16004B 16M EDO DRAM的测试方法。EDO DRAM的功能测试与快速页面模式测试项相似。AC参数测试项包括EDO tDOH(输出数据保持时间)项和EDO混合项。EDO混合测试项的AC参数包括tHPC、tCP(/CAS预充电时间)、tCAP(从/CAS预充电的存取时间)，主要在页面—页面周期时限中测试这些项。
KM41C1600B DRAM器件的AC参数规定为tHPC＝20ns、tCP/min.＝10ns、tCPA/max.＝40ns。因此，如果用从最小速率为30ns的测试设备上的单个/CAS时钟信号，就不可能实现20ns的tHPC参数。换句话说，该测试设备不能测试16M DRAM的EDO模式工作。为克服此限制，如图1所示，本发明人调制两个时钟信号以实现如图1所示的tHPC＝20ns。
图1是有接收/CAS信号调制的时钟的EDO DRAM的时间图。为了时钟调制，使用两个普通时钟信号。M9600测试设备共能产生10个普通时钟信号，它们能用作测试中的EDO DRAM的/RAS、/CAS、行地址、列地址、/WE(写启动)、/OE(输出启动)、选通脉冲、转移、三态等信号。/RAS和/CAS信号分别用来控制相关操作的行地址和相关操作的列地址。/WE和/OE是控制存储器读写动作的信号，选通信号启动比较从存储器输出的数据与参考值的比较器。转移信号选择地连接存储器的输入/输出端与驱动器或比较器。三态信号使存储器的输出缓冲器为高阻三态。
根据本发明的一个实施例，/CAS时钟调制使用通常设计为行地址和列地址信号供应的时钟6和时钟7。通过使周期时间为40ns、保持在高态时间为10ns到20ns的时钟6与周期时间为40ns、保持在高态时间为30ns到40ns的时钟7进行异或运算，可以得到如图1所示的满足条件tHPC＝20ns和tCP＝10ns的/CAS脉冲信号。
在用时钟调制/CAS信号进行EDO DRAM的页面—页面读周期动作时，测试设备的速率(测试一个周期)设置为40ns，比EDO工作周期时间tHPC＝20ns长两倍。因为数据输出由按EDO模式工作的/CAS时钟来控制，如果/CAS在测试一个周期(40ns)时触发两次，则可以控制每20ns数据输出。参照由有效Y地址信号得到的有效数据输出，测量如tHPC、tCP、tCPA和tDOH等AC参数，同时从有效Y地址信号得到的有效数据输出由不测量的DRAM器件临时控制。
尽管对无效数据输出不能进行AC参数的测试，但实现了tCP＝10ns，并有可能在下一个测试周期的下一个有效数据输出中看见/CAS预充电作用。
在页面—页面写周期中，启动在有效Y地址中的/WE时钟，从而允许有效数据进入存储器，便得到tHPC和有关的EDO AC参数。
另一方面，因为在/CAS时钟调制中使用了通常作为行和列地址供应的时钟6和时钟7，需要分配新的地址时钟。为此，使用通常规定作为/CAS时钟的时钟2和多时钟信号。通过组合时钟2与多时钟信号，将行地址和列地址信号从测试设备加到存储器。
图2是根据本发明实现地址信号调制的时间图。多时钟信号由测试设备独立于普通时钟信号而产生。当多时钟信号为激活态时，加到存储器的地址信号为列地址信号。如前所述，EDO DRAM在由行地址限制的页面单位(page unit)中工作，页面单位由置页面、页面—页面、出页面周期构成。在置页面周期中，一个页面周期开始，且/CAS与/RAS成为低激活态，而在出页面周期中，/RAS与/CAS为预充电到其非激活态高电平，从而结束页面周期。在置页面和出页面之间的页面—页面周期中，/RAS保持低电平，且触发/CAS。
因此，EDO混合测试项的置页面周期中的地址格式为X-Y，在页面—页面周期中为Y-/Y。这里，/Y代表无效Y地址。通过组合多时钟信号与时钟信号2，产生所需的地址格式。例如，置页面周期中，多时钟在33ns启动，所以地址格式变为X-Y，而在页面—页面周期，多时钟在0ns启动，所以加到存储器的仅为Y地址。
图3是根据本发明的EDO混合测试项的时间图。在图3中，/Y和/D分别代表无效地址和无效数据，为了使地址格式在置页面周期中为X-Y，加33ns的多时钟，在此周期/RAS和/CAS都变为低电平。因为CAS在置页面周期不触发，所以在置页面周期不能进行CAA/时钟调制。在置页面周期内，/WE为不激活的高态，/OE为激活的低态，允许有效数据从地址信号所指的存储单元中输出。从由/RAS到低态的转换到有效数据的输出所需时间为tRAC(/RAS的存取时间)。从由/CAS到低电平的转换到有效数据的取出所需时间为tCAC(/CAS存取的时间)。tAA(Y地址存取的时间)定义为从有效Y地址到有效数据输出的时间。
在页面—页面周期，/RAS保持为激活态，/CAS触发。为了实现tHPC＝20ns和tCP＝10ns，进行本发明的CAS时钟调制，并加0ns的多时钟以提供Y-/Y地址信号。列地址保持时间过后，且/CAS进入预充电之后，/CAS重新为低电平。但是，不用关心第二次激活/CAS时识别的数据。
在出页面周期，/CAS也触发，因此，需进行本发明的/CAS时钟调制，以得到tHPC＝20ns和tCP＝10ns，并为Y-/Y地址格式加0ns的多时钟。
关于上述本发明的时钟调制，可以用最大速率为30ns的测试设备测试tHPC＝20ns和tCP＝10ns的EDO存储器。
下面表1列出本发明的测试结果。在测试中，使用M9600测试设备，所测存储器选自那些已经被比存储器工作速率高的高速存储测试设备淘汰的器件。
                         <表1>
  实际失效                M9600测试结果
  速度失效   tRP边缘失效   EDO tDOH失效
  74   20   46   8
例如，最高频率为66MHz的ADVAN X-9062存储器测试设备报告共3003个存储器失效，其中EDO模式工作的失效为74。用M9600和本发明的时钟调制重新测试这些实际失效的器件。如表1所示，M9600报告20个器件为速度失效、46个器件为CBR(/CAS在/RAS前)时限tRP(/RAS预充电时间)边缘失效、8个器件为EDO tDOH失效。结果，M9600共找出74个不合格器件。
如上所述，利用本发明，可以克服测试设备的最高频率限制，用时钟调制技术测试高速存储器。
以上参照例示实施例说明了本发明，但显然本发明并不限于此。对本发明领域的技术人员来说很显然，结合本说明书和现有技术，发明的实施例可以有很多变化和组合及其它实施例。因此本发明的附属权利要求包含这些变形或实施例。

Claims (9)

1.利用测试设备测试具有工作频率的半导体存储器件的方法，所述测试设备产生多个具有低于存储器件的工作频率的最大频率值的普通时钟信号，所述测试方法包括以下步骤：
通过调制多个普通时钟信号中的第一和第二普通时钟信号产生调制时钟信号，以使所述调制时钟信号的最大频率等于或大于存储器件的工作频率；
给存储器件提供调制时钟信号，作为存储器件的特定控制信号；及
根据多个测试项测试存储器件的电特性。
2.利用测试设备测试具有扩展输出模式功能和扩展数据输出工作频率的半导体存储器件的方法，所述测试设备产生多个具有低于存储器件的扩展数据输出工作频率的最大频率值的普通时钟信号，所述测试方法包括以下步骤：
通过调制多个普通时钟信号中的第一和第二普通时钟信号产生调制时钟信号，以使所述调制时钟信号的最大频率等于或大于存储器件的扩展数据输出工作频率；
给存储器件提供调制时钟信号，作为控制与列地址有关的存储器件动作的/CAS信号，并提供多个普通时钟信号中的第三普通时钟信号，作为控制与行地址有关的存储器件动作的/RAS信号；
及根据多个测试项测试存储器件的电特性。
3.如权利要求2的测试方法，其中，所述测试设备产生多脉冲信号，用于由测试设备生成地址信号，该地址信号被存储器件识别为列地址信号，通过组合所述多脉冲信号和多个普通时钟信号中的第四普通时钟信号，所述测试设备为存储器件提供行和列地址信号。
4.如权利要求3的测试方法，其中，所述存储器件以由/RAS和/CAS皆变成其激活态的置页面周期、/RAS保持其激活态而/CAS触发的至少一个页面—页面周期、及/RAS和/CAS皆变成其不激活态的出页面周期构成的页面单位工作，且其中提供给存储器件的地址信号具有行地址—列地址格式。
5.如权利要求3的测试方法，其中，所述存储器件以由/RAS和/CAS皆变成其激活态的置页面周期、/RAS保持其激活态而/CAS触发的至少一个页面—页面周期、及/RAS和/CAS皆变成其不激活态的出页面周期构成的页面单位工作，且其中提供给存储器件的地址信号具有列地址格式。
6.如权利要求2的测试方法，其中，产生调制时钟信号的步骤使第一和第二普通时钟信号进行异或运算。
7.如权利要求2的测试方法，其中，多个测试项包括输出数据保持时间(tDOH)、超页面周期时间(tHPC)、/CAS预充电时间(tCP)、及从/CAS预充电的存取时间(tCPA)。
8.如权利要求3的测试方法，其中，所述存储器件以由/RAS和/CAS皆变成其激活态的置页面周期、/RAS保持其激活态而/CAS触发的至少一个页面—页面周期、及/RAS和/CAS皆变成其不激活态的出页面周期构成的页面单位工作，且其中存储器件的读和写动作由多个普通时钟信号提供的/WE和/OE信号控制。
9.如权利要求8的测试方法，其中，在存储器件处于页面—页面读周期时，参考由第一激活态的/CAS产生的有效数据测试存储器件的电特性。
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