CN113078115A - 半导体结构及其形成方法 - Google Patents
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Abstract
本发明实施例提供一种半导体结构及其形成方法，半导体结构包括：提供基底以及位于基底上的多个相互分立的导电结构；在各个导电结构的上表面形成绝缘层；形成隔离结构，隔离结构位于每个导电结构的侧壁和每个绝缘层的侧壁；去除部分位于绝缘层侧壁的隔离结构，剩余的隔离结构的上表面高于导电结构的上表面；去除部分远离导电结构的绝缘层，在垂直于绝缘层侧壁的方向上，剩余的绝缘层顶部的宽度小于剩余的绝缘层底部的宽度；基底表面、隔离结构侧壁和绝缘层侧壁围成沟槽，在垂直于沟槽侧壁的方向上，沟槽开口处的宽度大于沟槽底部的宽度。本发明实施例有利于提高半导体结构的性能。
Description
技术领域
本发明实施例涉及半导体领域，特别涉及一种半导体结构及其形成方法。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
随着DRAM存储单元阵列的尺寸越来越小，其导电接触窗口的尺寸也越来越小，严重的影响着半导体结构的性能。
如何提高半导体结构导电接触窗口的尺寸，是本领域技术人员亟须解决的问题。
发明内容
本发明实施例提供一种半导体结构及其形成方法，有利于解决半导体结构导电接触窗口尺寸太小的问题。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底以及位于所述基底上的多个相互分立的导电结构；在各个所述导电结构的上表面形成绝缘层；形成隔离结构，所述隔离结构位于每个所述导电结构的侧壁和每个所述绝缘层的侧壁；去除部分位于所述绝缘层侧壁的所述隔离结构，剩余的所述隔离结构的上表面高于所述导电结构的上表面；去除部分远离所述导电结构的所述绝缘层，在垂直于所述绝缘层侧壁的方向上，剩余的所述绝缘层顶部的宽度小于剩余的所述绝缘层底部的宽度；所述基底表面、所述隔离结构侧壁和所述绝缘层侧壁围成沟槽，在垂直于所述沟槽侧壁的方向上，所述沟槽开口处的宽度大于所述沟槽底部的宽度。
另外，各向同性刻蚀去除部分位于所述绝缘层侧壁的所述隔离结构和去除远离所述导电结构的部分所述绝缘层。
另外，所述去除远离所述导电结构的部分所述绝缘层包括：去除所述绝缘层的顶部相对两侧，使得在每一所述绝缘层顶部两端形成凹槽，所述凹槽的底部高于或齐平于剩余的所述隔离结构的上表面。
另外，在平行于所述导电结构侧壁的方向上，每一所述凹槽的厚度占所述导电结构厚度的2.5％～25％。
另外，在平行于所述导电结构侧壁的方向上，每一所述凹槽的厚度为1纳米～20纳米。
另外，所述隔离结构包括第一隔离层、第二隔离层和第三隔离层；所述第二隔离层位于所述第一隔离层和所述第三隔离层之间，所述第一隔离层靠近所述沟槽，所述第三隔离层与所述导电结构接触；在去除远离所述导电结构的部分所述绝缘层之后，去除所述第二隔离层，形成间隙，在所述间隙的顶部形成填充层。
另外，形成所述填充层的步骤包括：在所述间隙顶部和所述绝缘层侧壁形成初始填充层，去除位于所述绝缘层侧壁的所述初始填充层，剩余的所述初始填充层作为所述填充层。
另外，所述第一隔离层的材料和所述第三隔离层的材料相同，所述第一隔离层的材料和所述第二隔离层的材料不同。
另外，形成填充满所述沟槽的导电接触层，且不同所述沟槽内的所述导电接触层相互电绝缘。
另外，所述导电结构为位线结构；在形成所述隔离结构之后，去除部分所述隔离结构之前，在所述基底上形成电容接触层，所述电容接触层位于相邻的所述隔离结构之间，且所述电容接触层的上表面高于所述位线结构的上表面，所述电容接触层的上表面低于所述绝缘层的上表面；在去除部分所述绝缘层之后，在暴露出的所述电容接触层表面、所述隔离结构的表面和所述绝缘层的侧壁形成电容阻挡层；在所述电容阻挡层表面形成填充所述沟槽的电容导电层，不同所述沟槽内填充的所述电容导电层相互电绝缘；每一所述沟槽内的所述电容接触层、所述电容阻挡层和所述电容导电层组成电容接触结构。
另外，形成所述电容接触层包括：在所述隔离结构之间、所述隔离结构上表面和所述绝缘层上表面形成初始电容接触层；去除位于所述隔离结构上表面、所述绝缘层上表面和部分所述隔离结构之间的所述初始电容接触层，剩余的所述初始电容接触层作为所述电容接触层。
另外，所述电容接触层的上表面高于所述位线结构的上表面5纳米～15纳米。
本发明实施例还提供一种半导体结构，包括：基底以及位于所述基底上的多个相互分立的导电结构；位于所述导电结构上表面的绝缘层，在垂直于所述绝缘层侧壁的方向上，所述绝缘层顶部的宽度小于所述绝缘层底部的宽度；隔离结构，所述隔离结构位于所述导电结构的侧壁和所述绝缘层的侧壁，且所述导电结构的上表面低于所述隔离结构的上表面；沟槽，所述基底表面、所述隔离结构侧壁和所述绝缘层侧壁围成所述沟槽，在垂直于所述沟槽侧壁的方向上，所述沟槽开口处的宽度大于所述沟槽底部的宽度。
另外，导电接触层，所述导电接触层填充满所述沟槽，且不同所述沟槽内的所述导电接触层相互电绝缘。
另外，所述绝缘层顶部相对两侧具有凹槽，所述凹槽的底部高于或齐平于所述隔离结构的上表面。
另外，所述隔离结构包括填充层、第一隔离层和第三隔离层；所述第一隔离层和所述第三隔离层之间具有间隙，所述填充层位于所述间隙的顶部，所述第一隔离层靠近所述沟槽，所述第三隔离层位于所述导电结构侧壁。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
本实施例的半导体结构的形成方法中，多个相互分立的导电结构之间具有沟槽，导电结构的上表面具有绝缘层，去除部分绝缘层，形成的沟槽开口处的宽度大于沟槽底部的宽度，后续将该沟槽作为半导体结构的导电接触窗口时，由于导电接触窗口的开口处宽度较大，所以形成的填充导电接触窗口的导电接触层的导电接触面积较大，所以接触电阻较小，而且由于导电接触窗口较大，在制程的过程中，减少了因为工艺尺寸过小导致形成的膜层形状不规范或者去除部分膜层时去除不干净有膜层残留等问题。
另外，本实施例中各向同性刻蚀去除部分位于绝缘层侧壁的隔离结构和去除远离导电结构的部分绝缘层；由于不仅要去除在垂直于沟槽侧壁的方向上具有一定厚度的绝缘层和隔离结构，而且要去除在平行于沟槽侧壁的方向上具有一定厚度的绝缘层和隔离结构，所以采用各向同性刻蚀工艺可以快速的在不同方向上进行刻蚀，有利于提高刻蚀效率。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
图1为一种半导体结构的结构示意图；
图2～图11为本发明第一实施例提供的半导体结构的形成方法的各步骤的结构示意图；
图12～图19为本发明第二实施例提供的半导体结构的形成方法的各步骤的结构示意图。
具体实施方式
由背景技术可知，现有技术的半导体结构的导电接触窗口的尺寸太小。
图1为一种半导体结构的结构示意图。
参考图1，现结合一种半导体结构进行分析。半导体结构包括：基底200以及位于基底上的多个相互分立的导电结构210；位于导电结构上表面的绝缘层203；隔离结构220，隔离结构220位于导电结构210的侧壁和绝缘层203的侧壁；基底200表面和隔离结构220侧壁围成沟槽，在垂直于沟槽侧壁的方向上，沟槽的开口处的宽度和沟槽底部的宽度相同；沟槽作为半导体结构的导电接触窗口，填充满沟槽的导电接触层230，所以在垂直于沟槽侧壁的方向上，导电接触层230顶部的宽度等于导电接触层230底部的宽度。具体的，基底200包括有源区201和隔离层202；导电结构210为位线结构，包括位线接触层211、位线阻挡层212和位线导电层213；导电接触层230包括电容接触层231、电容阻挡层232和电容导电层233。
由上可以得到的是，半导体结构中导电接触窗口的开口处和底层宽度一致，由于DRAM存储单元阵列的尺寸越来越小，导电接触窗口的尺寸也越来越小，在仅有的空间中，在导电接触窗口中形成的导电接触层与后续形成的其他导电结构电连接的端口部分尺寸较小的话，会导致电连接的阻值较高，较高的阻值会导致接触不良，严重的影响着半导体结构的性能。
为解决上述问题，本发明实施提供一种半导体结构及其形成方法，形成方法中多个相互分立的导电结构之间具有沟槽，导电结构的上表面具有绝缘层，去除部分绝缘层，形成的沟槽开口处的宽度大于沟槽底部的宽度，后续将该沟槽作为半导体结构的导电接触窗口时，由于填充导电接触窗口的导电接触层的上表面宽度较大，所以导电接触面积较大，接触电阻较小，而且由于导电接触窗口较大，在制程的过程中，减少了因为工艺尺寸过小导致形成的膜层形状不规范或者去除部分膜层时去除不干净有膜层残留等问题。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图2～图11为本发明第一实施例提供的半导体结构的形成方法的各步骤的结构示意图。
参考图2，提供基底100以及位于基底100上的多个相互分立的导电结构110。
基底100包括多个相互分立的有源区101，每一有源区101内具有源极和漏极。导电结构110与源极/漏极电连接。有源区101的材料可以为单晶硅，单晶硅中具有硼或磷等掺杂离子。
基底100还包括用于隔离相邻有源区101的隔离层102。隔离层102的材料为绝缘材料，比如可以为二氧化硅、碳化硅或氮化硅。
在本实施例中，导电结构110为位线结构，位线结构包括：层叠设置的位线接触层111、位线阻挡层112和位线导电层113。
具体地，位线接触层111用于将位线导电层113和有源区101电连接，其材料可以为多晶硅。位线导电层113具有较低的电阻，其材料可以为钨或钼。位置阻挡层112用于阻挡位线导电层113与位线接触层111的互扩散，还用于增大位线导电层113与位线接触层111的黏附性，其材料可以为氮化钛或氮化钽。
在各个导电结构110上表面形成绝缘层103。绝缘层103用于防止位线导电层113的氧化，其材料为绝缘材料，比如可以为氮化硅。
形成隔离结构120，隔离结构120位于每个导电结构110的侧壁和每个绝缘层103的侧壁。
在本实施例中，隔离结构120为单层结构，隔离结构120的材料为氮化硅，主要起隔离绝缘的作用。在其他实施例中，隔离结构也可以为多层结构。
本实施例中，隔离结构120的材料和绝缘层103的材料相同。
隔离结构120具有较大的硬度和致密度，能够提高隔离的效果，以避免位线结构与后续形成的电接触结构发生电连接，从而避免产生短路或漏电等问题。另外，隔离结构120具有较好的抗腐蚀能力，如此，可以避免在清洗过程中受到损伤。
本实施例中，采用原子层沉积工艺形成隔离结构120。原子层沉积工艺可以提高形成的膜层的均匀性和致密度。在其他实施例中，也可以采用化学气相沉积工艺形成隔离结构。
参考图3，去除部分位于绝缘层103侧壁的隔离结构120，剩余的隔离结构120的上表面高于导电结构110的上表面。
本实施例中，各向同性刻蚀去除位于绝缘层103侧壁的隔离结构120，由于不仅要去除在垂直于沟槽侧壁的方向上具有一定厚度的绝缘层103和隔离结构120，而且要去除在平行于沟槽侧壁的方向上具有一定厚度的绝缘层103和隔离结构120，所以采用各向同性刻蚀工艺可以快速的在不同方向上进行刻蚀，有利于提高刻蚀效率。
值得注意的是，一般地，湿法刻蚀工艺具有较好的各向同性，它是一种纯化学刻蚀，具有优良的选择性，所以无论是氧化层还是金属层的刻蚀，横向刻蚀的宽度都接近于垂直刻蚀的深度。
本实施例中，湿法刻蚀工艺采用的刻蚀气体包括二氟甲烷和氢氟酸，二氟甲烷的气体流量为180标准毫升每分钟～220标准毫升每分钟，具体可以为190标准毫升每分钟、200标准毫升每分钟或210标准毫升每分钟；氢氟酸的气体流量为280标准毫升每分钟～320标准毫升每分钟，具体可以为290标准毫升每分钟、300标准毫升每分钟或310标准毫升每分钟；采用的载流气体为氧气或氮气，氧气或氮气的气体流量为80标准毫升每分钟～120标准毫升每分钟，具体可以为90标准毫升每分钟、100标准毫升每分钟或110标准毫升每分钟。当流量在上述范围内时，能够加快刻蚀速率，缩短工艺时间。
参考图4，去除部分远离导电结构110的绝缘层103，在垂直于绝缘层103侧壁的方向上，剩余的绝缘层103顶部的宽度小于剩余的绝缘层103底部的宽度。
本实施例中，去除远离导电结构110的部分绝缘层103具体为：去除绝缘层103的顶部相对两侧，使得在每一绝缘层103顶部两端形成凹槽，凹槽的底部齐平于剩余的隔离结构120的上表面。
本实施例中，由于隔离结构120的材料和绝缘层103的材料相同，所以去除远离导电结构110的部分绝缘层103所采用的工艺与去除部分隔离结构120的工艺相同，具体可参考上述去除部分隔离结构120的方法，这里不再赘述。
同时，由于去除后的隔离结构120的上表面与凹槽的底部齐平，所以去除部分隔离结构120和去除部分绝缘层103可以在同一步骤中进行。
本实施例中，在平行于导电结构110侧壁的方向上，每一凹槽的厚度占所导电结构110厚度的2.5％～25％，具体可以为5％、10％或20％。凹槽的宽度在此范围内，即拓宽了后续形成的沟槽的宽度，又不会影响剩余的绝缘层103具的电绝缘和隔离的效果。
在平行于导电结构110侧壁的方向上，每一凹槽的厚度为1纳米～20纳米，具体可以为5纳米、10纳米或15纳米。
本实施例中，在去除远离导电结构110的部分绝缘层103之后，基底100表面、隔离结构120侧壁和绝缘层103侧壁围成沟槽104，在垂直于沟槽104侧壁的方向上，沟槽104开口处的宽度大于沟槽104底部的宽度。
沟槽104开口处的宽度大于沟槽104底部的宽度，后续将该沟槽104作为半导体结构的导电接触窗口时，由于导电接触窗口的开口处宽度较大，所以导电接触面积较大，接触电阻较小，而且由于导电接触窗口较大，在制程的过程中，减少了因为工艺尺寸过小导致形成的膜层形状不规范或者去除部分膜层时去除不干净有膜层残留等问题。
参考图5，在其他实施例中，去除绝缘层103的顶部相对两侧，使得在每一绝缘层103顶部两端形成凹槽，凹槽的底部高于剩余的隔离结构120的上表面。
凹槽的底部高于剩余的隔离结构120的上表面，既使得沟槽104开口处的宽度大于沟槽104底部的宽度，也使得去除的绝缘层103较少，减少了工艺时长。
在本实施例中，形成填充满沟槽104的导电接触层，且不同沟槽104内的导电接触层相互电绝缘。
本实施例中导电接触层为电容接触结构，以下将结合附图对导电接触层为电容接触结构时，沟槽和电容接触结构的形成步骤进行详细的说明。
参考图6，在形成隔离结构120之后，去除部分隔离结构120之前，在隔离结构120之间、隔离结构120上表面和绝缘层103上表面形成初始电容接触层a131。
采用化学气相沉积工艺形成初始电容接触层a131，初始电容接触层a131的材料为多晶硅，多晶硅与有源区101具有较好的粘附性，可以有效的将有源区101和后续形成的位线导电层连接起来。
参考图7，去除位于隔离结构120上表面、绝缘层103上表面和部分隔离结构120之间的初始电容接触层a131(参考图6)，剩余的初始电容接触层a131作为电容接触层131。
本实施例中，采用湿法刻蚀工艺去除位于隔离结构120上表面、绝缘层103上表面和部分隔离结构120之间的初始电容接触层a131。在其他实施例中，也可以采用干法刻蚀工艺。
电容接触层131位于相邻的隔离结构120之间，且电容接触层131的上表面高于导电结构110的上表面，且电容接触层131的上表面低于绝缘层103的上表面。
电容接触层131的上表面高于位线结构的上表面5纳米～15纳米，具体可以为8纳米、10纳米或12纳米。因为后续需要去除部分隔离结构120，去除后的隔离结构120的上表面与电容接触层131的上表面齐平，所以电容接触层131的上表面高于位线结构的上表面，保证了电容接触层131不会与位线结构电接触。
参考图8，去除部分位于绝缘层103侧壁的隔离结构120和去除远离导电结构110的部分绝缘层103，形成沟槽，去除步骤和工艺与上述相同，这里不再赘述。
本实施例中，电容接触层131的上表面与去除后的隔离结构120上表面齐平。在其他实施例中，电容接触层的上表面可以高于或低于去除后的隔离结构上表面。
参考图9，在去除部分绝缘层103之后，在暴露出的电容接触层131表面、隔离结构120的表面和绝缘层103的表面形成初始电容阻挡层a132。
本实施例中，采用等离子沉积工艺形成初始电容阻挡层a132，初始电容阻挡层a132的材料为氮化钛或氮化钽，初始电容阻挡层a132用于阻挡后续形成的电容导电层与电容接触层131的互扩散，还用于增大电容导电层与电容接触层131的黏附性。
参考图10，采用化学气相沉积工艺在初始电容阻挡层a132表面形成初始电容导电层a133，初始电容导电层a133的材料为钨或钼，初始电容导电层a133具有较低的电阻。
参考图11，采用化学机械研磨工艺去除部分初始电容阻挡层a132(参考图10)和部分初始电容导电层a133(参考图10)，剩余的初始电容阻挡层a132上表面和剩余的初始电容导电层a133上表面与绝缘层103上表面齐平，剩余的初始电容阻挡层a132作为电容阻挡层132，剩余的初始电容导电层a133作为电容导电层133，不同沟槽内填充的电容导电层133相互电绝缘。
本实施例中，每一沟槽内的电容接触层131、电容阻挡层132和电容导电层133组成电容接触结构130，形成的电容接触结构130的上表面宽度大于下表面的宽度，所以电容接触结构130与其他的电接触结构具有较大的接触面积，接触电阻较小，提高了半导体结构的性能。
本实施提供的半导体结构的形成方法，形成的沟槽开口处的宽度大于沟槽底部的宽度，所以形成的填充沟槽的导电接触结构上表面的宽度大于下表面的宽度，所以导电接触面积较大，接触电阻较小，而且由于沟槽开口较大，在制程的过程中，减少了因为工艺尺寸过小导致形成的膜层形状不规范或者去除部分膜层时去除不干净有膜层残留等问题。
本发明第二实施例提供另一种半导体结构的形成方法，其大体上与第一实施例相同，区别在于第二实施例中形成的隔离结构是三层结构，以下将结合附图进行详细说明。
图12～图19为本发明第二实施例提供的半导体结构的形成方法的各步骤的结构示意图。
参考图12，本实施例中，提供基底300，基底300包括有源区301和隔离层302；在基底300上形成相互分立的导电结构310，导电结构310为位线结构，包括依次堆叠设置的位线接触层311、位线阻挡层312和位线导电层313；在导电结构310上表面形成绝缘层303；在导电结构310侧壁和绝缘层303侧壁形成隔离结构320。
隔离结构320包括第一隔离层321、第二隔离层322和第三隔离层323；第二隔离层322位于第一隔离层321和第三隔离层323之间，第一隔离层321靠近后续形成的沟槽，第三隔离层323与导电结构310接触。
本实施例中，第一隔离层321的材料和第三隔离层323的材料相同，第一隔离层321和第二隔离层322的材料不同，第一隔离层323的材料为氮化硅，具有较大的硬度和致密度，能够提高隔离的效果，以避免位线结构与后续形成的电接触结构发生电连接，从而避免产生短路或漏电等问题；第二隔离结构322的材料为氧化硅，具有较低的介电常数，能够降低相邻位线结构之间的寄生电容，从而提高半导体结构的运行速率。
参考图13，在隔离结构320之间形成电容接触层331，且电容接触层331的上表面高于导电结构310的上表面，且电容接触层331的上表面低于绝缘层303的上表面。
参考图14，去除部分位于绝缘层303侧壁的隔离结构320和去除远离导电结构310的部分绝缘层303，形成沟槽，去除步骤和工艺与上述相同，这里不再赘述。
参考与15，去除第二隔离层322(参考图14)，形成间隙。采用湿法刻蚀工艺去除第二隔离层322，形成空隙，在隔离结构320之间形成空隙，有利于减少相邻位线结构之间的寄生电容。
参考图16和图17，在间隙顶部和绝缘层303侧壁形成初始填充层a305，去除位于绝缘层303侧壁的初始填充层a305，剩余的初始填充层a305作为填充层305。
本实施例中，采用等离子沉积工艺形成初始填充层a305；填充层305位于空隙的顶部，可以防止后续形成的电容阻挡层进入空隙。
参考图18，在暴露出的电容接触层331表面、隔离结构320的表面和绝缘层303的表面形成初始电容阻挡层a332；采用化学气相沉积工艺在初始电容阻挡层a332表面形成初始电容导电层a333，初始电容导电层a333的材料为钨或钼，初始电容导电层a333具有较低的电阻。
参考图19，采用化学机械研磨工艺去除部分初始电容阻挡层a332(参考图18)和部分初始电容导电层a333(参考图18)，剩余的初始电容阻挡层a332上表面和剩余的初始电容导电层a333上表面与绝缘层103上表面齐平，剩余的初始电容阻挡层a332作为电容阻挡层332，剩余的初始电容导电层a333作为电容导电层333，不同沟槽内填充的电容导电层333相互电绝缘。
本实施例中，每一沟槽内的电容接触层331、电容阻挡层332和电容导电层333组成电容接触结构，形成的电容接触结构的上表面宽度大于下表面的宽度，所以电容接触结构与其他的电接触结构具有较大的接触面积，接触电阻较小，提高了半导体结构的性能。
本实施提供的半导体结构的形成方法，在隔离结构为三层结构时，形成了沟槽开口处的宽度大于沟槽底部的宽度的沟槽，所以形成的填充沟槽的导电接触结构上表面的宽度大于下表面的宽度，所以导电接触面积较大，接触电阻较小，而且由于沟槽开口较大，在制程的过程中，减少了因为工艺尺寸过小导致形成的膜层形状不规范或者去除部分膜层时去除不干净有膜层残留等问题。
本发明第三实施例提供依照第一实施例或第二实施例的形成方法形成的半导体结构，以下将结构附图进行详细说明。
参考图4和图5，半导体结构包括基底100以及位于基底100上的多个相互分立的导电结构110；位于导电结构110上表面的绝缘层103，在垂直于绝缘层103侧壁的方向上，绝缘层103顶部的宽度小于绝缘层103底部的宽度；隔离结构120，隔离结构120位于导电结构110的侧壁和绝缘层103的侧壁，且导电结构110的上表面低于隔离结构120的上表面；沟槽104，基底100表面、隔离结构120侧壁和绝缘层103侧壁围成沟槽104，在垂直于沟槽104侧壁的方向上，沟槽104开口处的宽度大于沟槽104底部的宽度。
基底100包括多个相互分立的有源区101，每一有源区101内具有源极和漏极。导电结构110与源极/漏极电连接。有源区101的材料可以为单晶硅，单晶硅中具有硼或磷等掺杂离子。
基底100还包括用于隔离相邻有源区101的隔离层102。隔离层102的材料为绝缘材料，比如可以为二氧化硅、碳化硅或氮化硅。
在本实施例中，导电结构110为位线结构，位线结构包括：层叠设置的位线接触层111、位线阻挡层112和位线导电层113。
具体地，位线接触层111用于将位线导电层113和有源区101电连接，其材料可以为多晶硅。位线导电层113具有较低的电阻，其材料可以为钨或钼。位置阻挡层112用于阻挡位线导电层113与位线接触层111的互扩散，还用于增大位线导电层113与位线接触层111的黏附性，其材料可以为氮化钛或氮化钽。
在本实施例中，隔离结构120为单层结构，隔离结构120的材料为氮化硅，主要起隔离绝缘的作用。在其他实施例中，隔离结构也可以为多层结构。
本实施例中，隔离结构120的材料和绝缘层103的材料相同。
隔离结构120具有较大的硬度和致密度，能够提高隔离的效果，以避免位线结构与后续形成的电接触结构发生电连接，从而避免产生短路或漏电等问题。另外，隔离结构120具有较好的抗腐蚀能力，如此，可以避免在清洗过程中受到损伤。
绝缘层103顶部相对两侧具有凹槽，凹槽的底部高于或齐平于隔离结构120的上表面。绝缘层103用于防止位线导电层113的氧化，其材料为绝缘材料，比如可以为氮化硅。
本实施例中，在平行于导电结构110侧壁的方向上，每一凹槽的厚度占所导电结构110厚度的2.5％～25％，具体可以为5％、10％或20％。凹槽的宽度在此范围内，即拓宽了后续形成的沟槽的宽度，又不会影响剩余的绝缘层103具的电绝缘和隔离的效果。
在平行于导电结构110侧壁的方向上，每一凹槽的厚度为1纳米～20纳米，具体可以为5纳米、10纳米或15纳米。
参考图11，导电接触层，导电接触层填充满沟槽104(参考图4)，且不同沟槽104内的导电接触层相互电绝缘。
本实施例中导电接触层为电容接触结构130，每一沟槽内的电容接触层131、电容阻挡层132和电容导电层133组成电容接触结构130，形成的电容接触结构130的上表面宽度大于下表面的宽度，所以电容接触结构130与其他的电接触结构具有较大的接触面积，接触电阻较小，提高了半导体结构的性能。
在其他实施例中，参考图19，隔离结构为三层结构，隔离结构包括填充层305、第一隔离层321和第三隔离层323；第一隔离层321和第三隔离层323之间具有间隙，填充层305位于间隙的顶部，第一隔离层321靠近填充沟槽的导电填充层，第三隔离层323位于导电结构210侧壁。
第一隔离层321的材料和第三隔离层323的材料相同，第一隔离层323的材料为氮化硅，具有较大的硬度和致密度，能够提高隔离的效果，以避免位线结构与后续形成的电接触结构发生电连接，从而避免产生短路或漏电等问题。
隔离结构320具有空隙，有利于减少相邻位线结构之间的寄生电容，填充层305位于空隙的顶部，可以防止电容阻挡层进入空隙。
本实施提供的半导体结构，沟槽开口处的宽度大于沟槽底部的宽度的沟槽，所以填充沟槽的导电接触层上表面的宽度大于下表面的宽度，所以导电接触面积较大，接触电阻较小，而且由于沟槽开口较大，在制程的过程中，减少了因为工艺尺寸过小导致形成的膜层形状不规范或者去除部分膜层时去除不干净有膜层残留等问题。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。
Claims (16)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底以及位于所述基底上的多个相互分立的导电结构；
在各个所述导电结构的上表面形成绝缘层；
形成隔离结构，所述隔离结构位于每个所述导电结构的侧壁和每个所述绝缘层的侧壁；
去除部分位于所述绝缘层侧壁的所述隔离结构，剩余的所述隔离结构的上表面高于所述导电结构的上表面；
去除部分远离所述导电结构的所述绝缘层，在垂直于所述绝缘层侧壁的方向上，剩余的所述绝缘层顶部的宽度小于剩余的所述绝缘层底部的宽度；
所述基底表面、所述隔离结构侧壁和所述绝缘层侧壁围成沟槽，在垂直于所述沟槽侧壁的方向上，所述沟槽开口处的宽度大于所述沟槽底部的宽度。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，各向同性刻蚀去除部分位于所述绝缘层侧壁的所述隔离结构和去除远离所述导电结构的部分所述绝缘层。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述去除远离所述导电结构的部分所述绝缘层包括：去除所述绝缘层的顶部相对两侧，使得在每一所述绝缘层顶部两端形成凹槽，所述凹槽的底部高于或齐平于剩余的所述隔离结构的上表面。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，在平行于所述导电结构侧壁的方向上，每一所述凹槽的厚度占所述导电结构厚度的2.5％～25％。
5.根据权利要求4所述的半导体结构的形成方法，其特征在于，在平行于所述导电结构侧壁的方向上，每一所述凹槽的厚度为1纳米～20纳米。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离结构包括第一隔离层、第二隔离层和第三隔离层；所述第二隔离层位于所述第一隔离层和所述第三隔离层之间，所述第一隔离层靠近所述沟槽，所述第三隔离层与所述导电结构接触；
在去除远离所述导电结构的部分所述绝缘层之后，去除所述第二隔离层，形成间隙，在所述间隙的顶部形成填充层。
7.根据权利要求6所述的半导体结构的形成方法，其特征在于，形成所述填充层的步骤包括：在所述间隙顶部和所述绝缘层侧壁形成初始填充层，去除位于所述绝缘层侧壁的所述初始填充层，剩余的所述初始填充层作为所述填充层。
8.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述第一隔离层的材料和所述第三隔离层的材料相同，所述第一隔离层的材料和所述第二隔离层的材料不同。
9.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成填充满所述沟槽的导电接触层，且不同所述沟槽内的所述导电接触层相互电绝缘。
10.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述导电结构为位线结构；在形成所述隔离结构之后，去除部分所述隔离结构之前，在所述基底上形成电容接触层，所述电容接触层位于相邻的所述隔离结构之间，且所述电容接触层的上表面高于所述位线结构的上表面，所述电容接触层的上表面低于所述绝缘层的上表面；
在去除部分所述绝缘层之后，在暴露出的所述电容接触层表面、所述隔离结构的表面和所述绝缘层的侧壁形成电容阻挡层；
在所述电容阻挡层表面形成填充所述沟槽的电容导电层，不同所述沟槽内填充的所述电容导电层相互电绝缘；
每一所述沟槽内的所述电容接触层、所述电容阻挡层和所述电容导电层组成电容接触结构。
11.根据权利要求10所述的半导体结构的形成方法，其特征在于，形成所述电容接触层包括：在所述隔离结构之间、所述隔离结构上表面和所述绝缘层上表面形成初始电容接触层；去除位于所述隔离结构上表面、所述绝缘层上表面和部分所述隔离结构之间的所述初始电容接触层，剩余的所述初始电容接触层作为所述电容接触层。
12.根据权利要求11所述的半导体结构的形成方法，其特征在于，所述电容接触层的上表面高于所述位线结构的上表面5纳米～15纳米。
13.一种半导体结构，其特征在于，包括：
基底以及位于所述基底上的多个相互分立的导电结构；
位于所述导电结构上表面的绝缘层，在垂直于所述绝缘层侧壁的方向上，所述绝缘层顶部的宽度小于所述绝缘层底部的宽度；
隔离结构，所述隔离结构位于所述导电结构的侧壁和所述绝缘层的侧壁，且所述导电结构的上表面低于所述隔离结构的上表面；
沟槽，所述基底表面、所述隔离结构侧壁和所述绝缘层侧壁围成所述沟槽，在垂直于所述沟槽侧壁的方向上，所述沟槽开口处的宽度大于所述沟槽底部的宽度。
14.根据权利要求13所述的半导体结构，其特征在于，导电接触层，所述导电接触层填充满所述沟槽，且不同所述沟槽内的所述导电接触层相互电绝缘。
15.根据权利要求13所述的半导体结构，其特征在于，所述绝缘层顶部相对两侧具有凹槽，所述凹槽的底部高于或齐平于所述隔离结构的上表面。
16.根据权利要求13所述的半导体结构，其特征在于，所述隔离结构包括填充层、第一隔离层和第三隔离层；所述第一隔离层和所述第三隔离层之间具有间隙，所述填充层位于所述间隙的顶部，所述第一隔离层靠近所述沟槽，所述第三隔离层位于所述导电结构侧壁。
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