CN113078053A - 一种顶栅结构的制备方法及半导体结构 - Google Patents

一种顶栅结构的制备方法及半导体结构 Download PDF

Info

Publication number
CN113078053A
CN113078053A CN202110331144.5A CN202110331144A CN113078053A CN 113078053 A CN113078053 A CN 113078053A CN 202110331144 A CN202110331144 A CN 202110331144A CN 113078053 A CN113078053 A CN 113078053A
Authority
CN
China
Prior art keywords
layer
top gate
gate structure
graphene
target substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110331144.5A
Other languages
English (en)
Other versions
CN113078053B (zh
Inventor
狄增峰
刘冠宇
薛忠营
田子傲
张苗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Institute of Microsystem and Information Technology of CAS
Original Assignee
Shanghai Institute of Microsystem and Information Technology of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Institute of Microsystem and Information Technology of CAS filed Critical Shanghai Institute of Microsystem and Information Technology of CAS
Priority to CN202110331144.5A priority Critical patent/CN113078053B/zh
Publication of CN113078053A publication Critical patent/CN113078053A/zh
Application granted granted Critical
Publication of CN113078053B publication Critical patent/CN113078053B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate

Abstract

本发明提供一种顶栅结构的制备方法及半导体结构，该制备方法包括以下步骤：提供一基底，并依次形成石墨烯层、栅介质层、至少一栅电极层及支撑层；将由栅介质层、栅电极层及支撑层组成的叠层结构从石墨烯层表面机械剥离；将叠层结构转移至目标衬底，栅介质层与目标衬底的表面接触；去除支撑层，并使由栅介质层及栅电极层组成的顶栅结构留在目标衬底的表面。本发明通过在石墨烯上制作顶栅结构，利用石墨烯与栅介质材料间较弱的范德华接触易于剥离的特点，实现任意顶栅结构的剥离，并转移至任意目标衬底形成范德华接触，扩展了顶栅结构的可应用范围，减少了顶栅结构制作过程对目标衬底材料的损伤，有助于提高器件性能，并降低顶栅结构的制作成本。

Description

一种顶栅结构的制备方法及半导体结构
技术领域
本发明属于半导体集成电路技术领域，涉及一种顶栅结构的制备方法及半导体结构。
背景技术
顶栅结构制作是半导体领域中不可或缺的加工工艺。然而一般通过电子束蒸发或等离子体增强原子层沉积(PEALD)在衬底上形成栅介质层的方法对衬底性质有较严格的要求，也会在一定程度上破坏衬底材料的结构，进而影响衬底材料的性能，尤其对于原子级厚度的二维材料影响最大。
因此，如何提供一种顶栅结构的制备方法及半导体结构，以减少对衬底的损伤，并提升器件的电学性能，成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种顶栅结构的制备方法及半导体结构，用于解决现有技术中顶栅结构制作过程中容易损伤衬底，导致器件的电学性能下降的问题。
为实现上述目的及其他相关目的，本发明提供一种顶栅结构的制备方法，包括以下步骤：
提供一基底；
形成石墨烯层于所述基底的上表面；
形成至少一栅介质层于所述石墨烯层的上表面；
形成至少一栅电极层于所述栅介质层的上表面；
形成支撑层于所述石墨烯层的上表面，所述支撑层覆盖所述栅电极层及所述栅介质层；
将由所述栅介质层、所述栅电极层及所述支撑层组成的叠层结构从所述石墨烯层表面机械剥离；
将所述叠层结构转移至目标衬底，所述栅介质层与所述目标衬底的表面接触；
去除所述支撑层，并使由所述栅介质层及所述栅电极层组成的顶栅结构留在所述目标衬底的表面。
可选地，所述基底采用刚性基底。
可选地，所述基底包括锗层、碳化硅层、锗硅层、硅层、铜层、镍层、陶瓷层及玻璃层中的至少一种。
可选地，所述石墨烯层包括单层石墨烯及多层石墨烯中的一种或多种。
可选地，形成所述栅介质层的方法包括化学气相沉积法、物理气相沉积法、原子层沉积法中的至少一种。
可选地，所述化学气相沉积法包括金属有机物化学气相沉积法，所述物理气相沉积法包括电子束蒸发法，所述原子层沉积法包括等离子增强原子层沉积法。
可选地，所述栅介质层包括二氧化硅、高K介质中的至少一种，所述高K介质的介电常数K大于3.9，所述栅电极层的材质包括多晶硅、金属中的至少一种。
可选地，形成所述支撑层包括以下步骤：
施加有机溶液于所述栅电极层及所述石墨烯层的上表面；
干燥所述有机溶液以得到所述支撑层。
可选地，所述有机溶液包括光刻胶溶液。
可选地，形成所述支撑层包括以下步骤：
提供一柔性膜层以覆盖所述栅电极层及所述石墨烯层；
通过加热加压使所述柔性膜层软化并紧贴所述栅电极层及所述石墨烯层的上表面以构成所述支撑层。
可选地，采用胶带粘附所述支撑层背面以将所述叠层结构从所述石墨烯层表面机械剥离，或者直接掀起所述支撑层以将所述叠层结构从所述石墨烯层表面机械剥离。
可选地，通过溶解法去除所述支撑层。
可选地，通过加热所述支撑层以降低所述支撑层与所述顶栅结构之间的粘附力，并通过机械剥离法去除所述支撑层。
可选地，所述顶栅结构与所述目标衬底表面的接触包括范德华接触。
可选地，所述目标衬底中预先制备有沟道结构。
本发明还提供一种半导体结构，包括：
目标衬底；
至少一顶栅结构，位于所述目标衬底上，其中，所述顶栅结构是通过如上任意一项所述的顶栅结构的制备方法转移于所述目标衬底上。
如上所述，本发明的顶栅结构的制备方法及半导体结构通过在石墨烯上制作顶栅结构，利用石墨烯与栅介质材料间较弱的范德华接触易于剥离的特点，实现任意顶栅结构的剥离；将剥离的顶栅结构转移至任意目标衬底形成范德华接触，扩展了顶栅结构的可应用范围，同时转移工艺减少了顶栅结构制作过程对目标衬底材料的损伤，实现了更优性能的顶栅结构器件，也降低了制作过程所需的工艺条件，因此降低了顶栅结构的制作成本。
附图说明
图1显示为本发明的顶栅结构的制备方法的工艺流程图。
图2显示为本发明的顶栅结构的制备方法提供一基底的示意图。
图3显示为本发明的顶栅结构的制备方法形成石墨烯层于所述基底的上表面的示意图。
图4显示为本发明的顶栅结构的制备方法形成栅介质层于所述石墨烯层的上表面的示意图。
图5显示为本发明的顶栅结构的制备方法形成至少一栅电极层于所述栅介质层的上表面的示意图。
图6显示为由所述栅介质层及所述栅电极层组成的顶栅结构在所述石墨烯层上的一种平面布局图。
图7显示为本发明的顶栅结构的制备方法形成支撑层于所述石墨烯层上表面的示意图。
图8显示为本发明的顶栅结构的制备方法将由所述栅介质层、所述栅电极层及所述支撑层组成的叠层结构从所述石墨烯层表面机械剥离的示意图。
图9显示为本发明的顶栅结构的制备方法将所述叠层结构转移至目标衬底的示意图。
图10显示为本发明的顶栅结构的制备方法去除所述支撑层，并使由所述栅介质层及所述栅电极层组成的顶栅结构留在所述目标衬底的表面的示意图。
元件标号说明
S1～S8 步骤
1 基底
2 石墨烯层
3 栅介质层
4 栅电极层
5 支撑层
6 目标衬底
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例中提供一种顶栅结构的制备方法，请参阅图1，显示为该方法的工艺流程图，包括以下步骤：
S1：提供一基底；
S2：形成石墨烯层于所述基底的上表面；
S3：形成至少一栅介质层于所述石墨烯层的上表面；
S4：形成至少一栅电极层于所述栅介质层的上表面；
S5：形成支撑层于所述石墨烯层的上表面，所述支撑层覆盖所述栅电极层及所述栅介质层；
S6：将由所述栅介质层、所述栅电极层及所述支撑层组成的叠层结构从所述石墨烯层表面机械剥离；
S7：将所述叠层结构转移至目标衬底，所述栅介质层与所述目标衬底的表面接触；
S8：去除所述支撑层，并使由所述栅介质层及所述栅电极层组成的顶栅结构留在所述目标衬底的表面。
首先请参阅图2，执行步骤S1：提供一基底1。
作为示例，所述基底1采用刚性基底，以为后续制作的各层材料提供良好的支撑。所述基底1包括但不限于锗层、碳化硅层、锗硅层、硅层、铜层、镍层、陶瓷层及玻璃层中的至少一种，例如所述衬底1可以是单一的锗层或碳化硅层，也可以是硅层/铜层叠层、硅层/镍层叠层、陶瓷层/铜层叠层、陶瓷层/镍层叠层、玻璃层/铜层叠层、玻璃层/镍层叠层、硅层/锗硅层/锗层叠层、硅层/锗层叠层等。
然后请参阅图3，执行步骤S2：形成石墨烯层2于所述基底1的上表面。
作为示例，可采用化学气相沉积法、电弧法或其他合适的方法形成所述石墨烯层2于所述基底1的上表面，所述石墨烯层2包括但不限于单层石墨烯、多层石墨烯中的一种或多种。
本实施例中，优选采用锗基底，并采用化学气相沉积法在所述锗基底表面生长得到单层石墨烯。
需要指出的是，多层石墨烯在不同区域可能具有不同层数的石墨烯，表面较为粗糙，后续制备的栅介质层也具有相对粗糙的下表面，而单层石墨烯具有非常光滑的表面，使得制备于单层石墨烯表面的栅介质层也具有更光滑的下表面，且由于单层石墨烯的层数均一，在后续剥离过程中栅介质层的表面不易残留石墨烯。
在另一实施例中，也可采用碳化硅基底直接生长得到所述石墨烯层2，其中，在加热过程中，碳化硅基底表面的碳析出并重组得到所述石墨烯层2。
再请参阅图4，执行步骤S3：采用化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)中的至少一种或其它合适的方法形成至少一栅介质层3于所述石墨烯层2的上表面。所述化学气相沉积法包括但不限于金属有机物化学气相沉积法(MOCVD)，所述物理气相沉积法包括电子束蒸发法，所述原子层沉积法包括等离子增强原子层沉积法(PEALD)。
作为示例，所述栅介质层3包括二氧化硅、高K介质中的至少一种，所述高K介质的介电常数K大于3.9，例如可以是氮化硅、氧化铝、氧化钛、氧化铪、氧化锆等。
作为示例，可通过在所述石墨烯层2表面沉积栅介质材料层，并图形化所述栅介质材料层，得到栅介质层阵列。
在另一实施例，也可在所述石墨烯层2表面形成光刻胶层，并图形化所述光刻胶层以得到多个暴露出所述石墨烯层2的开口，然后沉积栅介质材料层于所述开口中及所述光刻胶层表面，并剥离所述光刻胶层以得到栅介质层阵列。
再请参阅图5，执行步骤S4：形成至少一栅电极层4于所述栅介质层3的上表面。
作为示例，所述栅电极层4的材质包括多晶硅、金属中的至少一种，所述金属包括但不限于钨、铝、钌、钯、铂、钴、镍、氮化钛、氮化钽等材料中的一种或多种。
作为示例，可通过在所述石墨烯层2及所述栅介质层3表面沉积多晶硅层或金属层，并图形化所述多晶硅层或所述金属层，得到栅电极层阵列。
在另一实施例中，也可在所述石墨烯层2及所述栅介质层3表面形成光刻胶层，并图形化所述光刻胶层以得到多个暴露出所述栅介质层3的开口，然后沉积多晶硅层或金属层于所述开口中及所述光刻胶层表面，并剥离所述光刻胶层以得到栅电极层阵列。
需要指出的是，上述步骤S3与步骤S4也可以合并执行，例如可依次形成栅介质材料层及栅电极材料层，然后图形化所述栅电极材料层及所述栅介质材料层以得到栅电极层阵列与栅介质层阵列。
作为示例，请参阅图6，显示为由所述栅介质层3及所述栅电极层4组成的顶栅结构在所述石墨烯层2上的一种平面布局图。
需要指出的是，顶栅结构阵列的具体排布规则可根据需要进行调整，不以图6所呈现的示例为限。
再请参阅图7，执行步骤S5：形成支撑层5于所述石墨烯层的上表面，所述支撑层5覆盖所述栅电极层4及所述栅介质层3。
作为示例，可通过施加有机溶液于所述栅电极层4及所述石墨烯层2的上表面，并干燥所述有机溶液以得到所述支撑层5。所述有机溶液包括但不限于光刻胶溶液，例如PMMA(聚甲基丙烯酸甲酯)光刻胶溶液。施加所述有机溶液的方法包括但不限于旋涂法。
在另一实施例中，也可通过提供一成型的柔性膜层以覆盖所述栅电极层4及所述石墨烯层2，并通过加热加压使所述柔性膜层软化并紧贴所述栅电极层4及所述石墨烯层2的上表面以构成所述支撑层5。
再请参阅图8，执行步骤S6：将由所述栅介质层3、所述栅电极层4及所述支撑层5组成的叠层结构从所述石墨烯层2表面机械剥离。
具体的，由于所述石墨烯层2不存在或仅存在极少量的悬挂键，因此所述栅介质层3与所述石墨烯层2之间主要通过较弱的范德华力接触，因此所述叠层结构易于从所述基底1表面的所述石墨烯层2表面剥离下来。
作为示例，可采用胶带粘附所述支撑层5背面以将所述叠层结构从所述石墨烯层2表面机械剥离，或者直接掀起所述支撑层5以将所述叠层结构从所述石墨烯层2表面机械剥离。
再请参阅图9，执行步骤S7：将所述叠层结构转移至目标衬底6并使所述叠层结构与所述目标衬底6贴合，其中，所述栅介质层4与所述目标衬底6的表面接触。
作为示例，所述目标衬底6可包括二维材料层及三维材料层中的至少一种，所述二维材料层包括但不限于石墨烯、过渡金属硫族化合物、黑磷等原子级厚度的二维材料，所述三维材料层包括但不限于硅、锗、锗硅、绝缘体上硅、绝缘体上锗硅、III-V族化合物、钙钛矿材料等三维半导体衬底，所述目标衬底6中可预先制备有沟道结构或其它所需的结构。
再请参阅图10，执行步骤S8：去除所述支撑层5，并使由所述栅介质层3及所述栅电极层4组成的顶栅结构留在所述目标衬底6的表面。
作为示例，当所述支撑层5较薄时，或者容易撕裂时，或者经过一定处理后所述支撑层5与所述目标衬底6的结合力仍大于所述支撑层5与所述栅电极层4的结合力时，可通过溶解法去除所述支撑层5。当所述支撑层5较厚，例如大于数百微米时，或者所述支撑层5不易撕裂时，或者所述支撑层5与所述目标衬底6的结合力小于所述支撑层5与所述栅电极层4的结合力时，可通过机械剥离法去除所述支撑层5，在机械剥离所述支撑层5前，可通过加热所述支撑层以降低所述支撑层与所述顶栅结构之间的粘附力，使得所述支撑层5更易剥离。
至此，将制备于所述石墨烯层2上的顶栅结构转移至所述目标衬底6表面，所述顶栅结构与所述目标衬底6表面的接触为范德华接触或主要为范德华接触，避免了直接在所述目标衬底6上制备顶栅结构时原材料与目标衬底反应的问题，也避免了直接在所述目标衬底6上制备顶栅结构时所需的高温条件对所述目标衬底6的损伤，从而能够保持所述目标衬底6材料的本征性质，不仅有利于提升所制作器件的电学性能，还能够扩展顶栅结构的可应用范围。同时，在所述石墨烯层2上制作顶栅结构可以扩大制作顶栅结构的工艺窗口，加工周期明显低于常规工艺所需时间，从而有利于降低顶栅结构的制作成本。
实施例二
本实施例中提供一种半导体结构，请参阅图10，显示为该半导体结构的剖面结构示意图，包括目标衬底6及位于所述目标衬底6上的至少一顶栅结构，其中，所述顶栅结构是通过如实施例一中所述的顶栅结构的制备方法转移于所述目标衬底6上。所述顶栅结构自下而上依次包括栅介质层3及栅电极层4。所述顶栅结构的具体形态可以根据需要进行调整。
综上所述，本发明的顶栅结构的制备方法及半导体结构通过在石墨烯上先行沉积栅介质层与栅电极层形成顶栅结构，利用石墨烯与介质材料间较弱的范德华力使得顶栅结构易于从石墨烯上剥离下来。将剥离好的顶栅结构通过转移工艺转移至目标衬底，再将支撑层去除，就实现了对目标衬底无损伤的顶栅结构制作，且目标衬底与顶栅结构的接触为范德华接触。通过该方法能够方便地在任意目标衬底上进行顶栅结构制作，极大扩展了顶栅结构可应用的范围，且加工周期明显低于常规工艺所需时间，工艺成本也能够大大降低。通过实现目标衬底与顶栅结构间的范德华接触，也能够保持材料的本征性质，提升所制作器件的电学性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (16)

1.一种顶栅结构的制备方法，其特征在于，包括以下步骤：
提供一基底；
形成石墨烯层于所述基底的上表面；
形成至少一栅介质层于所述石墨烯层的上表面；
形成至少一栅电极层于所述栅介质层的上表面；
形成支撑层于所述石墨烯层的上表面，所述支撑层覆盖所述栅电极层及所述栅介质层；
将由所述栅介质层、所述栅电极层及所述支撑层组成的叠层结构从所述石墨烯层表面机械剥离；
将所述叠层结构转移至目标衬底，所述栅介质层与所述目标衬底的表面接触；
去除所述支撑层，并使由所述栅介质层及所述栅电极层组成的顶栅结构留在所述目标衬底的表面。
2.根据权利要求1所述的顶栅结构的制备方法，其特征在于：所述基底采用刚性基底。
3.根据权利要求1所述的顶栅结构的制备方法，其特征在于：所述基底包括锗层、碳化硅层、锗硅层、硅层、铜层、镍层、陶瓷层及玻璃层中的至少一种。
4.根据权利要求1所述的顶栅结构的制备方法，其特征在于：所述石墨烯层包括单层石墨烯及多层石墨烯中的一种或多种。
5.根据权利要求1所述的顶栅结构的制备方法，其特征在于：形成所述栅介质层的方法包括化学气相沉积法、物理气相沉积法、原子层沉积法中的至少一种。
6.根据权利要求5所述的顶栅结构的制备方法，其特征在于：所述化学气相沉积法包括金属有机物化学气相沉积法，所述物理气相沉积法包括电子束蒸发法，所述原子层沉积法包括等离子增强原子层沉积法。
7.根据权利要求1所述的顶栅结构的制备方法，其特征在于：所述栅介质层包括二氧化硅、高K介质中的至少一种，所述高K介质的介电常数K大于3.9，所述栅电极层的材质包括多晶硅、金属中的至少一种。
8.根据权利要求1所述的顶栅结构的制备方法，其特征在于，形成所述支撑层包括以下步骤：
施加有机溶液于所述栅电极层及所述石墨烯层的上表面；
干燥所述有机溶液以得到所述支撑层。
9.根据权利要求8所述的顶栅结构的制备方法，其特征在于：所述有机溶液包括光刻胶溶液。
10.根据权利要求1所述的顶栅结构的制备方法，其特征在于，形成所述支撑层包括以下步骤：
提供一柔性膜层以覆盖所述栅电极层及所述石墨烯层；
通过加热加压使所述柔性膜层软化并紧贴所述栅电极层及所述石墨烯层的上表面以构成所述支撑层。
11.根据权利要求1所述的顶栅结构的制备方法，其特征在于：采用胶带粘附所述支撑层背面以将所述叠层结构从所述石墨烯层表面机械剥离，或者直接掀起所述支撑层以将所述叠层结构从所述石墨烯层表面机械剥离。
12.根据权利要求1所述的顶栅结构的制备方法，其特征在于：通过溶解法去除所述支撑层。
13.根据权利要求1所述的顶栅结构的制备方法，其特征在于：通过加热所述支撑层以降低所述支撑层与所述顶栅结构之间的粘附力，并通过机械剥离法去除所述支撑层。
14.根据权利要求1所述的顶栅结构的制备方法，其特征在于：所述顶栅结构与所述目标衬底表面的接触包括范德华接触。
15.根据权利要求1所述的顶栅结构的制备方法，其特征在于：所述目标衬底中预先制备有沟道结构。
16.一种半导体结构，其特征在于，包括：
目标衬底；
至少一顶栅结构，位于所述目标衬底上，其中，所述顶栅结构是通过如权利要求1-15任意一项所述的顶栅结构的制备方法转移于所述目标衬底上。
CN202110331144.5A 2021-03-25 2021-03-25 一种顶栅结构的制备方法及半导体结构 Active CN113078053B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110331144.5A CN113078053B (zh) 2021-03-25 2021-03-25 一种顶栅结构的制备方法及半导体结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110331144.5A CN113078053B (zh) 2021-03-25 2021-03-25 一种顶栅结构的制备方法及半导体结构

Publications (2)

Publication Number Publication Date
CN113078053A true CN113078053A (zh) 2021-07-06
CN113078053B CN113078053B (zh) 2024-02-27

Family

ID=76611234

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110331144.5A Active CN113078053B (zh) 2021-03-25 2021-03-25 一种顶栅结构的制备方法及半导体结构

Country Status (1)

Country Link
CN (1) CN113078053B (zh)

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102184858A (zh) * 2011-04-07 2011-09-14 复旦大学 一种石墨烯场效应晶体管的制备方法
CN103208425A (zh) * 2013-03-22 2013-07-17 中国科学院上海微系统与信息技术研究所 一种石墨烯调制的高K金属栅Ge基MOS器件的制作方法
US20130272951A1 (en) * 2010-12-21 2013-10-17 Nec Corporation Method of manufacturing graphene substrate, and graphene substrate
US20130302963A1 (en) * 2012-05-10 2013-11-14 International Business Machines Corporation Graphene transistors with self-aligned gates
CN103646855A (zh) * 2013-12-20 2014-03-19 中国科学院上海微系统与信息技术研究所 石墨烯器件的制作方法
US20140077161A1 (en) * 2011-03-02 2014-03-20 The Regents Of The University Of California High performance graphene transistors and fabrication processes thereof
US20140087191A1 (en) * 2011-05-23 2014-03-27 National University Of Singapore Method of Transferring Thin Films
CN103943513A (zh) * 2014-05-07 2014-07-23 中国科学院上海微系统与信息技术研究所 一种柔性衬底上制备石墨烯器件的方法
CN105789032A (zh) * 2016-05-10 2016-07-20 中国科学院微电子研究所 一种石墨烯场效应晶体管及其制造方法
CN108369910A (zh) * 2015-12-11 2018-08-03 华为技术有限公司 一种在石墨烯表面形成栅介质层及制备晶体管的方法
CN109300774A (zh) * 2018-08-30 2019-02-01 中山大学 一种微米级含有金属电极的石墨烯层的加工和转移的方法
CN109643655A (zh) * 2016-11-24 2019-04-16 华为技术有限公司 场效应晶体管制造方法及场效应晶体管
CN110265356A (zh) * 2019-06-21 2019-09-20 西安电子科技大学 基于石墨烯的氮化镓外延层剥离方法

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130272951A1 (en) * 2010-12-21 2013-10-17 Nec Corporation Method of manufacturing graphene substrate, and graphene substrate
US20140077161A1 (en) * 2011-03-02 2014-03-20 The Regents Of The University Of California High performance graphene transistors and fabrication processes thereof
CN102184858A (zh) * 2011-04-07 2011-09-14 复旦大学 一种石墨烯场效应晶体管的制备方法
US20140087191A1 (en) * 2011-05-23 2014-03-27 National University Of Singapore Method of Transferring Thin Films
US20130302963A1 (en) * 2012-05-10 2013-11-14 International Business Machines Corporation Graphene transistors with self-aligned gates
CN103208425A (zh) * 2013-03-22 2013-07-17 中国科学院上海微系统与信息技术研究所 一种石墨烯调制的高K金属栅Ge基MOS器件的制作方法
CN103646855A (zh) * 2013-12-20 2014-03-19 中国科学院上海微系统与信息技术研究所 石墨烯器件的制作方法
CN103943513A (zh) * 2014-05-07 2014-07-23 中国科学院上海微系统与信息技术研究所 一种柔性衬底上制备石墨烯器件的方法
CN108369910A (zh) * 2015-12-11 2018-08-03 华为技术有限公司 一种在石墨烯表面形成栅介质层及制备晶体管的方法
CN105789032A (zh) * 2016-05-10 2016-07-20 中国科学院微电子研究所 一种石墨烯场效应晶体管及其制造方法
CN109643655A (zh) * 2016-11-24 2019-04-16 华为技术有限公司 场效应晶体管制造方法及场效应晶体管
CN109300774A (zh) * 2018-08-30 2019-02-01 中山大学 一种微米级含有金属电极的石墨烯层的加工和转移的方法
CN110265356A (zh) * 2019-06-21 2019-09-20 西安电子科技大学 基于石墨烯的氮化镓外延层剥离方法

Also Published As

Publication number Publication date
CN113078053B (zh) 2024-02-27

Similar Documents

Publication Publication Date Title
CN108611592B (zh) 一种掩膜版及其制造方法
JP2011006265A (ja) グラフェン層の剥離方法、グラフェンウエハの製造方法、グラフェンウエハ、及び、グラフェン素子の製造方法
JP2013236017A (ja) 電子装置、積層構造体及びその製造方法
CN109935590A (zh) 一种1t1c柔性铁电存储器及其制备方法
TW202127540A (zh) 半導體裝置及製造半導體裝置的方法
CN108649142B (zh) 一种掩膜版及其制造方法
TW201933395A (zh) 電容、電容製作方法及半導體設備
CN103943512A (zh) 一种降低石墨烯与电极接触电阻的方法
US9691653B2 (en) Method of forming a flexible semiconductor layer and devices on a flexible carrier
WO2020199299A1 (zh) 一种在非硅基底上制造压电薄膜谐振器的方法
CN113078053B (zh) 一种顶栅结构的制备方法及半导体结构
KR101476746B1 (ko) 내부식성 모기판을 이용한 플렉서블 금속 기판과 전자소자의 제조방법, 플렉서블 전자소자 및 플렉서블 금속 기판
JP2004311713A (ja) 半導体装置製造用モールド
US9987830B2 (en) Method for processing a carrier and method for transferring a graphene layer
CN113078052A (zh) 一种晶体管结构及其制备方法
US20160118289A1 (en) Method to provide the thinnest and variable substrate thickness for reliable plastic and flexible electronic device
CN113078044A (zh) 一种介电材料的制备方法及半导体结构
CN113078054A (zh) 一种电极层的制备方法及半导体结构
TW201227111A (en) Methods for manufacturing array substrates
CN115207127A (zh) 一种基于层间滑移的多电导态铁电晶体管器件及制备方法
CN113948446A (zh) 半导体工艺以及半导体结构
TW540117B (en) Method for improving the roughness of the sidewall of a polysilicon layer in an etching process
KR102224058B1 (ko) 박막의 상변화를 이용한 물리적 박리를 통한 유연 전자소자의 제조 방법
CN114975084A (zh) 一种薄膜材料集成方法
JP2990824B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant