CN112930527B - 一致性存储器存取 - Google Patents

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Abstract

与提供一致性存储器存取相关的设备和方法。一种用于提供一致性存储器存取的设备可包括存储器阵列、第一处理资源、耦合到所述存储器阵列的第一高速缓存线和第二高速缓存线、第一高速缓存控制器和第二高速缓存控制器。耦合到所述第一处理资源和所述第一高速缓存线的所述第一高速缓存控制器可被配置为提供对存储在所述第二高速缓存线中并对应于存储器地址的数据的一致性存取。通过接口耦合到所述设备外部的第二处理资源且耦合到所述第二高速缓存线的第二高速缓存控制器可被配置为提供对存储在所述第一高速缓存线中并对应于所述存储器地址的数据的一致性存取。可使用存储所述存储器地址的所述第一高速缓存控制器的第一高速缓存线地址寄存器和也存储所述存储器地址的所述第二高速缓存控制器的第二高速缓存线地址寄存器来提供一致性存取。

Description

一致性存储器存取
技术领域
本公开大体上涉及存储器，且更明确地说，涉及与一致性存储器存取相关联的设备和方法。
背景技术
存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包括易失性和非易失性存储器。易失性存储器可能需要功率来维持其数据，且尤其包括随机存取存储器(RAM)、动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)。非易失性存储器可通过在未通电时保持所存储的数据来提供持久数据，且可包括NAND快闪存储器、NOR快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)和电阻可变存储器(例如相变随机存取存储器(PCRAM)、电阻随机存取存储器(RRAM)和磁阻随机存取存储器(MRAM)等。
存储器还用作各种电子应用的易失性和非易失性数据存储器。非易失性存储器可用于(例如)个人计算机、便携式存储棒、数码相机、蜂窝式电话、便携式音乐播放器(例如MP3播放器)、电影播放器和其它电子装置中。存储器单元可布置成阵列，所述阵列用于存储器装置中。
各种计算系统包括耦合到存储器(例如，存储器系统)的数个处理资源，与执行一组指令(例如，程序，应用程序等)相关联存取所述存储器。数个处理资源可以存取存储在存储器中的数据。
发明内容
本公开的方面提供一种设备，其中所述设备包含：存储器阵列；第一处理资源；第一高速缓存线和第二高速缓存线，其耦合到所述存储器阵列；第一高速缓存控制器，其耦合到所述第一处理资源和所述第一高速缓存线，且被配置为提供对存储在所述第二高速缓存线中并对应于存储器地址的数据的一致性存取；以及第二高速缓存控制器，其通过接口耦合到所述设备外部的第二处理资源且耦合到所述第二高速缓存线，且被配置为提供对存储在所述第一高速缓存线中并对应于所述存储器地址的数据的一致性存取，其中使用存储所述存储器地址的所述第一高速缓存控制器的第一高速缓存线地址寄存器和也存储所述存储器地址的所述第二高速缓存控制器的第二高速缓存线地址寄存器来提供一致性存取。
本公开的另一方面提供一种用于提供一致性数据的方法，其中所述方法包含：在第一高速缓存控制器处接收从存储器地址请求数据的读存取命令；通过参考第一高速缓存线地址寄存器来确定所述存储器地址是否与对应于所述第一高速缓存控制器的第一高速缓存线相关联；响应于确定所述存储器地址不与所述第一高速缓存线相关联，通过参考第二高速缓存线地址寄存器来确定所述存储器地址是否与对应于第二高速缓存控制器的第二高速缓存线相关联；响应于确定所述存储器地址与所述第二高速缓存线相关联：将所述数据从所述第二高速缓存线复制到所述第一高速缓存线，以提供所述第一高速缓存线和所述第二高速缓存线之间的数据一致性；以及通过提供存储在所述第一高速缓存线中的所述数据来响应所述读存取命令。
本公开的另一方面提供一种用于数据一致性的方法，其中所述方法包含：接收具有存储器地址和待写入的第一数据的写存取命令，其中所述写存取命令在存储器装置的第一高速缓存控制器处接收；通过参考第二高速缓存控制器的第一高速缓存线地址寄存器来确定所述存储器地址是否与对应于所述第一高速缓存控制器的第一高速缓存线相关联；响应于确定所述存储器地址不与所述第一高速缓存线相关联，通过参考第二高速缓存控制器的第二高速缓存线地址寄存器来确定所述存储器地址是否与对应于所述第二高速缓存控制器的第二高速缓存线相关联；响应于确定所述存储器地址与所述第二高速缓存线相关联：将存储在所述第二高速缓存线中的第二数据复制到所述第一高速缓存线，以提供所述第一高速缓存线和所述第二高速缓存线之间的数据一致性；以及将所述第一数据写入所述第一高速缓存线。
本公开的另一方面提供一种存储器系统，其中所述存储器系统包含：第一存储体，其包含第一存储体控制器；第二存储体，其耦合到所述第一存储体并且包含：第二存储体控制器；第一高速缓存控制器，其耦合到所述第一存储体控制器，且被配置为响应于从所述第一存储体控制器接收到第一存取命令而向第一高速缓存线和第二高速缓存线提供数据一致性，并将第二数据存储在第二高速缓存线中，其中所述第一高速缓存线与所述第一高速缓存控制器相关联；第二高速缓存控制器，其耦合到所述第二存储体控制器和所述第一高速缓存控制器且被配置为响应于从所述第二存储体控制器接收到第二存取命令而向所述第一高速缓存线和所述第二高速缓存线提供数据一致性，并将第一数据存储在所述第一高速缓存线中，其中所述第二高速缓存线与所述第二高速缓存控制器相关联。
附图说明
图1是根据本公开的数个实施例的包括存储器系统并能够为存储器高速缓存提供高速缓存一致性的计算系统形式的设备的框图。
图2是根据本公开的数个实施例的能够为存储器高速缓存提供高速缓存一致性的存储体的框图。
图3是根据本公开的数个实施例的能够为存储器高速缓存提供高速缓存一致性的存储器系统的装置的框图。
具体实施方式
本公开包括与同步对存储器高速缓存的存取相关的设备和方法。实例设备可包括耦合到存储器阵列的第一处理资源、第一高速缓存线和第二高速缓存线。所述实例设备还可包括第一高速缓存控制器，第一高速缓存控制器耦合到所述第一处理资源和所述第一高速缓存线，且被配置为同步对存储在第一高速缓存线中的第一数据与存储在第二高速缓存线中的第二数据的存取。所述实例设备还可包括第二高速缓存控制器，第二高速缓存控制器通过接口耦合到所述存储器系统外部的第二处理资源且耦合到所述第二高速缓存线，其中所述第二高速缓存控制器被配置为同步对所述第二数据与所述第一数据的存取。
计算系统可以包括作为主机和/或诸如中央处理单元(CPU)的处理资源的一部分的高速缓存。与从存储器检索数据比，高速缓存存储数据可以以更短的持续时间满足将来对数据的请求。在数个实例中，高速缓存可以是存储器系统的一部分，而不是主机和/或处理资源(诸如CPU)的一部分。
并入存储器系统中的高速缓存可用于存取存储在存储器系统的存储器阵列中的数据，其中存储器阵列是存储器单元的阵列。例如，作为存储器系统的一部分的数个处理资源中的每个可与不同高速缓存线和/或高速缓存单元相关联。如本文所使用的，高速缓存可指多个高速缓存单元。高速缓存单元是指多个高速缓存线。高速缓存线(例如，高速缓存块)描述存储在高速缓存中的具有特定大小的数据。高速缓存线大小通常对应于存储器的数据传送大小。高速缓存线还可指代被配置为存储具有特定高速缓存线大小的数据块的高速缓存的物理部分(例如，高速缓存单元的一部分)，使得高速缓存线可指代存储数据的高速缓存单元的物理部分和/或指代所存储的数据本身。并入存储器系统中的高速缓存还可用于从存储器阵列的不同存储体存取存储在存储器阵列中的数据。并入存储器系统中的高速缓存还可用于从存储器系统的一或多个存储体外部的处理资源存取数据。
不同的高速缓存单元和/或高速缓存线可以存储具有相同地址的数据。这样，不同的高速缓存单元和/或高速缓存线可以存储过时的数据。过时数据描述在第一高速缓存线中已被改变但在第二高速缓存线中未被改变的数据。存储在第二高速缓存线中的数据可能过时。过时数据也可称为无效数据，而更新数据称为有效数据。存储数据的高速缓存线也可称为有效和无效高速缓存线。如果高速缓存线存储有效数据，则其有效，如果高速缓存线存储无效数据，则其无效。
由不同高速缓存线存储的数据可由多个处理资源存取。例如，第一高速缓存线可由存储器装置的存储体内部的处理资源存取，而第二高速缓存线可由存储器装置的存储体外部的处理资源存取。为了确保处理资源可存取有效数据，高速缓存线的一或多个控制器可被配置为在对应于存储器装置阵列的高速缓存的不同高速缓存线之间提供一致性(例如，高速缓存一致性)。
如本文所使用的，高速缓存一致性是指可存储在不同高速缓存线(例如，指定用于从不同处理资源存取的高速缓存线)中的数据的一致性。例如，高速缓存一致性确保将与由多个处理资源共享的存储器地址(例如，阵列的地址)相对应的数据的改变在整个系统(例如，存储器系统)中传播。以此方式，高速缓存一致性确保对共享存储器地址空间内的特定地址的存取请求(例如，读取/写入)返回有效(例如，最新)数据，尽管对应于存储器地址的数据的无效副本可存在于存储器系统内(例如，在包含多个高速缓存线的高速缓存内)。
一致性存取可描述提供对一致性高速缓存的存取。例如，对高速缓存线的一致性存取可描述为将有效数据提供到从不同处理资源提供的不同存取命令，其中所述存取命令存取相同存储器地址。例如，提供对对应于阵列的存储器地址的一致性存取可导致提供有效数据，而不论存取命令是由耦合到第一高速缓存线的第一控制器处理还是由耦合到第二高速缓存线的第二控制器处理。
在本公开的以下详细描述中，参考形成其一部分的附图，并且在附图中通过图示示出了可以如何实践本公开的数个实施例。充分详细地描述这些实施例以使所属领域的技术人员能够实践本公开的实施例，且应了解，可利用其它实施例，且可在不脱离本公开的范围的情况下作出过程、电的和/或结构改变。如本文中所使用，指示符“N”指示如此指定的数个特定特征可包括在本公开的数个实施例中。
如本文所使用的，“数个”某物可指一或多个此类事物。例如，数个存储器装置可以指一或多个存储器装置。“多个”某物意指两个或两个以上。另外，如本文使用的诸如“N”的指示符，特别是关于附图中的参考数字，指示如此指定的数个特定特征可以包括在本公开的数个个实施例中。
本文的附图遵循编号惯例，其中开头一个或多个数字对应于附图编号，而其余数字标识附图中的元件或组件。可以通过使用类似数字表示不同附图之间的类似元件或部件。如将了解的，可添加、交换和/或消除本文的各种实施例中所示的元件，以便提供本公开的数个额外实施例。此外，附图中提供的元件的比例和相对比例旨在示出本公开的各种实施例，而不用于限制的意义。
图1是根据本公开的数个实施例的包括存储器系统116并能够为存储器高速缓存114提供高速缓存一致性的计算系统100的框图。计算系统100包括主机103和存储器系统116。主机103包括处理资源102、高速缓存控制器104以及高速缓存106-1和106-2。存储器系统116包括处理资源108、存储器阵列110、高速缓存控制器112和高速缓存114。如本文中所使用，“设备”可指(但不限于)各种结构或结构组合，例如电路或电路系统、裸片或一或多个裸片、装置或多个装置，或系统或多个系统。例如，计算系统100、存储器系统116、主机103、控制器104及/或112及/或存储器阵列110可单独称为“设备”。
系统100可包含多个存储器系统(例如，存储器系统116)，每个存储器系统具有与其对应的数个装置。存储器系统116的装置中的每个可为(例如)包含多个存储体的“芯片”。例如，存储器系统116可以包含多个模块(例如，双列直插存储器模块(DIMM))。
在该实例中，计算系统100包括经由总线105耦合到控制器112(例如，高速缓存控制器112)的主机103，控制器112是存储器系统116的一部分。计算系统100可以是膝上型计算机、个人计算机、数码相机、数字记录和回放装置、移动电话、PDA、存储卡读取器、接口集线器、传感器、物联网(IoT)使能装置、片上应用微处理器和/或微控制器等系统，并且处理资源102可以是能够存取存储器110(例如，经由控制器112)的数个处理资源(例如，一或多个处理器)。主机103可负责执行操作系统(OS)和/或可向其加载(例如，经由控制器104和112从存储器系统116)的各种应用程序。
控制器104可从处理资源102接收存储器存取请求(例如，以读取和写入命令的形式，其可分别称为加载和存储命令)。控制器104可以使用称为高速缓存106的高速缓存106-1和106-2来确定是否可以满足存储器存取请求。如果可以使用高速缓存106来满足存取请求，则控制器104可以使用高速缓存106来满足请求。控制器104控制高速缓存106，如围绕控制器104和高速缓存106的虚线所示。
控制器104可以控制高速缓存106的不同级。例如，高速缓存106-1可以是第一级高速缓存(L1)，高速缓存106-2可以是第二级高速缓存(L2)。虽然图1中示出了两级高速缓存，但是其它实例可以包括更多或更少级的高速缓存。控制器104可以是管理多个不同高速缓存单元的单个控制器。如本文所使用的，高速缓存单元可以包括一组高速缓存线。例如，高速缓存106-1可以是第一高速缓存单元，且高速缓存106-2可以是第二高速缓存单元，其两者都由控制器104控制/管理。
高速缓存106-1和高速缓存106-2可以具有分级结构方案。例如，高速缓存106-1可以从高速缓存106-2检索数据。高速缓存106-2可从存储器系统116检索数据。这样，高速缓存106-1具有比高速缓存106-2更高的级。作为单个控制器的控制器104可以控制处理资源和高速缓存106-1之间的数据移动以及高速缓存106-1和高速缓存106-2之间的数据移动。
存储在高速缓存106中的数据可以经由总线105传送。总线105(例如，总线)可以利用协议传送数据。这样的协议可以是定制的或专有的，并且可以采用标准化协议，诸如外围组件互连Express(PCIe)、Gen-Z、CCIX等。
总线在主机103和存储器系统116之间传送数据。总线105可以包括数据总线和/或地址总线，以及诸如定时总线的其它总线。总线105的特性是数据总线和/或地址总线的特性。总线105可以以被称为分组和/或块的字的形式传送数据，所述分组和/或块是数据流的分段。如果由总线105传送的数据包括X比特的数据，则可以将X比特分组为多个分组，每个分组包含Y比特，其中Y小于X。总线105可以一次传送一个分组。
可以存在经由总线105传送数据的定时组件。控制器104可以使数据分组的传送与高速缓存控制器112和/或处理资源108对数据分组的接收同步。可以使用定时信息来执行同步。可以使用定时总线(例如，定时信道)来提供定时信息。定时总线可将时钟脉冲传输到接收器(例如，高速缓存控制器112和/或处理资源108以及其它可能的接收器)。接收器可以利用定时信息来确定与接收数据相关联的定时。可以以对应于同步和定时信息的恒定速率来提供和接收数据。
在一些实例中，可以在不使用定时信道的情况下实现高速缓存一致性。例如，高速缓存控制器104和接收器(例如，高速缓存控制器112和/或处理资源108)可通过提供预定波特率来建立同步。术语波特描述了数据总线上的数据速率的通用量度。在一些实例中，波特率被提供为每单位时间(诸如秒)的比特(bps)。在一些实例中，总线105还包含用于相应地址、命令和数据信号的组合地址、命令和数据总线或单独总线。
在图1中，存储器系统116示出包含阵列110、高速缓存114、高速缓存控制器112和处理资源108的存储体。尽管示出单个存储体，但存储器系统116可包含多个存储体，每个存储体包含阵列、高速缓存、高速缓存控制器和处理资源，如图3所示。尽管示出单个阵列110和单个处理资源108，但存储器系统116可包括多个阵列110和/或处理资源108。存储器系统116可包含存储器单元阵列110(例如，存储体)且可包含与存取阵列(例如，从阵列读取数据及将数据写入阵列)相关联的对应的支持电路系统(例如，地址电路系统、I/O电路系统、控制电路系统、读取/写入电路系统等)。作为实例，存储体(例如，存储器装置)可以包括数个DRAM装置、SRAM装置、PCRAM装置、RRAM装置、FeRAM、相变存储器、3DXP和/或闪存装置。如本文所使用的，存储器装置和/或存储器系统可称为存储器设备。在数个实施例中，存储器系统116可用作计算系统的主存储器。
控制器112可以包含硬件、固件或软件或这三者的任意组合形式的控制电路。例如，控制器112可以包含状态机、定序器和/或一些其它类型的控制电路系统。在数个实施例中，控制器112可以与存储器系统116设置在一处(例如，在片上系统(SOC)配置中)和/或可以是存储器系统116的一部分。控制器112可以被配置为控制对存储在高速缓存114中的数据的存取。控制器112中的每个可彼此耦合且可耦合到与高速缓存114不同的高速缓存单元。控制器112还可在对应于阵列110的高速缓存114的不同高速缓存线之间提供一致性(例如，高速缓存一致性)。控制器112可以利用在高速缓存114之间共享的多个高速缓存线地址寄存器来提供高速缓存一致性。高速缓存线地址寄存器可以在高速缓存114内部。
处理资源108还可包括状态机、定序器、微处理器和/或一些其它类型的控制电路系统，其可以耦合到印刷电路板的专用集成电路(ASIC)的形式实现。处理资源108可以是诸如存储体控制器的控制器。在一些实例中，存储体控制器可对存储在阵列110和/或高速缓存114中的数据执行操作。存储体控制器可执行读取操作及写入操作以提供对高速缓存114及/或阵列110的读取存取及写入存取。存储体控制器还可利用存储在高速缓存114和/或阵列110中的数据来执行逻辑操作和/或向量操作。在图2和3中还描述了高速缓存114和高速缓存控制器112的功能。
图2是根据本公开的数个实施例的能够为存储器高速缓存提供高速缓存一致性的存储体220的框图。存储体220可以是诸如图1中的存储器系统116的存储器系统中的存储体。
存储体220包括处理资源208、阵列210、称为高速缓存控制器212的高速缓存控制器212-1和212-2，以及称为高速缓存214的高速缓存214-1、214-2和214-3。处理资源208、阵列210和高速缓存控制器212分别类似于图1的处理资源108、阵列110和高速缓存控制器112。高速缓存214类似于高速缓存114。
在一些实例中，存储体220可以耦合到多个接口。接口可以是例如互连222-1和流互连222-2。互连222-1和流互连222-2可以将存储体220耦合到多个不同的存储体和/或存储体220外部的处理资源。在一些实例中，互连222-1和流互连222-2可以分别是高级可扩展接口(AXI)接口和AXI流接口。
互连222-1和流互连222-2可以不同于图1中的总线105。例如，互连222-1和/或流互连222-2可以传送数据流而不将数据划分为分组和/或字。此外，互连222-1和/或流互连222-2可以在不依赖于定时组件的情况下传送数据。例如，互连接口可以独立于定时限制而工作。
流互连222-2可以向高速缓存控制器212-2提供数据。高速缓存控制器212-2可以将数据存储在高速缓存214-2中。互连222-1可以提供和接收来自高速缓存控制器212的数据。
控制器212可以提供对存储在高速缓存214和/或阵列210中的数据的一致性存取。例如，控制器212可以提供对由存储体220内部的处理资源(例如，处理资源208)提供的存取命令和对由存储体220外部的处理资源提供的存取命令的一致性存取。存取请求可以经由类似于图1中的总线105的总线205、互连222-1和/或流互连222-2来提供。
高速缓存214-1可称为第一高速缓存单元，其可对应于用于存储由处理资源208存取的数据的高速缓存。高速缓存214-1可称为数据高速缓存。每个高速缓存单元可以包含高速缓存线。例如，第一高速缓存单元(例如，高速缓存214-1)包含图1中的四个高速缓存线。处理资源208可发出读取操作和/或写入操作以存取存储在高速缓存214-1的高速缓存线中的数据。高速缓存214-1由高速缓存控制器212-1控制。
高速缓存214-2是第二高速缓存单元，其可以被称为体到体高速缓存。存储体220外部的处理资源可利用高速缓存214-2来存储数据。存储体220外部的处理资源可包括(例如)不同存储体的处理资源或任何存储体外部但存储体220是其一部分的存储器系统内部的处理资源。高速缓存214-2可以包含八个高速缓存线。然而，为每个高速缓存214提供的高速缓存线的数量是说明性的，并且不应该被解释为限制，因为每个高速缓存214可以包括与本文描述的不同数量的高速缓存线。高速缓存214-2由高速缓存控制器212-2控制。
高速缓存214-3是可以被称为双数据速率(DDR)高速缓存的第三高速缓存单元。图1的存储器系统116外部的处理资源可利用高速缓存214-2来存储数据。存储器系统116外部的处理资源可包括例如主机的处理资源(例如CPU)、图形处理单元(GPU)和/或存储器系统外部的不同类型的处理资源。高速缓存214-3可经由总线205耦合到存储器系统外部的处理资源。总线205类似于图1中的总线105。在一些实例中，高速缓存214-3可以由控制器212之一控制。
在一些实例中，存储体220可包括比图2所示更多或更少的高速缓存单元。例如，存储体220可以包括三个高速缓存单元或多于三个的高速缓存单元。存取请求可以提供对一致性高速缓存单元的存取。例如，可将存储于多个不同高速缓存单元中的一个中的有效数据复制到所述多个高速缓存单元中的其它高速缓存单元以服务写入命令及/或读取命令(例如，存取命令)。存储体可以包括多个处理资源，每个处理资源与耦合到不同高速缓存单元的不同高速缓存控制器通信。存储在一个高速缓存单元中的有效数据可被复制到存储无效数据的高速缓存单元以提供高速缓存一致性。如果两个高速缓存单元与同一存储器地址相关联，则可将有效数据从存储有效数据的高速缓存单元复制到存储无效数据的高速缓存单元。如果存储有效数据的高速缓存单元的高速缓存线地址寄存器和存储无效数据的高速缓存单元的高速缓存线地址寄存器存储具有相同存储器地址的数据，则这些高速缓存单元可与相同存储器地址相关联。
高速缓存214-1、214-2和214-3可以彼此耦合。例如，高速缓存214-1可以耦合到高速缓存214-2。高速缓存214-2可以耦合到高速缓存214-3。数据可以从任何一个高速缓存214移动到任何其它高速缓存214。例如，存储在高速缓存214-1的高速缓存线中的数据可以被移动到高速缓存214-2的高速缓存线。高速缓存214还可耦合到阵列210。
控制器212可将对应于存储在其相应高速缓存线中的数据的存储器地址存储在多个高速缓存线地址寄存器(例如，高速缓存线地址寄存器213-1和213-2)中。可使用转译后备缓冲器(TLB)条目将存储器地址存储在高速缓存线地址寄存器中，其中TLB条目包括存储器地址。
每个控制器212可以包括不同的多个高速缓存线地址寄存器213-1和213-2，称为高速缓存线地址寄存器213。例如，控制器212-1可包含高速缓存线地址寄存器213-1以存储对应于存储在高速缓存214-1的高速缓存线中的数据的存储器地址。控制器212-2可包含高速缓存线地址寄存器213-2以存储对应于存储在高速缓存214-2的高速缓存线中的数据的存储器地址。
高速缓存214的每个高速缓存线可与控制器212的高速缓存线地址寄存器213中的不同的一个相关联。例如，控制器212-1的第一高速缓存线地址寄存器可以存储对应于高速缓存214-1的第一高速缓存线的存储器地址，控制器212-1的第二高速缓存线地址寄存器可以存储对应于高速缓存214-1的第二高速缓存线的存储器地址，等等。在一些情况下，在控制器212和对应于高速缓存214的高速缓存单元之间以及在每个控制器212每个的高速缓存线地址寄存器213和每个高速缓存单元的高速缓存线之间可以存在一对一的关系。
控制器212和高速缓存214之间的关系使得高速缓存214不具有与其相关联的对应的分级结构。假定在一些实例中，每个控制器212与高速缓存214的单个高速缓存单元相关联，则不存在从其开发分级结构的其它高速缓存。例如，与高速缓存214-2和/或高速缓存214-3相比，高速缓存214-1不具有更高或更低的优先级和/或级，因为高速缓存214-1与控制器212-1具有一对一的关系。同样，与高速缓存214-1和/或高速缓存214-3相比，高速缓存214-2不具有更高或更低的优先级和/或级，因为高速缓存214-2与控制器212-2具有一对一的关系。
每个控制器212可以耦合到其它控制器。例如，控制器212-1耦合到控制器212-2，并且控制器212-2耦合到控制器212-1，使得控制器212可以彼此通信。控制器212可以彼此通信以共享存储在它们各自的高速缓存线地址寄存器213中的存储器地址。控制器212-1可以存取控制器212-2的高速缓存线地址寄存器213-2。控制器212-2可以存取控制器212-1的高速缓存线地址寄存器213-1。这样，控制器212可以共享高速缓存线地址寄存器213。
通过共享存储在高速缓存线地址寄存器213中的存储器地址，控制器212可确定其它控制器是否存储对应于存储器地址的数据。例如，控制器212-1可以确定存储器地址是否存储在控制器212-2的高速缓存线地址寄存器213-2中，并且控制器212-2可以确定存储器地址是否存储在控制器212-1的高速缓存线地址寄存器213-1中。
来自控制器212的高速缓存控制器可以接收请求数据的读存取命令。可以从处理资源接收读存取命令。例如，控制器212-1可以从处理资源208接收读存取命令。控制器212-2可以从在存储体220外部的应用处理资源和/或存储体控制器接收读存取命令。
高速缓存控制器(例如，高速缓存控制器212-1或212-2)可确定数据是否存储在对应于高速缓存控制器的高速缓存线中。例如，高速缓存控制器212-1可以通过确定数据的地址是否存储在高速缓存控制器212-1的高速缓存线地址寄存器213-1中来确定所请求的数据是否存储在对应于高速缓存214-1的第一高速缓存线中。高速缓存控制器212-2可通过确定数据的地址是否存储在高速缓存控制器212-2的高速缓存线地址寄存器213-2中来确定所请求的数据是否存储在对应于高速缓存214-2的第二高速缓存线中。
响应于确定数据未存储在对应于控制器的高速缓存线中，高速缓存控制器可确定数据是否存储在对应于不同高速缓存控制器的不同高速缓存线中。例如，高速缓存控制器212-1可以通过确定数据的地址是否存储在高速缓存控制器212-2的高速缓存线地址寄存器213-2中来确定所请求的数据是否存储在高速缓存控制器212-2的第二高速缓存线中。高速缓存控制器212-2可以通过确定数据的地址是否存储在高速缓存控制器212-1的高速缓存线地址寄存器213-1中来确定所请求的数据是否存储在高速缓存控制器212-1的第一高速缓存线中。高速缓存控制器212可以确定地址是否存储在高速缓存线地址寄存器213中，因为高速缓存控制器212共享对它们各自的高速缓存线地址寄存器213的存取。
响应于确定数据存储在不同的高速缓存线中，高速缓存控制器可以将数据存储在高速缓存线中，并且可以通过提供存储在高速缓存线中的数据来响应读存取命令。例如，高速缓存控制器212-1可以将数据存储在第一高速缓存线中，并且可以提供存储在第一高速缓存线中的数据。高速缓存控制器212-2可以将数据存储在第二高速缓存线中，并且可以提供存储在第二高速缓存线中的数据。数据可被提供给请求数据的处理资源208或存储体220外部的处理资源。
在一些情况下，读存取命令可以包括数据的存储器地址。存储器地址可用于标识所寻找的数据。例如，存储器地址可以标识要读取的数据。
确定数据是否存储在高速缓存线中还可以包括确定存储在包含高速缓存线的高速缓存控制器的高速缓存线地址寄存器中的值是否等于存储器地址。例如，高速缓存控制器212-1可以确定存储在高速缓存线地址寄存器213-1中的值是否等于存储器地址。在一些实例中，如果所述值表示所述存储器地址和/或如果所述存储器地址可从所述值生成，则所述值可等效于所述存储器地址。在一些实例中，对读存取命令的响应可包括在与接收到读存取命令的控制器相对应的高速缓存线中存储的数据。
确定所述数据是否存储在所述不同高速缓存线中还可包含确定所述存储器地址是否存储在对应于所述不同高速缓存控制器的高速缓存线地址寄存器中。响应于确定存储器地址存储在第二高速缓存线地址寄存器中，高速缓存控制器可锁定对应于不同高速缓存控制器的不同高速缓存线。例如，高速缓存控制器212-1可响应于确定高速缓存线经由对应的高速缓存线地址寄存器与存储器地址相关联而锁定对应于高速缓存214-2的高速缓存线。高速缓存控制器212-2可响应于确定高速缓存线与存储器地址相关联而锁定对应于高速缓存214-1的高速缓存线。如本文所使用的，可通过防止高速缓存线被写入和/或读取来锁定高速缓存线。例如，高速缓存控制器214-1可以锁定写存取命令以防止写入耦合到高速缓存控制器214-2的第二高速缓存线。高速缓存控制器214-1可将非由高速缓存控制器214-1提供的读存取命令锁定到第二高速缓存线。
在一些实例中，高速缓存控制器可确定待写入的高速缓存线是否被填充。如果高速缓存线主动存储数据，则可以填充高速缓存线。如果与高速缓存线相关联的高速缓存线地址寄存器存储存储器阵列210的存储器地址或不同存储体的不同存储器阵列的存储器地址，则高速缓存线可主动存储数据。响应于确定所述高速缓存线被填充，所述高速缓存控制器可冲洗所述高速缓存线或将所述高速缓存线写入耦合到所述高速缓存线的存储器阵列210。如果存储在高速缓存线中的数据被填充和/或如果存储在高速缓存线中的数据未被写入阵列210，则存储在高速缓存线中的数据可被写入存储器阵列210。从高速缓存线冲洗数据可以包括从高速缓存线删除数据。如果存储在存储器阵列210中的数据是存储在高速缓存线中的数据，则可从高速缓存线冲洗数据。如果数据已经存储在存储器阵列210中，则不需要写入存储在高速缓存线中的数据。
控制器可以通过请求从抽象状态机(ASM)207传送存储在第二高速缓存线中的数据来将存储在不同高速缓存线中的数据传送到高速缓存线，其中该传送是从第二高速缓存线到第一高速缓存线的直接传送。将数据从一个高速缓存线直接传送到不同高速缓存线可包括在不将数据存储在不同位置中的情况下传送数据作为传送数据的一部分。ASM207可以耦合到阵列210和高速缓存控制器212。例如，ASM 207可以耦合到高速缓存控制器212-1和高速缓存控制器212-2，其中高速缓存控制器212也彼此耦合。
响应于将数据传送到高速缓存线，高速缓存控制器可解锁不同的高速缓存线。可通过允许将数据写入高速缓存线和/或从高速缓存线读取来解锁不同的高速缓存线。
在一些实例中，对数据的存取还可以包括写存取。第一高速缓存控制器可接收具有存储器地址和待写入的第一数据的写存取命令。第一高速缓存控制器可确定存储器地址是否与对应于第一高速缓存控制器的第一高速缓存线相关联。响应于确定存储器地址不与第一高速缓存线相关联，第一高速缓存控制器还可确定存储器地址是否与对应于第二高速缓存控制器的第二高速缓存线相关联。响应于确定所述存储器地址与第二高速缓存线相关联，第一高速缓存控制器可将存储在第二高速缓存线中的第二数据复制到第一高速缓存线，且可将第一数据写入第一高速缓存线。第一高速缓存控制器可以是一个高速缓存控制器212。第二高速缓存控制器可以是非高速缓存控制器212的其它高速缓存控制器。
在一些实例中，响应于确定存储器地址与第一高速缓存线相关联，第一高速缓存控制器可将第一数据存储在第一高速缓存线中。响应于确定存储器地址与第一高速缓存线相关联，第一高速缓存控制器可确定对应于第二高速缓存控制器的第二高速缓存线是否也与存储器地址相关联。例如，如果第一高速缓存线和第二高速缓存线都存储具有相同存储器地址的数据，则第二高速缓存控制器也可以与存储器地址相关联。
在一些实例中，响应于确定存储器地址与第二高速缓存控制器相关联，第一高速缓存控制器可将无效命令提供到第二高速缓存控制器以使第二高速缓存线无效。无效命令可包括使存储在高速缓存线中的数据无效。使数据无效可指示存储在高速缓存线中的数据不与阵列210同步且需要在可使用数据之前更新数据。由于将第一数据写入具有存储器地址的第一高速缓存线且由于第二写入线也与存储器地址相关联而使数据无效。
图3是根据本公开的数个实施例的能够为存储器高速缓存提供高速缓存一致性的存储器系统的装置330的框图。装置330可以包括被称为存储体320的存储体320-1和320-2。装置330还可以包括处理资源308-3。
存储体320可各自包括存储体控制器、高速缓存控制器和高速缓存。例如，存储体320-1包括存储体控制器308-1、高速缓存控制器312-1和312-2，以及高速缓存314-1和314-2。存储体320-2包括存储体控制器308-2、高速缓存控制器312-3和312-4，以及高速缓存314-3和314-4。
存储体320和/或处理资源308-3可以通过互连322-1和流互连322-2耦合。例如，处理资源308-3可以通过流互连322-2向高速缓存控制器312-2和/或312-4提供存取命令。高速缓存控制器312-2和/或312-4可以通过流互连322-2向处理资源308-3提供数据。
处理资源308-3可以是应用处理资源。在其它类型的处理中，应用处理资源提供与显示处理、无线通信处理和/或功率管理处理相反的应用处理。存储体320可以通过互连322-1彼此耦合。
尽管本文已经图示和描述了特定实施例，但是本领域的普通技术人员将理解，可以用被计算以实现相同结果的布置来代替所示的特定实施例。本公开旨在覆盖本公开的各种实施例的修改或变化。应当理解，以上描述是以说明性的方式进行的，而不是限制性的方式。在阅读以上描述后，以上实施例的组合以及本文未具体描述的其它实施例对本领域技术人员将是明显的。本公开的各种实施例的范围包括其中使用上述结构和方法的其它应用。
在前述具体实施方式中，出于简化本公开的目的，各种特征被组合在单个实施例中。

Claims (24)

1.一种设备，其包含：
存储器阵列；
第一处理资源；
第一高速缓存线和第二高速缓存线，其耦合到所述存储器阵列；
第一高速缓存控制器，其耦合到所述第一处理资源和所述第一高速缓存线，且被配置为提供对存储在所述第二高速缓存线中的数据的一致性存取，其中所述数据对应于所述存储器阵列的存储器地址；以及
第二高速缓存控制器，其通过接口耦合到所述设备外部的第二处理资源且耦合到所述第二高速缓存线，且被配置为提供对存储在所述第一高速缓存线中的数据的一致性存取，其中所述数据对应于所述存储器地址，
其中使用所述第一高速缓存控制器的第一高速缓存线地址寄存器和所述第二高速缓存控制器的第二高速缓存线地址寄存器来提供一致性存取，其中所述第一高速缓存线地址寄存器和所述第二高速缓存线地址寄存器两者均存储所述存储器地址，并且
其中响应于确定所述存储器地址被存储在所述第二高速缓存线地址寄存器中，通过如下步骤来提供一致性存取：
在复制所述数据之前，锁定所述第二高速缓存线；以及
将所述数据从所述第二高速缓存线复制到所述第一高速缓存线。
2.根据权利要求1所述的设备，其中所述设备是存储器系统的存储体。
3.根据权利要求2所述的设备，其中所述第一处理资源是存储体控制器。
4.根据权利要求1所述的设备，其中所述第一高速缓存控制器和所述第二高速缓存控制器还被配置为响应于接收到读存取命令和写存取命令而提供对所述数据的一致性存取。
5.根据权利要求1所述的设备，其中所述第二高速缓存控制器通过流互连耦合到所述第二处理资源。
6.根据权利要求5所述的设备，其中所述第二处理资源是应用处理资源。
7.根据权利要求1所述的设备，其中所述第二高速缓存控制器通过主机接口耦合到所述第二处理资源。
8.根据权利要求7所述的设备，其中所述第二处理资源是中央处理单元CPU。
9.根据权利要求1所述的设备，其中所述第一高速缓存控制器和所述第二高速缓存控制器还被配置为经由所述第一高速缓存控制器和所述第二高速缓存控制器之间的直接耦合来提供对所述数据的一致性存取。
10.一种用于提供一致性数据的方法，其包含：
在第一高速缓存控制器处接收从存储器地址请求数据的读存取命令；
通过参考第一高速缓存线地址寄存器来确定所述存储器地址是否与对应于所述第一高速缓存控制器的第一高速缓存线相关联；
响应于确定所述存储器地址不与所述第一高速缓存线相关联，通过参考第二高速缓存线地址寄存器来确定所述存储器地址是否与对应于第二高速缓存控制器的第二高速缓存线相关联；
响应于通过确定所述存储器地址是否被存储在对应于所述第二高速缓存控制器的所述第二高速缓存线地址寄存器，来确定所述存储器地址与所述第二高速缓存线相关联：
响应于确定所述存储器地址被存储在所述第二高速缓存线地址寄存器，锁定所述第二高速缓存线；
将所请求的数据从所述第二高速缓存线复制到所述第一高速缓存线，以提供所述第一高速缓存线和所述第二高速缓存线之间的数据一致性；以及
通过提供存储在所述第一高速缓存线中的所述所请求的数据来响应所述读存取命令。
11.根据权利要求10所述的方法，其中所述读存取命令包括所述所请求的数据的所述存储器地址。
12.根据权利要求11所述的方法，其中确定所述存储器地址是否与所述第一高速缓存线相关联还包含确定存储在所述第一高速缓存控制器的所述第一高速缓存线地址寄存器中的值是否等于所述存储器地址。
13.根据权利要求12所述的方法，其中响应于确定第一寄存器中存储的所述值等于所述存储器地址，通过提供所述第一高速缓存线中存储的所述所请求的数据来响应所述读存取命令。
14.根据权利要求10所述的方法，其中响应于确定所述第一高速缓存线被填充，冲洗所述第一高速缓存线或将所述第一高速缓存线写入耦合到所述第一高速缓存线和所述第二高速缓存线的存储器阵列。
15.根据权利要求10所述的方法，其中响应于锁定所述第二高速缓存线，请求从抽象状态机ASM复制存储在所述第二高速缓存线中的所述所请求的数据，其中所述复制是将所述所请求的数据从所述第二高速缓存线直接传送到所述第一高速缓存线。
16.根据权利要求10所述的方法，其中响应于将所述所请求的数据传送到所述第一高速缓存线，解锁所述第二高速缓存线。
17.一种用于数据一致性的方法，其包含：
接收具有存储器地址和待写入的第一数据的写存取命令，其中所述写存取命令在存储器装置的第一高速缓存控制器处接收；
通过参考第一高速缓存控制器的第一高速缓存线地址寄存器来确定所述存储器地址是否与对应于所述第一高速缓存控制器的第一高速缓存线相关联；
响应于确定所述存储器地址不与所述第一高速缓存线相关联，通过参考第二高速缓存控制器的第二高速缓存线地址寄存器来确定所述存储器地址是否与对应于所述第二高速缓存控制器的第二高速缓存线相关联；
响应于确定所述存储器地址与所述第二高速缓存线相关联：
锁定所述第二高速缓存线；
将存储在所述第二高速缓存线中的第二数据复制到所述第一高速缓存线，以提供所述第一高速缓存线和所述第二高速缓存线之间的数据一致性；以及
将所述第一数据写入所述第一高速缓存线。
18.根据权利要求17所述的方法，其中响应于确定所述存储器地址与所述第一高速缓存线相关联：
将所述第一数据存储在所述第一高速缓存线中。
19.根据权利要求18所述的方法，其中响应于确定所述存储器地址与所述第一高速缓存线相关联，确定对应于所述第二高速缓存控制器的所述第二高速缓存线是否也与所述存储器地址相关联。
20.根据权利要求19所述的方法，其中响应于确定所述存储器地址与所述第二高速缓存控制器相关联，向所述第二高速缓存控制器提供无效命令以使所述第二高速缓存线无效。
21.一种存储器系统，其包含：
第一存储体，其包含第一存储体控制器；
第二存储体，其耦合到所述第一存储体并且包含：
第二存储体控制器；
第一高速缓存控制器，其耦合到所述第一存储体控制器，且被配置为响应于从所述第一存储体控制器接收到第一存取命令而向第一高速缓存线和第二高速缓存线提供数据一致性，所述第二高速缓存线存储有第二数据，其中所述第一高速缓存线与所述第一高速缓存控制器相关联；
第二高速缓存控制器，其耦合到所述第二存储体控制器和所述第一高速缓存控制器且被配置为响应于从所述第二存储体控制器接收到第二存取命令而向所述第一高速缓存线和所述第二高速缓存线提供数据一致性，所述第一高速缓存线存储有第一数据，其中所述第二高速缓存线与所述第二高速缓存控制器相关联。
22.根据权利要求21所述的存储器系统，其中所述第一高速缓存控制器通过互连接口耦合到所述第一存储体控制器。
23.根据权利要求22所述的存储器系统，其中所述互连接口传送数据流。
24.根据权利要求23所述的存储器系统，其中所述互连接口独立于定时限制而起作用。
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