KR101155127B1 - 멀티코어 시스템의 메모리 관리 장치 및 방법 - Google Patents

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장춘기
박정호
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Abstract

본 발명의 일 양상에 따른 메모리 관리 장치는, 다수의 프로세서를 포함하는 멀티코어 시스템의 메모리 관리 장치에 있어서, 프로세서가 페이지로 접근하는 경우, 그 페이지로 어떠한 프로세서가 어떠한 권한으로 접근했는지를 나타내는 디렉토리 정보를 그 페이지의 페이지 디스크립터에 기록하는 디렉토리 기록부, 프로세서가 접근하는 페이지가 페이지 일관성이 보장되어야 하는 쓰기 공유 페이지(write-shared page)인지 여부를 판단하는 판단부, 및 페이지가 쓰기 공유 페이지인 경우, 그 페이지를 그 페이지보다 크기가 작은 하위 레벨의 페이지들로 나누어서 관리하는 페이지 관리부를 포함할 수 있다.

Description

멀티코어 시스템의 메모리 관리 장치 및 방법{Apparatus and method for memory management of multi-core system}
다수의 프로세싱 코어를 포함하는 멀티코어 시스템 및 멀티코어 시스템의 일관성 정책 기술과 관련된다.
일반적으로, 멀티코어 시스템이란 여러 개의 작업을 한 번에 처리하기 위해 두 개 이상의 프로세싱 코어를 가지고 있는 프로세서를 말한다. 멀티 코어 프로세서는 싱글 코어 프로세서에 비해 성능 및 소비 전력 절감 면에서 유리하기 때문에 최근 각광을 받고 있다.
멀티코어 시스템에는 동일한 코어가 다수개 존재하는 대칭형 멀티코어 시스템(SMP, Symmetric Multi-Processing)과 DSP(Digital Processing Processor)나 GPU(Graphic Processing Unit) 등 GPP(General Purpose Processor)로 사용될 수 있는 다양한 이기종 코어들로 이루어진 비대칭 멀티코어 시스템(AMP, Asymmetric Multi-Processing)이 있다.
멀티코어 시스템에서 각 프로세싱 코어는 독립적으로 태스크를 실행한다. 따라서 어떤 메모리 영역에 서로 다른 프로세싱 코어가 동시에 접근하는 경우 데이터 불일치가 발생할 수 있다. 이러한 데이터 불일치를 방지하기 위해 대부분의 멀티코어 시스템은 coherent cache architecture를 채택하고 있다.
대표적인 coherent cache architecture로는 snooping-based coherent cache와 directory-based coherent cache가 있다.
Snooping-based coherent cache는 실제 상용 프로세서에서 가장 많이 쓰이고 있는 기법으로, 각 프로세싱 코어가 공유 버스에 연결되어 다른 프로세싱 코어가 어떤 메모리 블록에 어떤 접근을 하고 있는지를 snooping하는 방식으로 coherence를 제공한다. Snooping-based coherent cache의 경우, 공유 버스를 이용하여 모든 메모리 요청이 모든 프로세서에 전달되므로 확장성면에서 많은 수의 프로세싱 코어가 집적된 CMP(chip multi-process)에 적용하기엔 적합하지 않다.
Directory-based coherent cache는 cache에 저장되는 메모리 블록마다 어떤 프로세싱 코어가 어떠한 권한으로 접근하고 있는지를 기록하는 directory가 존재하여 필요한 경우 해당 프로세싱 코어에만 coherent message를 보내는 기법이다. 따라서 snooping-based coherent cache보다 확장성이 좋다고 여겨지고 있으나 하드웨어 설계의 복잡도가 매우 높아서 이 역시 CMP에 적용하기에는 적절치 아니하다.
많은 수의 프로세싱 코어가 집적된 멀티코어 시스템에 적용할 수 있는 메모리 관리 장치 및 방법이 제공된다.
본 발명의 일 양상에 따른 메모리 관리 장치는, 다수의 프로세서를 포함하는 멀티코어 시스템의 메모리 관리 장치에 있어서, 프로세서가 페이지로 접근하는 경우, 그 페이지로 어떠한 프로세서가 어떠한 권한으로 접근했는지를 나타내는 디렉토리 정보를 그 페이지의 페이지 디스크립터에 기록하는 디렉토리 기록부, 프로세서가 접근하는 페이지가 페이지 일관성이 보장되어야 하는 쓰기 공유 페이지(write-shared page)인지 여부를 판단하는 판단부, 및 페이지가 쓰기 공유 페이지인 경우, 그 페이지를 그 페이지보다 크기가 작은 하위 레벨의 페이지들로 나누어서 관리하는 페이지 관리부를 포함할 수 있다.
본 발명의 일 양상에 따른 메모리 관리 방법은, 다수의 프로세서를 포함하는 멀티코어 시스템의 메모리 관리 방법에 있어서, 프로세서가 페이지로 접근하는 경우, 그 페이지로 어떠한 프로세서가 어떠한 권한으로 접근했는지를 나타내는 디렉토리 정보를 그 페이지의 페이지 디스크립터에 기록하는 단계, 프로세서가 접근하는 페이지가 페이지 일관성이 보장되어야 하는 쓰기 공유 페이지(write-shared page)인지 여부를 판단하는 단계, 및 페이지가 쓰기 공유 페이지인 경우, 그 페이지를 그 페이지보다 크기가 작은 하위 레벨의 페이지들로 나누어서 관리하는 단계를 포함할 수 있다.
개시된 내용에 따르면, 실질적으로 일관성 동작(coherent action)이 필요한 페이지만 선택적으로 멀티레벨로 관리하기 때문에 메모리 공간 활용률을 최대화함과 동시에 일관성 동작에 필요한 네트워크 트래픽을 최소화하는 것이 가능하다.
도 1은 본 발명의 일 실시예에 따른 멀티코어 시스템을 도시한다.
도 2는 본 발명의 일 실시예에 따른 멀티코어 시스템의 메모리 관리 장치를 도시한다.
도 3은 본 발명의 일 실시예에 따른 페이지 디스크립터를 도시한다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 메모리 관리 장치의 동작을 도시한다.
도 5는 본 발명의 일 실시예에 따른 멀티코어 시스템의 메모리 관리 방법을 도시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시를 위한 구체적인 예를 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 멀티코어 시스템를 도시한다.
도 1을 참조하면, 멀티코어 시스템(100)은 다수의 프로세서(101), 메모리(102), 및 메모리 관리부(103)를 포함한다.
각각의 프로세서(101)는 작업 또는 태스크를 독립적으로 처리한다. 예를 들어, 각각의 프로세서(101)는 병렬 관계 또는 평행 관계에 있는 인스트럭션들을 동시에 처리하는 것이 가능하다.
메모리(102)는 프로세서(101)가 처리할 인스트럭션 및 데이터를 저장한다. 프로세서(101)는 가상 주소(virtual address) 공간을 가질 수 있다. 메모리(102)의 가상 주소 공간은 페이지(page) 단위로 구분될 수 있다. 각각의 프로세서(101)는 메모리(102)의 가상 주소 공간을 페이지 단위로 접근할 수 있다.
따라서 어떤 페이지에 서로 다른 프로세서가 독립적으로 접근하여 인스트럭션을 실행한 경우, 페이지 일관성(page coherence)이 보장되지 아니할 수 있다. 예컨대, 프로세서 A가 페이지 P를 읽은 이후에, 프로세서 B가 동일한 페이지 P를 읽고 거기에 어떤 내용을 기록한 경우, 각 프로세서의 캐시(cache)가 일치하지 아니하므로 프로세서 A의 캐시에 저장된 페이지 P를 무효화시키는 등의 추가 동작이 필요할 수 있다.
메모리 관리부(103)는 캐시 일관성 또는 페이지 일관성을 위하여 각 프로세서(101)의 메모리 접근을 제어한다.
그런데 일관성 보장을 위한 추가 동작은 결국 프로세서들간의 네트워크 트래픽으로 이어질 수가 있다. 이러한 네트워크 트래픽은 멀티코어 시스템(100)의 성능 향상에 큰 장애로 작용한다. 한편, 일관성 보장을 위한 추가 동작에는 사실상 불필요한 동작도 포함될 수 있다. 예컨대, 각 프로세서(101)가 메모리(102)에 고정된 페이지 단위로 접근하면, 사실상 일관성 보장을 위한 추가 동작이 필요치 아니한 거짓 공유(false sharing)의 경우에도 네트워크 트래픽이 발생할 수가 있다.
본 발명의 일 실시예에 따라, 메모리 관리부(103)는 페이지 디스크립터(page descriptor)의 각 필드를 새롭게 정의하고, 어떤 프로세서가 메모리(102)의 특정 페이지로 접근하는 경우, 그 프로세서가 그 페이지에 어떠한 권한으로 접근했는지를 나타내는 디렉토리 정보를 그 페이지의 페이지 디스크립터에 기록할 수 있다.
또한 메모리 관리부(103)는 그 프로세서가 접근하는 페이지가 페이지 일관성이 보장되어야 하는 쓰기 공유 페이지(write-shared page)인지 여부를 판단하고, 해당 페이지가 쓰기 공유 페이지인 경우, 그 페이지를 더 작은 크기의 하위 레벨 페이지들로 나누어서 관리할 수 있다.
따라서 메모리 관리부(103)가 메모리(102)의 가상 주소 공간을 멀티레벨 페이징(multi-level paging)을 통해 구현하되, 각 페이지의 일관성 보장의 필요성에 따라 유동적으로 페이지 크기를 조절하기 때문에 네트워크 트래픽도 줄이고 일관성도 보장되도록 하는 것이 가능하다.
도 2는 본 발명의 일 실시예에 따른 멀티코어 시스템의 메모리 관리 장치를 도시한다.
도 2를 참조하면, 메모리 관리 장치(200)는 디렉토리 기록부(201), 판단부(202), 및 페이지 관리부(203)를 포함한다.
디렉토리 기록부(201)는 프로세서가 페이지로 접근하는 경우, 그 페이지로 어떠한 프로세서가 어떠한 권한으로 접근했는지를 나타내는 디렉토리 정보를 그 페이지의 페이지 디스크립터에 기록한다.
예컨대, 도 3에서, 본 실시예에 따른 페이지 디스크립터(300)는 디렉토리 필드(305)를 갖는다. 4개의 프로세서로 이루어진 멀티코어 시스템에서 첫번째 프로세서가 페이지를 읽기 위해 접근한 경우, 디렉토리 기록부(201)는 디렉토리 필드(305)의 제 1 영역(310)에 '1000'을 기록할 수 있다. 그리고 동일한 페이지를 두 번째 프로세서가 읽기/쓰기를 위해 접근한 경우, 디렉토리 기록부(201)는 디렉토리 필드(305)의 제 1 영역(310)에 '1100'을 기록하고 제 2 영역(320)에 '0100'을 기록할 수 있다.
판단부(202)는 프로세서가 접근하는 페이지가 페이지 일관성이 보장되어야 하는 쓰기 공유 페이지(write-shared page)인지 여부를 판단한다. 판단부(202)는 페이지로 적어도 두 개의 프로세서가 접근하였고 그 중에 적어도 하나의 프로세서가 쓰기 동작을 위해 접근한 경우, 그 페이지를 쓰기 공유 페이지로 결정할 수 있다.
예컨대, 도 3에서, 디렉토리 필드(305)에는 해당 페이지에 어떠한 프로세서들이 어떠한 권한을 가지고 접근했는지에 관한 정보가 기록되어 있으므로, 판단부(202)는 디렉토리 필드(305)의 제 1 영역(310)과 제 2 영역(320)을 비교해서 그 페이지가 쓰기 공유 페이지인지 여부를 판단하는 것이 가능하다.
페이지 관리부(203)는 판단부(202)에 의해 페이지가 쓰기 공유 페이지인 것으로 결정된 경우, 그 페이지를 그 페이지보다 크기가 작은 하위 레벨의 페이지들로 분할한다. 예컨대, 페이지가 1MB의 크기라면 그 페이지를 64KB의 크기의 16개의 하위 레벨 페이지로 나누는 것이 가능하다. 예를 들어, 1MB 크기의 페이지가 쓰기 공유 페이지로 결정된 경우, 페이지 관리부(203)는 1MB 크기의 페이지를 64KB 크기의 페이지 16개로 분할할 수 있다.
또한 페이지 관리부(203)는 하위 레벨 페이지들에 관한 페이지 테이블을 생성하고, 생성된 페이지 테이블의 시작 주소를 상위 레벨 페이지의 페이지 디스크립터에 기록한다. 예컨대, 1MB 크기의 페이지가 64KB 크기의 16개 페이지로 분할된 경우, 페이지 관리부(203)는 16개 페이지에 관한 페이지 테이블을 생성하고, 생성된 페이지 테이블의 시작 주소를 1MB 페이지의 페이지 디스크립터에 기록할 수 있다. 예컨대, 도 3에서, 페이지 관리부(203)는 생성된 하위 레벨 페이지들에 관한 페이지 테이블의 시작 주소를 하위 테이블 주소 필드(306)에 기록하는 것이 가능하다.
또한 페이지 관리부(203)는 하위 레벨로 나누어진 페이지, 즉 쓰기 공유 페이지에 접근했던 프로세서들의 TLB(translation lookaside buffer, 변환 참조 버퍼)를 무효화시킨다. 예컨대, 도 3에서, 페이지 관리부(203)는 디렉토리 필드(305)를 참조하여 해당 페이지에 접근했던 프로세서들을 검출할 수 있다.
도 2에서, 메모리 관리 장치(200)는 모든 페이지를 위와 같이 관리한다. 다시 말해, 1MB 페이지가 64KB 크기의 16개 페이지로 분할된 경우, 각 64KB 크기의 페이지가 쓰기 공유 페이지인지 여부를 판단해서 64KB의 페이지를 8KB의 페이지로 분할하는 것이 가능하다. 즉, 본 발명의 실시예에 따른 메모리 관리 장치(200)가 적용된 시스템에서 메모리의 최소 페이지 크기 단위까지 페이지가 나누어질 수 있다.
도 3은 본 발명의 일 실시예에 따른 페이지 디스크립터를 도시한다.
도 3을 참조하면, 페이지 디스크립터(300)는 물리 주소 필드(301), 크기 필드(302), 쓰기 권한 필드(303), 유효성 필드(304), 디렉토리 필드(305), 및 하위 테이블 주소 필드(306)를 포함한다.
물리 주소 필드(301)는 페이지 디스크립터(300)가 가리키는 페이지의 물리적 주소를 나타낸다.
크기 필드(302)는 페이지 디스크립터(300)가 가리키는 페이지의 크기를 나타낸다. 본 실시예에 따라 각각의 페이지는 그 크기에 따라 멀티레벨로 구성될 수 있으므로, 크기 필드(302)에는 각 페이지가 갖는 크기 또는 레벨 타입이 기록될 수 있다.
쓰기 권한 필드(303)는 1비트로 구성될 수 있다. 이 비트는 해당 페이지에 대한 쓰기 권한을 나타낼 수 있다. 만약, 해당 페이지에 대한 쓰기 동작이 실행될 때 쓰기 권한 필드(303)의 비트가 0이면 TLB miss가 발생되고 도 2의 메모리 관리 장치(200)가 실행될 수 있다.
유효성 필드(304)는 1비트로 구성될 수 있다. 이 비트는 해당 페이지의 유효성을 나타낼 수 있다. 만약, 해당 페이지를 어떤 프로세서가 접근할 때, 이 비트가 0이라면 page fault exeption이 발생되고 도 2의 메모리 관리 장치(200)가 실행될 수 있다.
디렉토리 필드(305)는 제 1 영역(310)과 제 2 영역(320)으로 구성된다. 제 1 영역(310)에는 해당 페이지를 읽기 권한으로 접근한 프로세서들의 식별 정보가 기록된다. 제 2 영역(320)에는 해당 페이지를 쓰기 권한으로 접근한 프로세서들의 식별 정보가 기록된다. 즉 제 2 영역(320)의 정보는 제 1 영역(310)의 정보의 부분집합으로 이루어질 수 있다.
어떤 시스템이 4개의 프로세서(#0, #1, #2, #3)로 이루어져 있다면, 제 1 영역(310)과 제 2 영역(320)은 각각 4비트로 이루어질 수 있다. 예컨대, 해당 페이지를 프로세서 #1이 읽기 권한을 가지고 접근했다면, 제 1 영역(310)에 '0100'이 기록될 수 있다. 이후, 해당 페이지를 프로세서 #3이 쓰기 권한을 가지고 접근했다면, 제 1 영역(310)은 '0101'으로 수정되고 제 2 영역(320)에는 '0001'이 기록될 수 있다.
디렉토리 필드(305)를 살펴보면 제 1 영역(310)의 데이터가 2이상이고 제 2 영역(320)의 데이터가 1이상이면 해당 페이지는 쓰기 공유 페이지로 결정될 수 있음을 알 수 있다. 즉 이러한 페이지는 다수의 프로세서가 접근하고 그 중 적어도 하나의 프로세서가 쓰기 동작을 수행한 페이지이므로, 일관성 보장이 필요한 페이지인 것으로 볼 수 있다.
일관성 보장이 필요한 쓰기 공유 페이지는 크기가 작은 하위 레벨 페이지로 분할되고, 분할된 하위 레벨 페이지의 페이지 테이블이 생성된다. 하위 테이블 주소 필드(306)에는 생성된 하위 레벨 페이지의 페이지 테이블의 시작 주소가 기록된다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 메모리 관리 장치의 동작을 도시한다.
도 2 및 도 4a를 참조하면, 메모리 관리 장치(200)는 어떤 프로세서의 TLB에 해당 페이지에 대한 페이지 디스크립터가 없을 때 또는 해당 페이지에 대한 접근 권한이 그 프로세서에게 없을 때 호출 및 실행될 수 있다.
도 4a에서, 프로세서 #0가 페이지 A(401)에 쓰기 접근함에 따라 메모리 관리 장치(200)가 호출된다. 메모리 관리 장치(200)는 페이지 A(401)의 페이지 디스크립터(402)에 프로세서 #0의 디렉토리 정보를 기록한다. 만약 프로세서 #0가 페이지 A(401)에 쓰기 접근하기 전에, 프로세서 #1이 페이지 A(401)에 읽기 접근을 하였다면, 디렉토리 필드의 제 1 영역(310)에는 '0100'이, 제 2 영역(320)에는 '0000'이 기록되어 있는 상태이다. 메모리 관리 장치(200)는 프로세서 #0이 쓰기 접근을 하였으므로 디렉토리 필드의 제 1 영역(310)을 '1100'으로 수정하고 제 2 영역(320)을 '1000'으로 저장한다.
디렉토리 정보가 변경되면, 메모리 관리 장치(200)는 페이지 A(401)가 쓰기 공유 페이지인지 여부를 판단한다. 디렉토리 필드를 살펴보면 페이지 A(401)를 프로세서 #0 및 #1이 접근하였고 그 중 프로세서 #0이 쓰기 동작을 위해 접근하였음을 알 수 있으므로, 메모리 관리 장치(200)는 페이지 A(401)가 쓰기 공유 페이지인 것으로 결정할 수 있다.
페이지 A(401)가 쓰기 공유 페이지이므로, 메모리 관리 장치(200)는 도 4b와 같이 1MB의 페이지 A(401)를 64KB의 페이지들로 분할한다.
도 2, 도 4a 및 도 4b를 참조하면, 메모리 관리 장치(200)는 쓰기 공유 페이지인 1MB의 페이지 A(401)는 64KB의 페이지 A0 내지 A15로 분할한다. 그리고 분할된 페이지 A0 내지 A15에 대한 페이지 테이블(410)을 생성한다. 예컨대, 페이지 테이블(410)의 첫 번째 페이지 디스크립터(404)는 페이지 A0(403)에 대응되고, 두 번째 페이지 디스크립터(406)는 페이지 A1(405)에 대응될 수 있다.
본 발명의 일 실시예에 따라, 도 4a의 페이지 A(401)를 제1레벨 페이지로, 페이지 A(401)의 페이지 디스크립터를 제1레벨 페이지 디스크립터로 지칭할 수 있다. 또한, 도 4b의 페이지 A0 내지 A15를 제2레벨 페이지로, 제2레벨 페이지들의 페이지 테이블(410)을 제2레벨 페이지 테이블로, 제2레벨 페이지 테이블의 각 엔트리를 제2레벨 페이지 디스크립터로 지칭할 수 있다.
도 4b에서, 페이지가 하위 레벨로 분할되고 페이지 테이블이 생성되면, 메모리 관리 장치(200)는 생성된 페이지 테이블을 제1레벨 페이지 디스크립터의 하위 테이블 주소 필드(420)에 기록한다.
또한 메모리 관리 장치(200)는 inter-processor interrupt를 통해 쓰기 공유 페이지에 접근했던 프로세서들의 TLB를 무효화시킬 수 있다.
도 4a 및 도 4b에서는, 설명의 편의를 위해 페이지가 한 번 분할되는 것을 예시하였다. 그러나 페이지를 더 이상 나눌수 없을 때까지 위 과정을 반복할 수 있음은 당업자에게 자명하다. 예컨대, 도 4b에서, 페이지 A0(403)가 쓰기 공유 페이지인 경우, 다시 페이지 A0(403)를 8KB의 페이지들로 나누어서 관리할 수도 있다.
도 5는 본 발명의 일 실시예에 따른 멀티코어 시스템의 메모리 관리 방법을 도시한다.
도 2 및 도 5를 참조하면, 메모리 관리 장치(200)는 프로세서가 페이지로 접근하는 경우, 그 페이지로 어떠한 프로세서가 어떠한 권한으로 접근했는지를 나타내는 디렉토리 정보를 그 페이지의 페이지 디스크립터에 기록한다(501). 예컨대, 디렉토리 기록부(201)가 도 3과 같이 디렉토리 필드(305)에 프로세서의 식별 정보 및 접근 권한 정보를 기록할 수 있다.
그리고 메모리 관리 장치(200)는 프로세서가 접근한 페이지가 쓰기 공유 페이지인지 여부를 판단한다(502). 예컨대, 판단부(202)가 도 3과 같이 디렉토리 필드(305)의 제 1 영역(310)과 제 2 영역(320)을 비교해서 쓰기 공유 페이지 여부를 판단할 수 있다.
그 페이지가 쓰기 공유 페이지인 경우, 메모리 관리 장치(200)는 그 페이지를 크기가 더 작은 하위 레벨 페이지로 분할할 수 있는지 여부를 판단한다(503).
페이지가 분할 가능하다면, 메모리 관리 장치(200)는 페이지를 분할하고 그 페이지에 접근했던 프로세서들의 TLB를 무효화한다(504), 분할된 페이지에 대응되는 페이지 테이블을 생성하고(505), 생성된 페이지 테이블의 시작 주소를 분할전 페이지의 페이지 디스크립터에 기록한다(506). 예컨대, 페이지 관리부(203)가 도 4a 및 도 4b와 같이 일관성 보장이 필요한 페이지를 하위 레벨 페이지로 나누어서 관리하는 것이 가능하다.
이와 같은 과정은 프로세서가 접근하려는 페이지가 더 이상 나누어질 수 없을 때까지 반복될 수 있다.
이상에서 살펴본 것과 같이, 개시된 장치 및 방법에 의하면, 실질적으로 일관성 동작(coherent action)이 필요한 페이지만 선택적으로 멀티레벨로 관리하기 때문에 메모리 공간 활용률을 최대화함과 동시에 일관성 동작에 필요한 네트워크 트래픽을 최소화하는 것이 가능하다.
한편, 본 발명의 실시 예들은 컴퓨터로 읽을 수 있는 기록 매체에 컴퓨터가 읽을 수 있는 코드로 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록 매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록 장치를 포함한다.
컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현하는 것을 포함한다. 또한, 컴퓨터가 읽을 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산 방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술 분야의 프로그래머들에 의하여 용이하게 추론될 수 있다.
나아가 전술한 실시 예들은 본 발명을 예시적으로 설명하기 위한 것으로 본 발명의 권리범위가 특정 실시 예에 한정되지 아니할 것이다.

Claims (10)

  1. 다수의 프로세서를 포함하는 멀티코어 시스템의 메모리 관리 장치에 있어서,
    프로세서가 페이지에 접근하는 경우, 상기 페이지로 어떠한 프로세서가 어떠한 권한으로 접근했는지를 나타내는 디렉토리 정보를 상기 페이지의 페이지 디스크립터에 기록하는 디렉토리 기록부;
    상기 디렉토리 정보에 기초하여 상기 페이지가 페이지 일관성(page coherence)이 보장되어야 하는 쓰기 공유 페이지(write-shared page)인지 여부를 판단하는 판단부; 및
    상기 페이지가 쓰기 공유 페이지인 경우, 상기 페이지를 상기 페이지보다 크기가 작은 하위 레벨의 페이지들로 나누어서 관리하는 페이지 관리부; 를 포함하는 멀티코어 시스템의 메모리 관리 장치.
  2. 제 1 항에 있어서, 상기 판단부는
    상기 페이지로 적어도 두 개의 프로세서가 접근하였고 그 중에 적어도 하나의 프로세서가 쓰기 동작을 위해 접근한 경우, 상기 페이지를 상기 쓰기 공유 페이지로 결정하는 멀티코어 시스템의 메모리 관리 장치.
  3. 제 2 항에 있어서, 상기 판단부는
    상기 디렉토리 정보에 기초하여 상기 페이지가 상기 쓰기 공유 페이지인지 여부를 판단하는 멀티코어 시스템의 메모리 관리 장치.
  4. 제 1 항에 있어서, 상기 페이지 관리부는
    상기 페이지가 쓰기 공유 페이지인 경우, 상기 페이지를 상기 페이지보다 크기가 작은 하위 레벨의 페이지들로 분할하고, 상기 하위 레벨의 페이지들에 대한 페이지 테이블을 생성하고, 생성된 페이지 테이블의 주소 정보를 상기 페이지의 페이지 디스크립터에 기록하는 멀티코어 시스템의 메모리 관리 장치.
  5. 제 4 항에 있어서, 상기 페이지 관리부는
    상기 디렉토리 정보를 참조하여 상기 쓰기 공유 페이지에 접근했던 프로세서들의 TLB(translation lookaside buffer, 변환 참조 버퍼)를 무효화시키는 멀티코어 시스템의 메모리 관리 장치.
  6. 제 1 항에 있어서, 상기 페이지의 페이지 디스크립터는
    상기 페이지로 어떠한 프로세서가 어떠한 권한으로 접근했는지를 나타내는 디렉토리 정보가 기록되는 디렉토리 필드 및 상기 하위 레벨의 페이지들에 대한 페이지 테이블의 주소 정보가 기록되는 하위 테이블 주소 필드를 포함하는 멀티코어 시스템의 메모리 관리 장치.
  7. 제 6 항에 있어서, 상기 디렉토리 필드는
    상기 페이지로 읽기 동작을 위해 접근한 프로세서들에 대한 식별 정보가 기록되는 제 1 디렉토리 필드와 쓰기 동작을 위해 접근한 프로세서들에 대한 식별 정보가 기록되는 제 2 디렉토리 필드를 포함하는 멀티코어 시스템의 메모리 관리 장치.
  8. 제 7 항에 있어서, 상기 판단부는
    상기 제 1 디렉토리 필드와 상기 제 2 디렉토리 필드를 비교하여 상기 페이지가 상기 쓰기 공유 페이지인지 여부를 판단하는 멀티코어 시스템의 메모리 관리 장치.
  9. 제 1 항에 있어서, 상기 메모리 관리 장치는
    TLB(translation lookaside buffer, 변환 참조 버퍼) 미스에 따라 호출되는 멀티코어 시스템의 메모리 관리 장치.
  10. 다수의 프로세서를 포함하는 멀티코어 시스템의 메모리 관리 방법에 있어서,
    프로세서가 페이지에 접근하는 경우, 상기 페이지로 어떠한 프로세서가 어떠한 권한으로 접근했는지를 나타내는 디렉토리 정보를 상기 페이지의 페이지 디스크립터에 기록하는 단계;
    상기 디렉토리 정보에 기초하여 상기 페이지가 페이지 일관성(page coherence)이 보장되어야 하는 쓰기 공유 페이지(write-shared page)인지 여부를 판단하는 단계; 및
    상기 페이지가 쓰기 공유 페이지인 경우, 상기 페이지를 상기 페이지보다 크기가 작은 하위 레벨의 페이지들로 나누어서 관리하는 단계; 를 포함하는 멀티코어 시스템의 메모리 관리 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101356543B1 (ko) 2012-06-27 2014-01-28 한국과학기술원 메모리 관리 유닛, 이를 포함하는 멀티 코어 프로세서, 컴퓨터 시스템 및 데이터 관리 방법
WO2020076831A1 (en) * 2018-10-10 2020-04-16 Micron Technology, Inc. Coherent memory access

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050051540A (ko) * 2003-11-26 2005-06-01 마이크로소프트 코포레이션 번역 룩어사이드 버퍼들의 레이지 플러싱

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050051540A (ko) * 2003-11-26 2005-06-01 마이크로소프트 코포레이션 번역 룩어사이드 버퍼들의 레이지 플러싱

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101356543B1 (ko) 2012-06-27 2014-01-28 한국과학기술원 메모리 관리 유닛, 이를 포함하는 멀티 코어 프로세서, 컴퓨터 시스템 및 데이터 관리 방법
WO2020076831A1 (en) * 2018-10-10 2020-04-16 Micron Technology, Inc. Coherent memory access
US10769071B2 (en) 2018-10-10 2020-09-08 Micron Technology, Inc. Coherent memory access
US11397688B2 (en) 2018-10-10 2022-07-26 Micron Technology, Inc. Coherent memory access
US11620228B2 (en) 2018-10-10 2023-04-04 Micron Technology, Inc. Coherent memory access

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