CN112886962B - 五倍频器及其方法 - Google Patents

五倍频器及其方法 Download PDF

Info

Publication number
CN112886962B
CN112886962B CN202010409879.0A CN202010409879A CN112886962B CN 112886962 B CN112886962 B CN 112886962B CN 202010409879 A CN202010409879 A CN 202010409879A CN 112886962 B CN112886962 B CN 112886962B
Authority
CN
China
Prior art keywords
phase
charge pump
phase signal
state
tri
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010409879.0A
Other languages
English (en)
Other versions
CN112886962A (zh
Inventor
林嘉亮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Realtek Semiconductor Corp
Original Assignee
Realtek Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Realtek Semiconductor Corp filed Critical Realtek Semiconductor Corp
Publication of CN112886962A publication Critical patent/CN112886962A/zh
Application granted granted Critical
Publication of CN112886962B publication Critical patent/CN112886962B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H03L7/0998—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator using phase interpolation
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0043—Converters switched with a phase shift, i.e. interleaved
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本公开提供一种五倍频器及方法。五倍频器包括第一、第二、第三、第四、第五三态电荷泵以及负载。第一三态电荷泵接收五相位时钟的第一及第三相位信号，并输出第一电流至输出节点。第二三态电荷泵接收五相位时钟的第二及第四相位信号，并输出第二电流至输出节点。第三三态电荷泵接收五相位时钟的第三及第五相位信号，并输出第三电流至输出节点。第四三态电荷泵接收五相位时钟的第四及第一相位信号，并输出第四电流至输出节点。第五三态电荷泵接收五相位时钟的第五及第二相位信号，并输出第五电流至输出节点。负载耦接于输出节点。

Description

五倍频器及其方法
技术领域
本公开涉及五倍频，特别涉及一种能减少电压控制振荡器的拉频及噪声的频率调制的五倍频器及其方法。
背景技术
五倍频器(frequency quintupling apparatus)接收基频的输入时钟，并输出频率高于基频五倍(即，输出频率为基频的五倍频率)的输出时钟。例如，如果基频为2吉赫(GHz)，则五倍频率为10吉赫。五倍频率通常是利用锁相回路(phase lock loop)来完成。锁相回路包括频率/相位检测器(frequency/phase detector)、回路滤波器(loop filter)、电压控制振荡器(voltage-controlled oscillator,VCO)及五倍除频电路(divide-by-5circuit)。频率/相位检测器用以接收输入时钟及降频时钟(divided-down clock)并输出相位误差信号。回路滤波器用以接收相位误差信号并输出控制电压。电压控制振荡器用以接收控制电压并输出输出时钟。五倍除频电路用以接收输出时钟并输出降频时钟，使得降频时钟的频率为输出时钟的频率的五分之一。
锁相回路为本技术领域中技术人员所熟知，因此这里不再详细描述。于锁相回路中，电压控制振荡器受制于称为“电压控制振荡器拉频(VCO pulling)”的问题，其中电压控制振荡器的振荡频率是被干扰信号所拉动，而不是受到控制电压所控制，干扰信号的频率近似于电压控制振荡器的自然振荡频率(natural oscillation frequency)。此外，电压控制振荡器受制于不想要的频率调制，不想要的频率调制是由电压控制振荡器的电源噪声所产生。
因此，期盼的是一种五倍频器及其方法，能减少电压控制振荡器的拉频及噪声的频率调制。
发明内容
在一实施例中，五倍频器包括第一三态电荷泵、第二三态电荷泵、第三三态电荷泵、第四三态电荷泵、第五三态电荷泵及负载。第一三态电荷泵用以接收五相位时钟的第一相位信号及五相位时钟的第三相位信号，并输出第一电流至输出节点。第二三态电荷泵用以接收五相位时钟的第二相位信号及五相位时钟的第四相位信号，并输出第二电流至输出节点。第三三态电荷泵用以接收五相位时钟的第三相位信号及五相位时钟的第五相位信号，并输出第三电流至输出节点。第四三态电荷泵用以接收五相位时钟的第四相位信号及五相位时钟的第一相位信号，并输出第四电流至输出节点。第五三态电荷泵用以接收五相位时钟的第五相位信号及五相位时钟的第二相位信号，并输出第五电流至输出节点。负载用以耦接输出节点。
在一实施例中，五倍频方法包括下述步骤：接收五相位时钟，其中五相位时钟包括第一相位信号、第二相位信号、第三相位信号、第四相位信号及第五相位信号；依据五相位时钟的第一相位信号及五相位时钟的第三相位信号，使用第一三态电荷泵输出第一电流至输出节点；依据五相位时钟的第二相位信号及五相位时钟的第四相位信号，使用第二三态电荷泵输出第二电流至输出节点；依据五相位时钟的第三相位信号及五相位时钟的第五相位信号，使用第三三态电荷泵输出第三电流至输出节点；依据五相位时钟的第四相位信号及五相位时钟的第一相位信号，使用第四三态电荷泵输出第四电流至输出节点；依据五相位时钟的第五相位信号及五相位时钟的第二相位信号，使用第五三态电荷泵输出第五电流至输出节点；以及，使用负载耦接输出节点。
附图说明
图1为根据本公开一些实施例所示出的五倍频器的功能方框图。
图2为根据本公开一些实施例所示出的三态电荷泵的示意图。
图3为根据本公开一些实施例所示出的五倍频器的功能方框图，图3的五倍频器连同图1的五倍频器能实施一种差分五倍频器。
图4为根据本公开一些实施例所示出的五倍频方法的流程图。
符号说明
100：五倍频器
101：输出节点
110：第一三态电荷泵
120：第二三态电荷泵
130：第三三态电荷泵
140：第四三态电荷泵
150：第五三态电荷泵
160：负载
211：N型晶体管
212：N型晶体管
221：P型晶体管
222：P型晶体管
300：五倍频器
301：输出节点
310：第一三态电荷泵
320：第二三态电荷泵
330：第三三态电荷泵
340：第四三态电荷泵
350：第五三态电荷泵
360：负载
S0：第一相位信号
S1：第二相位信号
S2：第三相位信号
S3：第四相位信号
S4：第五相位信号
SOUT：输出时钟
I0：第一电流
I1：第二电流
I2：第三电流
I3：第四电流
I4：第五电流
IS：总电流
S’0：第一相位信号
S’1：第二相位信号
S’2：第三相位信号
S’3：第四相位信号
S’4：第五相位信号
S’OUT：输出时钟
I’0：第一电流
I’1：第二电流
I’2：第三电流
I’3：第四电流
I’4：第五电流
I’S：总电流
VCM：直流节点
VDD：电源节点
VSS：直流接地节点
410～470：步骤
具体实施方式
本公开涉及五倍频率。尽管在说明书中描述了数个被认为是实施本公开的优选模式，但应理解本公开仍可以诸多方式来实现，且不应限定于下述的特定实施例或实现下述特征的特定方式。在其他情况下，公知细节将不再赘述或讨论以避免模糊本公开重点。
本技术领域中技术人员应能理解本公开中所使用的关于微电子学的术语及基本概念，例如“电压”、“电流”、“节点”、“电源节点”、“接地”、“信号”、“逻辑信号”、“逻辑反相(logical inversion)”、“时钟”、“频率”、“周期”、“相位”、“互补式金属氧化物半导体(complementary metal oxide semiconductor,CMOS)”、“N型晶体管(NMOS)”、“P型晶体管(PMOS)”、“单端(single-ended)”、“差分”、“电荷泵(charge pump)”、“叠接式放大器(cascode amplifier)”及“直流”。类似上述的术语在微电子学领域中是时常使用的，并且相关概念对于本技术领域中技术人员是显而易见的，因此于此不再详细解释。本技术领域中技术人员也能识别P型晶体管及N型晶体管的电路符号，并且能分辨哪一个是“源极”、“栅极”及“漏极”。本技术领域中技术人员还能阅读包括N型晶体管及/或P型晶体管的电路的示意图，而无需在示意图中详细描述晶体管如何与另一个晶体管连接。本技术领域中技术人员也能理解例如微米(micron)及纳米(nanometer)的单位。
本公开是从工程方面来进行表述(即，从本技术领域中技术人员方面)。例如，“X等于Y”是表示“X与Y之间的差小于特定的工程允许误差”。“X明显小于Y”是表示“X与Y之间的比率小于特定的工程允许误差”。“X为零”是表示“X小于特定的工程允许误差”。
在本公开中，代表信息(information)的信号不是电压就是电流。
在本公开中，逻辑信号是具有两种可能状态的电压信号，这两种状态分别是高准位状态(high state)及低准位状态(low state)。当逻辑信号的准位高于与逻辑信号有关的某个跳脱点(trip point)时，逻辑信号被称为处于高准位状态。反之，当逻辑信号的准位低于与逻辑信号有关的某个跳脱点时，逻辑信号被称为处于低准位状态。在逻辑信号的上下文中陈述为“(逻辑信号)X为高”，其表示为“(逻辑信号)X为高准位状态”的意思。同样地，在逻辑信号的上下文中陈述为“(逻辑信号)X为低”，其表示为“(逻辑信号)X处于低准位状态”的意思。高准位状态也称为“1”状态，并且低准位状态也称为“0”状态。在逻辑信号的上下文中陈述为“(逻辑信号)X为1”，其表示为“(逻辑信号)X处于高电位状态”的意思。同样地，在逻辑信号的上下文中陈述为“(逻辑信号)X信号为0”，其表示为“(逻辑信号)X处于低电位状态”的意思。
在本公开中，假设第一逻辑信号及第二逻辑信号始终处于相反的状态，即，当其中一个为1时，另一个为0，则第一逻辑信号为第二逻辑信号的逻辑反相。
在本公开中，当第一逻辑信号是第二逻辑信号的逻辑反相时，第一逻辑信号及第二逻辑信号为互补的。
在本公开中，当第一电流被认为是第二电流的反相时，第一电流及第二电流具有近似相同的大小但符号相反。
在本公开中，“时钟信号(clock signal)”(或简称为“时钟(clock)”)是在低准位状态与高准位状态之间周期切换的逻辑信号。
在本公开中，电源节点以“VDD”表示。为了方便说明，“VDD”也可以表示在电源节点提供的电源电压。也就是，“VDD为0.9伏特(V)”表示“电源节点的电源电压VDD为0.9伏特”。作为示例而非限制，在本公开中，电路是使用28纳米互补式金属氧化物半导体制程来制造，并且电源节点的电源电压VDD为0.9伏特。
在本公开中，“VSS”表示直流(DC)接地节点。直流接地节点“VSS”的电压名义上为0伏特。
本公开公开一种五倍频器(frequency quintupling apparatus)，此五倍频器能由单端电路或差分电路来实施的。首先将描述单端电路的实施例，而后将描述完整差分电路的实施例。
图1为根据本公开一些实施例所示出的五倍频器100的功能方框图。参照图1，在一些实施例，为了简短表示，本说明书将单端的五倍频器100简称为五倍频器100，并以五倍频器100进行说明。五倍频器100接收五相位时钟，五相位时钟包括第一相位信号S0、第二相位信号S1、第三相位信号S2、第四相位信号S3及第五相位信号S4，并且五倍频器100输出输出时钟SOUT。五倍频器100包括第一三态电荷泵(first tri-stage charge pump,TSCP)110、第二三态电荷泵120、第三三态电荷泵130、第四三态电荷泵140、第五三态电荷泵150及负载160。第一三态电荷泵110用以接收五相位时钟的第一相位信号S0及五相位时钟的第三相位信号S2，并输出第一电流I0至输出节点101。第二三态电荷泵120用以接收五相位时钟的第二相位信号S1及五相位时钟的第四相位信号S3，并输出第二电流I1至输出节点101。第三三态电荷泵130用以接收五相位时钟的第三相位信号S2及五相位时钟的第五相位信号S4，并输出第三电流I2至输出节点101。第四三态电荷泵140用以接收五相位时钟的第四相位信号S3及五相位时钟的第一相位信号S0，并输出第四电流I3至输出节点101。第五三态电荷泵150用以接收五相位时钟的第五相位信号S4及五相位时钟的第二相位信号S1，并输出第五电流I4至输出节点101。负载160用以终止输出节点101，并建立输出时钟SOUT。于此，“VCM”表示直流节点。
在一些实施例，假设五相位时钟的周期为T。以数学而言，五相位时钟能由以下方程式表示：
于此，在一些实施例，“t”是时间变数(time variable)，“mod(·,·)”代表模数函数(modulo function)，及“mod(t,T)”等于t除以T之后的余数。
在一些实施例，以数学而言，第一三态电荷泵110能由以下方程式实施：
于此，在一些实施例，“IE”表示电流值。当第一相位信号S0及第三相位信号S2皆为0时，第一三态电荷泵110输出正电流。当第一相位信号S0及第三相位信号S2皆1时，第一三态电荷泵110输出负电流。其余情况(如当第一相位信号S0及第三相位信号S2的其中一个为0，且第一相位信号S0及第三相位信号S2的其中另一个为1时)，第一三态电荷泵110输出零电流。同样地，第一三态电荷泵110、第二三态电荷泵120、第三三态电荷泵130、第四三态电荷泵140及第五三态电荷泵150能分别由以下方程式实施：
在一些实施例，第一相位信号S0、第二相位信号S1、第三相位信号S2、第四相位信号S3及第五相位信号S4在输出节点101相加，因此获得总电流IS。依据方程式(1)、(2)、(3)、(4)、(5)、(6)、(7)、(8)、(9)及(10)，在五相位时钟的一个周期之间总电流IS的表列值如下表1所示：
表1：
在一些实施例，如表1所示，总电流IS是周期性的，并且总电流IS的五个周期对应于输入的五相位时钟的每个周期。因此五倍频器100能实现五倍频率的功能。负载160在输出节点101做为阻抗，并将总电流IS有效地转换为输出时钟SOUT：
SOUT＝ISZL。 (11)
于此，在一些实施例，ZL是负载160的阻抗值。因此，输出时钟SOUT具有五倍频率。
图2为根据本公开一些实施例所示出的三态电荷泵(例如为第一三态电荷泵110)的示意图。参照图2，在一些实施例中，第一三态电荷泵110包括N型晶体管211、N型晶体管212、P型晶体管221及P型晶体管222。N型晶体管211由第一相位信号S0控制，N型晶体管212由第三相位信号S2控制，并且N型晶体管211及N型晶体管212以叠接式拓扑(cascodetopology)配置。P型晶体管221由第一相位信号S0控制，P型晶体管222由第三相位信号S2控制，并且P型晶体管221及P型晶体管222以叠接式拓扑配置。当第一相位信号S0及第三相位信号S2都为0(即，低准位状态)时，N型晶体管211及N型晶体管212都为断开，而P型晶体管221及P型晶体管222都为导通，并且流过P型晶体管221及P型晶体管222的电流从电源节点VDD流至输出节点101，因此获得正值的第一电流I0。当第一相位信号S0及第三相位信号S2都为1(即，高准位状态)时，P型晶体管221及P型晶体管222都为断开，而N型晶体管211及N型晶体管212都为导通，并且流过N型晶体管211及N型晶体管212的电流从输出节点101流至直流接地节点VSS，因此获得负值的第一电流I0。其余情况(如当第一相位信号S0及第三相位信号S2的其中一个为0，且第一相位信号S0及第三相位信号S2的其中另一个为1时)，在电源节点VDD与输出节点101之间没有电流传导路径，以及在直流接地节点VSS与输出节点101之间没有电流传导路径，因此获得值为零的第一电流I0。关于设备及/或节点之间相互连接的详细描述，例如“N型晶体管212的源极连接N型晶体管211的漏极、N型晶体管212的栅极连接第三相位信号S2、以及N型晶体管212的漏极连接P型晶体管222的漏极，并且N型晶体管212的漏极及P型晶体管222的漏极连接输出节点101”是不必要的，因为它们对于本技术领域中技术人员是显而易见的。
在一些实施例，替换第一相位信号S0为第二相位信号S1，以及替换第三相位信号S2为第四相位信号S3，图2中的第一三态电荷泵110能用于实施第二三态电荷泵120。替换第一相位信号S0为第三相位信号S2，以及替换第三相位信号S2为第五相位信号S4，图2中的第一三态电荷泵110能用于实施第三三态电荷泵130。替换第一相位信号S0为第四相位信号S3，以及替换第三相位信号S2为第一相位信号S0，图2中的第一三态电荷泵110能用于实施第四三态电荷泵140。替换第一相位信号S0为第五相位信号S4，以及替换第三相位信号S2为第二相位信号S1，图2中的第一三态电荷泵110能用于实施第五三态电荷泵150。
在一些实施例，第一三态电荷泵110、第二三态电荷泵120、第三三态电荷泵130、第四三态电荷泵140及第五三态电荷泵150皆为电荷泵电路。电荷泵电路依据两个控制信号而处于负输出电流状态、正输出电流状态、或零输出电流状态。具体而言，当电荷泵电路输出负电流，则电荷泵电路处于负输出电流状态。当电荷泵电路输出正电流，则电荷泵电路处于正输出电流状态。当电荷泵电路输出零电流，则电荷泵电路处于零输出电流状态。
在一些实施例中，当两个控制信号皆处于第一逻辑状态(即，皆为1)，电荷泵电路处于负输出电流状态。当两个控制信号皆处于第二逻辑状态(即，皆为0)，电荷泵电路处于正输出电流状态。当两个控制信号之一处于第一逻辑状态(即，为1)及两个控制信号的另一处于第二逻辑状态(即，为0)，电荷泵电路处于零输出电流状态。
在一些实施例中，五相位时钟的第一相位信号S0及五相位时钟的第三相位信号S2为第一三态电荷泵110的两个控制信号。五相位时钟的第二相位信号S1及五相位时钟的第四相位信号S3为第二三态电荷泵120的两个控制信号。五相位时钟的第三相位信号S2及五相位时钟的第五相位信号S4为第三三态电荷泵130的两个控制信号。五相位时钟的第四相位信号S3及五相位时钟的第一相位信号S0为第四三态电荷泵140的两个控制信号。五相位时钟的第五相位信号S4及五相位时钟的第二相位信号S1为第五三态电荷泵150的两个控制信号。
在一些实施例中，负载160不是明确的电路元件，而是在输出节点101的寄生电容。在这种情况下，直流节点VCM不是明确的电路节点。
在一些实施例中，负载160是谐振槽(resonant tank)，谐振槽包括电感器及电容器，电感器与电容器为并联连接，并且电感器及电容器用以具有谐振，因此能在五倍频率提供高阻抗。在这种情况下，直流节点VCM界定输出时钟SOUT的共模电压。在一些实施例，谐振槽的谐振频率高于五相位时钟的基频，且为五相位时钟的基频的五倍。
图3为根据本公开一些实施例所示出的五倍频器300的功能方框图，图3的五倍频器300连同图1的五倍频器100能实施一种差分五倍频器。一并参照图1及图3，在一些实施例中，与本公开的范围及构思一致的，差分五倍频器能利用两个单端五倍频器来实施，差分五倍频器包括第一单端五倍频器及第二单端五倍频器，其中第一单端五倍频器及第二单端五倍频器具有相同的电路，但是对应的信号为互补的。第一单端五倍频器能以图1的五倍频器100实施，第二单端五倍频器能以图3的五倍频器300实施。图3的五倍频器300相似于图1的五倍频器100，除了替换第一相位信号S0为第一相位信号S’0、替换第二相位信号S1为第二相位信号S’1、替换第三相位信号S2为第三相位信号S’2、替换第四相位信号S3为第四相位信号S’3、替换第五相位信号S4为第五相位信号S’4、替换第一三态电荷泵110为第一三态电荷泵310、替换第二三态电荷泵120为第二三态电荷泵320、替换第三三态电荷泵130为第三三态电荷泵330、替换第四三态电荷泵140为第四三态电荷泵340、替换第五三态电荷泵150为第五三态电荷泵350、替换第一电流I0为第一电流I’0、替换第二电流I1为第二电流I’1、替换第三电流I2为第三电流I’2、替换第四电流I3为第四电流I’3、替换第五电流I4为第五电流I’4、替换总电流IS为总电流I’S、替换输出节点101为互补输出节点301、替换负载160为互补负载360、及替换输出时钟SOUT为输出时钟S’OUT。于此，第一相位信号S’0为逻辑反相的第一相位信号S0、第二相位信号S’1为逻辑反相的第二相位信号S1、第三相位信号S’2为逻辑反相的第三相位信号S2、第四相位信号S’3为逻辑反相的第四相位信号S3、及第五相位信号S’4为逻辑反相的第五相位信号S4。因此，第一电流I’0为反相的第一电流I0、第二电流I’1为反相的第二电流I1、第三电流I’2为反相的第三电流I2、第四电流I’3为反相的第四电流I3、及第五电流I’4为反相的第五电流I4，因此输出时钟S’OUT为反相的输出时钟SOUT。
在一些实施例，输入五倍频器100的五相位时钟是五级延迟锁定回路(five-stagedelay lock loop)所产生。五级延迟锁定回路能产生五相位时钟为本技术领域中技术人员所理解的，因此于此不再详细解释。
在一些实施例，输入五倍频器100的五相位时钟是五级环式振荡器(five-stagering oscillator)所产生。五级环式振荡器能产生五相位时钟为本技术领域中技术人员所理解的，因此于此不再详细解释。在一些实施例，五级环式振荡器是在锁相回路中以封闭回路方式控制的电压控制振荡器。锁相回路为本技术领域中技术人员所理解的，因此于此不再详细解释。假如干扰信号处于五倍频率，电压控制振荡器就不受制于“电压控制振荡器拉频”的影响。
在一些实施例，输入五倍频器100的五相位时钟是从执行相位内插(phaseinterpolation)的四相位时钟获得。相位内插是一种用于产生任何相位时钟的方法。相位内插能利用加权和(weighted sum)实施，而加权和是依据内插之后决定目标相位的加权所产生。使用加权和的相位内插的一实施例可见于公告号为10,270,456的美国专利。
在一些实施例，完整的周期信号覆盖360度相位。因此，五相位时钟包括以72度为间隔的五个相位。假如第一相位信号S0的相位为0度，则第二相位信号S1的相位为72度，第三相位信号S2的相位为144度，第四相位信号S3的相位为216度，以及第五相位信号S4的相位为288度。反相的周期信号采用180度的相位位移，因此第一相位信号S’0的相位为180度，第二相位信号S’1的相位为252度，第三相位信号S’2的相位为324度，第四相位信号S’3的相位为36度，以及第五相位信号S’4的相位为108度。因此，第一相位信号S0、第四相位信号S’3、第二相位信号S1、第五相位信号S’4、第三相位信号S2、第一相位信号S’0、第四相位信号S3、第二相位信号S’1、第五相位信号S4及第三相位信号S’2形成以36度为间隔的十相位时钟。换句话说，五相位时钟搭配其逻辑反相形成十相位时钟。如先前所述的，差分五倍频器能以图1的单端五倍频器(五倍频器100)与图3的单端五倍频器(五倍频器300)的组合来实施，其中五倍频器100依据第一相位信号S0、第二相位信号S1、第三相位信号S2、第四相位信号S3及第五相位信号S4输出输出时钟SOUT。五倍频器300依据第一相位信号S’0、第二相位信号S’1、第三相位信号S’2、第四相位信号S’3及第五相位信号S’4输出输出时钟S’OUT。因此，也可以描述为差分五倍频器依据十相位时钟，输出输出时钟SOUT及输出时钟S’OUT，其中十相位时钟包括第一相位信号S0、第四相位信号S’3、第二相位信号S1、第五相位信号S’4、第三相位信号S2、第一相位信号S’0、第四相位信号S3、第二相位信号S’1、第五相位信号S4及第三相位信号S’2。
图4为根据本公开一些实施例所示出的五倍频方法的流程图。参照图4，在一些实施例，五倍频方法包括以下步骤：接收五相位时钟，其中五相位时钟包括第一相位信号S0、第二相位信号S1、第三相位信号S2、第四相位信号S3及第五相位信号S4(步骤410)；依据五相位时钟的第一相位信号S0及五相位时钟的第三相位信号S2，使用第一三态电荷泵110输出第一电流I0至输出节点101(步骤420)；依据五相位时钟的第二相位信号S1及五相位时钟的第四相位信号S3，使用第二三态电荷泵120输出第二电流I1至输出节点101(步骤430)；依据五相位时钟的第三相位信号S2及五相位时钟的第五相位信号S4，使用第三三态电荷泵130输出第三电流I2至输出节点101(步骤440)；依据五相位时钟的第四相位信号S3及五相位时钟的第一相位信号S0，使用第四三态电荷泵140输出第四电流I3至输出节点101(步骤450)；依据五相位时钟的第五相位信号S4及五相位时钟的第二相位信号S1，使用第五三态电荷泵150输出第五电流I3至输出节点101(步骤460)；以及，使用负载160耦接输出节点101(步骤470)。
虽然本公开的技术内容已经以优选实施例公开如上，然其并非用以限定本公开，任何本领域技术人员，在不脱离本公开的构思所作些许的变动与润饰，皆应涵盖于本公开的范围内，因此本公开的专利保护范围当视权利要求所界定者为准。

Claims (10)

1.一种五倍频器，包括：
一第一三态电荷泵，用以接收一五相位时钟的一第一相位信号及该五相位时钟的一第三相位信号，并输出一第一电流至一输出节点；
一第二三态电荷泵，用以接收该五相位时钟的一第二相位信号及该五相位时钟的一第四相位信号，并输出一第二电流至该输出节点；
一第三三态电荷泵，用以接收该五相位时钟的该第三相位信号及该五相位时钟的一第五相位信号，并输出一第三电流至该输出节点；
一第四三态电荷泵，用以接收该五相位时钟的该第四相位信号及该五相位时钟的该第一相位信号，并输出一第四电流至该输出节点；
一第五三态电荷泵，用以接收该五相位时钟的该第五相位信号及该五相位时钟的该第二相位信号，并输出一第五电流至该输出节点；及
一负载，用以耦接至该输出节点。
2.如权利要求1所述的五倍频器，其中该第一三态电荷泵、该第二三态电荷泵、该第三三态电荷泵、该第四三态电荷泵及该第五三态电荷泵皆为一电荷泵电路，该电荷泵电路依据两个控制信号处于一负输出电流状态、一正输出电流状态、或一零输出电流状态，其中，所述两个控制信号为逻辑信号，该逻辑信号处于一第一逻辑状态或一第二逻辑状态。
3.如权利要求2所述的五倍频器，其中：
当所述两个控制信号皆处于该第一逻辑状态，该电荷泵电路处于该负输出电流状态；
当所述两个控制信号皆处于该第二逻辑状态，该电荷泵电路处于该正输出电流状态；及
当所述两个控制信号之一处于该第一逻辑状态及所述两个控制信号的另一处于该第二逻辑状态，该电荷泵电路处于该零输出电流状态。
4.如权利要求3所述的五倍频器，其中：
该五相位时钟的该第一相位信号及该五相位时钟的该第三相位信号为该第一三态电荷泵的所述两个控制信号；
该五相位时钟的该第二相位信号及该五相位时钟的该第四相位信号为该第二三态电荷泵的所述两个控制信号；
该五相位时钟的该第三相位信号及该五相位时钟的该第五相位信号为该第三三态电荷泵的所述两个控制信号；
该五相位时钟的该第四相位信号及该五相位时钟的该第一相位信号为该第四三态电荷泵的所述两个控制信号；及
该五相位时钟的该第五相位信号及该五相位时钟的该第二相位信号为该第五三态电荷泵的所述两个控制信号。
5.如权利要求1所述的五倍频器，其中该负载包括一寄生电容器。
6.如权利要求1所述的五倍频器，其中该负载包括一谐振槽，该谐振槽包括：
一电感器；及
一电容器；
其中，该电感器及该电容器为并联连接。
7.如权利要求6所述的五倍频器，其中该谐振槽的谐振频率高于该五相位时钟的一基频，且为该五相位时钟的该基频的五倍。
8.一种五倍频方法，包括：
接收一五相位时钟，其中该五相位时钟包括一第一相位信号、一第二相位信号、一第三相位信号、一第四相位信号、及一第五相位信号；
依据该五相位时钟的该第一相位信号及该五相位时钟的该第三相位信号，使用一第一三态电荷泵输出一第一电流至一输出节点；
依据该五相位时钟的该第二相位信号及该五相位时钟的该第四相位信号，使用一第二三态电荷泵输出一第二电流至该输出节点；
依据该五相位时钟的该第三相位信号及该五相位时钟的该第五相位信号，使用一第三三态电荷泵输出一第三电流至该输出节点；
依据该五相位时钟的该第四相位信号及该五相位时钟的该第一相位信号，使用一第四三态电荷泵输出一第四电流至该输出节点；
依据该五相位时钟的该第五相位信号及该五相位时钟的该第二相位信号，使用一第五三态电荷泵输出一第五电流至该输出节点；及
使用一负载耦接该输出节点。
9.如权利要求8所述的五倍频方法，其中该第一三态电荷泵、该第二三态电荷泵、该第三三态电荷泵、该第四三态电荷泵及该第五三态电荷泵皆为一电荷泵电路，该电荷泵电路依据两个控制信号处于一负输出电流状态、一正输出电流状态、或一零输出电流状态，其中，所述两个控制信号为逻辑信号，该逻辑信号处于一第一逻辑状态或一第二逻辑状态。
10.如权利要求9所述的五倍频方法，其中：
当所述两个控制信号皆处于该第一逻辑状态，该电荷泵电路处于该负输出电流状态；
当所述两个控制信号皆处于该第二逻辑状态，该电荷泵电路处于该正输出电流状态；及
当所述两个控制信号之一处于该第一逻辑状态及所述两个控制信号的另一处于该第二逻辑状态，该电荷泵电路处于该零输出电流状态。
CN202010409879.0A 2019-11-29 2020-05-15 五倍频器及其方法 Active CN112886962B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/699,232 2019-11-29
US16/699,232 US10715038B1 (en) 2019-11-29 2019-11-29 Apparatus and method for frequency quintupling

Publications (2)

Publication Number Publication Date
CN112886962A CN112886962A (zh) 2021-06-01
CN112886962B true CN112886962B (zh) 2024-03-01

Family

ID=71519975

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010409879.0A Active CN112886962B (zh) 2019-11-29 2020-05-15 五倍频器及其方法

Country Status (3)

Country Link
US (1) US10715038B1 (zh)
CN (1) CN112886962B (zh)
TW (1) TWI730737B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5642073A (en) * 1993-12-06 1997-06-24 Micron Technology, Inc. System powered with inter-coupled charge pumps
TWI670941B (zh) * 2018-09-05 2019-09-01 瑞昱半導體股份有限公司 三倍頻器及其方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818270A (en) * 1997-02-27 1998-10-06 Honeywell, Inc. Temperature independent, wide range frequency clock multiplier
TW483255B (en) * 1999-11-26 2002-04-11 Fujitsu Ltd Phase-combining circuit and timing signal generator circuit for carrying out a high-speed signal transmission
JP3495311B2 (ja) * 2000-03-24 2004-02-09 Ｎｅｃエレクトロニクス株式会社 クロック制御回路
US6567971B1 (en) * 2001-12-20 2003-05-20 Logicvision, Inc. Circuit synthesis method using technology parameters extracting circuit
US6914472B2 (en) * 2003-03-06 2005-07-05 Nokia Corporation Phase modulating system
US6982578B2 (en) * 2003-11-26 2006-01-03 Micron Technology, Inc. Digital delay-locked loop circuits with hierarchical delay adjustment
KR100594318B1 (ko) * 2005-01-31 2006-06-30 삼성전자주식회사 위상점프없는 소프트 스위칭을 위한 멀티플렉서 및멀티플렉싱 방법
US20070170979A1 (en) * 2005-11-25 2007-07-26 Giovanni Campardo Charge pump systems and methods
KR101564282B1 (ko) * 2008-10-22 2015-10-29 삼성전자주식회사 듀티 보정회로
US8547131B2 (en) * 2009-04-03 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for observing threshold voltage variations
KR101271425B1 (ko) * 2009-12-15 2013-06-05 한국전자통신연구원 듀얼밴드 광대역 국부신호 발생장치
CN103997318B (zh) * 2010-01-22 2016-08-31 松下知识产权经营株式会社 注入锁定奇数分频器、以及锁相环电路
US20110241746A1 (en) * 2010-03-30 2011-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Low power small area static phase interpolator with good linearity
US8294525B2 (en) * 2010-06-18 2012-10-23 International Business Machines Corporation Technique for linearizing the voltage-to-frequency response of a VCO
US8278987B2 (en) * 2010-08-11 2012-10-02 Micro Technology, Inc. Duty cycle based phase interpolators and methods for use
US8339184B2 (en) * 2010-10-29 2012-12-25 Canaan Microelectronics Corporation Limited Gate voltage boosting element for charge pump
KR101204569B1 (ko) * 2010-12-03 2012-11-23 에스케이하이닉스 주식회사 고전압 발생기 및 고전압 발생 방법
US8384459B2 (en) * 2011-05-10 2013-02-26 Elite Semiconductor Memory Technology Inc. Delay line circuit and phase interpolation module thereof
JP5716609B2 (ja) * 2011-08-25 2015-05-13 日本電気株式会社 多相クロック発生回路、及び多相クロック発生方法
US9503103B2 (en) * 2012-04-30 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Phase locked loop with a frequency multiplier and method of configuring the phase locked loop
GB2504509B (en) * 2012-07-31 2018-11-14 Qualcomm Technologies Int Ltd Phase - locked loop
US9007131B2 (en) * 2013-01-09 2015-04-14 Broadcom Corporation Integrated circuit with calibrated pulling effect correction
KR102013840B1 (ko) * 2013-03-15 2019-08-23 삼성전자주식회사 다중 위상 생성기
US9013229B2 (en) * 2013-07-15 2015-04-21 Texas Instruments Incorporated Charge pump circuit
GB2516283B (en) * 2013-07-17 2021-02-10 Pragmatic Printing Ltd Electronic circuits
JP6394056B2 (ja) * 2013-11-27 2018-09-26 ソニー株式会社 Ａ／ｄ変換装置、グレイコード生成装置、撮像素子、並びに、電子機器
CN103957005B (zh) * 2014-04-30 2017-08-25 华为技术有限公司 时间数字转换器、全数字锁相环电路及方法
US20150381191A1 (en) * 2014-06-27 2015-12-31 Texas Instruments Incorporated Variable delay component ring oscillator with phase shifting select switch
US9531376B2 (en) * 2015-05-29 2016-12-27 Silicon Laboratories Inc. Solid state relay using capacitive isolation
US10110208B2 (en) * 2015-11-25 2018-10-23 Micron Technology, Inc. Apparatuses and methods for providing a signal with a differential phase mixer
US9590640B1 (en) * 2015-12-16 2017-03-07 Realtek Semiconductor Corporation Clock and data recovery apparatus and method of the same
US10158365B2 (en) * 2016-07-29 2018-12-18 Movellus Circuits, Inc. Digital, reconfigurable frequency and delay generator with phase measurement
US10270456B1 (en) * 2018-01-02 2019-04-23 Realtek Semiconductor Corp. Apparatus and method for frequency tripling

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5642073A (en) * 1993-12-06 1997-06-24 Micron Technology, Inc. System powered with inter-coupled charge pumps
TWI670941B (zh) * 2018-09-05 2019-09-01 瑞昱半導體股份有限公司 三倍頻器及其方法
US10411680B1 (en) * 2018-09-05 2019-09-10 Realtek Semiconductor Corp. Frequency tripler and method thereof

Also Published As

Publication number Publication date
TWI730737B (zh) 2021-06-11
US10715038B1 (en) 2020-07-14
TW202121839A (zh) 2021-06-01
CN112886962A (zh) 2021-06-01

Similar Documents

Publication Publication Date Title
US10439624B2 (en) Phase frequency detector and accurate low jitter high frequency wide-band phase lock loop
US7336114B2 (en) High-speed latching technique and application to frequency dividers
JP5876368B2 (ja) 改良された帯域幅を備える電圧制御発振器を有する位相同期ループ回路
US10998896B2 (en) Clock doublers with duty cycle correction
Lad Kirankumar et al. A dead-zone-free zero blind-zone high-speed phase frequency detector for charge-pump PLL
Demartinos et al. A 3ghz vco suitable for mipi m-phy serial interface
US8030964B1 (en) Techniques for level shifting signals
JP2000156629A (ja) 発振回路、位相同期回路、位相補間回路、位相調整回路および位相結合回路
US7437137B2 (en) Mixer system
US20100301951A1 (en) Current controlled ring oscillator and method for controlling the same
CN112886962B (zh) 五倍频器及其方法
RU2455755C1 (ru) Кольцевой кмоп генератор, управляемый напряжением
KR20100073948A (ko) 광대역 출력 주파수를 갖는 링 발진기
CN109995327B (zh) 用于三倍频的装置与方法
Bhardwaj et al. A 0.11 mm 2, 5.7-to-6.7 GHz, parametrically pumped quadrature LC-VCO with digital outputs
US7750744B2 (en) Single-ended to differential translator to control current starved delay cell bias
Kavyashree et al. Design and analysis of voltage controlled oscillators in 45nm CMOS process
Arya et al. Design and analysis of a symmetric phase locked loop for low frequencies in 180 nm technology
US6917224B2 (en) Frequency synthesizer and frequency synthesizing method
US6850124B1 (en) Circuit, architecture and method for tracking loop bandwidth in a frequency synthesizer having a wide frequency range
Talwekar et al. A high-speed, low power consumption positive edge triggered D flip-flop for high speed phase frequency detector in 180 nm CMOS technology
US20180212598A1 (en) Fast-response reference-less frequency detector
Xu et al. Coupled inverter ring I/Q oscillator for low power frequency synthesis
JP6746161B2 (ja) Ｐｌｌ周波数シンセサイザ
Jagadeesh et al. Design Of CMOS Voltage controlled Ring OscillatorWith Supply Voltage 4V

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant