CN112768430A - 载板结构及其制作方法 - Google Patents

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Abstract

本发明提供一种载板结构及其制作方法，所述载板结构包括载板及增层线路层。载板具有贯穿载板的至少一通孔。增层线路层位于载板上且包括至少一第一线路层、至少一第一介电层、第二线路层、第二介电层及多个导电孔。第一线路层位于载板的第一表面上且包括至少一第一接垫。第一接垫对应于通孔设置。第一介电层位于第一线路层上。第二线路层位于第一介电层上且包括至少一第二接垫。第二介电层位于第二线路层上且包括至少一开口。开口暴露出第二接垫。导电孔贯穿第一介电层且电性连接第一线路层与第二线路层。

Description

载板结构及其制作方法
技术领域
本发明涉及一种载板结构及其制作方法，尤其涉及一种的载板结构及其制作方法，其可用于检出线路是否有短路或断路。
背景技术
目前，在载板上制作单面的多层细线路重布线路层(fine line redistributionlayer)时，由于线路的其中一端点会隐藏于重布线路层与载板之间，以至于在制作完成重布线路层之后，只能针对线路的另一端进行短路或断路电测，以检出线路的制程问题。然而，若线路较细且断路接近于端点处时，则会有无法检出的风险。
发明内容
本发明提供一种载板结构及其制作方法，可检出线路是否有短路或断路，具有较佳的可靠性。
本发明的载板结构包括载板以及增层线路层。载板具有第一表面、与第一表面相对的第二表面以及贯穿载板的至少一通孔。增层线路层位于载板上。增层线路层包括至少一第一线路层、至少一第一介电层、第二线路层、第二介电层以及多个导电孔。第一线路层位于载板的第一表面上且包括至少一第一接垫。第一接垫对应于通孔设置。第一介电层位于第一线路层上。第二线路层位于第一介电层上且包括至少一第二接垫。第二介电层位于第二线路层上且包括至少一开口。开口暴露出第二接垫。导电孔贯穿第一介电层且电性连接第一线路层与第二线路层。
在本发明的一实施例中，上述的载板结构还包括连接层。连接层位于载板与增层线路层之间且覆盖通孔。
在本发明的一实施例中，上述的连接层直接接触增层线路层中的第一接垫。
在本发明的一实施例中，上述的连接层的材料包括异方性导电胶。
在本发明的一实施例中，上述的载板结构还包括至少一导电垫。导电垫具有顶表面及相对于顶表面的底表面。导电垫位于载板与增层线路层之间且被连接层包覆。导电垫对应于通孔设置。
在本发明的一实施例中，上述的导电垫的底表面与载板的第一表面切齐。
在本发明的一实施例中，上述的导电垫的顶表面直接接触第一接垫。
在本发明的一实施例中，上述的导电垫通过连接层电性连接至第一接垫。
在本发明的一实施例中，上述的载板结构还包括多个导电柱。导电柱位于导电垫与增层线路层之间，且电性连接导电垫与第一接垫。
在本发明的一实施例中，上述的第一线路层与第二线路层为细线路。第一介电层的厚度与第二介电层的厚度为4微米至10微米。
本发明的载板结构的制作方法包括以下步骤：首先，提供一载板。载板具有第一表面、与第一表面相对的第二表面以及贯穿载板的至少一通孔。接着，形成增层线路层于载板上。增层线路层包括至少一第一线路层、至少一第一介电层、第二线路层、第二介电层以及多个导电孔。第一线路层位于载板的第一表面上且包括至少一第一接垫。第一接垫对应于通孔设置。第一介电层位于第一线路层上。第二线路层位于第一介电层上且包括至少一第二接垫。第二介电层位于第二线路层上且包括至少一开口。开口暴露出第二接垫。导电孔贯穿第一介电层且电性连接第一线路层与第二线路层。
在本发明的一实施例中，上述形成增层线路层于载板上的步骤包括以下步骤：首先，提供玻璃基板。接着，形成离型层于玻璃基板上。然后，形成增层线路层于离型层上。最后，移除离型层以及玻璃基板，以将增层线路层配置载板的第一表面上。
在本发明的一实施例中，上述在形成增层线路层于载板上之前还包括以下步骤：形成连接层于载板与增层线路层之间，以使连接层覆盖通孔。
在本发明的一实施例中，上述在形成连接层于载板与增层线路层之间之前还包括以下步骤：形成至少一导电垫于载板与增层线路层之间，以使导电垫被连接层包覆，且使导电垫对应于通孔设置。导电垫具有顶表面及相对于顶表面的底表面。
在本发明的一实施例中，上述的载板结构的制作方法还包括以下步骤：形成多个导电柱于导电垫与增层线路层之间，以使导电柱连接导电垫与第一接垫。
基于上述，在本实施例的载板结构及其制作方法中，由于第一接垫可通过导电孔以及第一线路层电性连接至对应的第二接垫，第一接垫暴露于通孔，且第二接垫暴露于第二介电层，因此，在制作完成增层线路层之后，可对增层线路层上下两侧的端点，也就是第一接垫(即下方端点)与其对应的第二接垫(即上方端点)，进行短路或断路电测，以检测线路制程是否有问题。藉此，使得本实施例的载板结构及其制作方法，可用于检出线路是否有短路或断路，进而可使得载板结构具有较佳的可靠性。
附图说明
图1A至图1B示出为本发明一实施例的载板结构的制作方法的剖面示意图；
图2A至图2B示出为本发明另一实施例的载板结构的制作方法的剖面示意图；
图3至图6示出为本发明多个实施例的载板结构的剖面示意图。
附图标记说明
100、100a、100b、100c、100d、100e：载板结构
110：载板
111：第一表面
112：第二表面
113、114：通孔
120：增层线路层
121、121a：第一线路层
1211、1212：第一接垫
1211a、1212a：底面
122、122a：第一介电层
123：第二线路层
1231、1232：第二接垫
124：第二介电层
1241、1242：开口
125：导电孔
130：连接层
140、141、142、143：导电垫
140a、141a、142a、143a：顶表面
140b、141b：底表面
150、151：导电柱
160、161：连接端子
具体实施方式
图1A至图1B示出为本发明一实施例的载板结构的制作方法的剖面示意图。首先，请参照图1A，提供一载板110。载板110具有第一表面111、与第一表面111相对的第二表面112以及贯穿载板110的至少一通孔113、114。虽然图1A至图1B示意地示出为2个通孔113、114，但本发明并不对通孔的数量加以限制。在本实施例中，通孔113、114连接载板110的第一表面111与第二表面112。通孔113、114例如是以激光钻孔或机械加工的方式形成，但不以此为限。在本实施例中，载板110的材料例如是玻璃基板、陶瓷基板、硅基板或高分子玻璃纤维复合基板，但不以此为限。
接着，请参照图1B，形成增层线路层120于载板110上。详细来说，在本实施例中，可例如是直接在载板110的第一表面111制作增层线路层120。在一些实施例中，在制作增层线路层120之前，可先将填充物(未示出)填入于通孔113、114，接着，再开始制作增层线路层120，其中，所述填充物可在制作完成增层线路层120之后移除，以暴露出通孔113、114。此外，在一些实施例中，也可在制作增层线路层120之前，先将一具有突出部的模具(未示出)与载板110对组，以使模具的突出部塞入通孔113、114中，接着，再开始制作增层线路层120，其中，所述模具可在制作完成增层线路层120之后移除，以暴露出通孔113、114。
在本实施例中，增层线路层120可包括至少一第一线路层121、121a、至少一第一介电层122、122a、第二线路层123、第二介电层124以及多个导电孔125。具体来说，第一线路层121位于载板110的第一表面111上，且第一线路层121暴露出载板110的部分第一表面111。第一线路层121包括至少一第一接垫1211、1212。第一接垫1211对应于通孔113设置，且第一接垫1212对应于通孔114设置。第一接垫1211的底面1211a以及第一接垫1212的底面1212a皆与载板110的第一表面111切齐。虽然图1A至图1B示意地示出为2个邻近载板110的第一接垫1211、1212，但本发明并不对邻近载板的第一接垫的数量加以限制。
第一介电层122位于第一线路层121上，且第一介电层122覆盖第一线路层121以及载板110的第一表面111。接着，第一线路层121a位于第一介电层122上，且第一线路层121a暴露出部分第一介电层122。第一介电层122a位于第一线路层121a上，且第一介电层122a覆盖第一线路层121a以及第一介电层122。虽然图1A至图1B示意地示出为2层第一线路层121、121a以及2层第一介电层122、122a，但本发明并不对第一线路层以及第一介电层的数量加以限制。也就是说，在其他实施例中，第一线路层也可以是1层或2层以上，且第一介电层也可以是1层或2层以上。
第二线路层123位于第一介电层122a上且第二线路层123暴露出部分第一介电层122a。第二线路层123包括至少一第二接垫1231、1232，其中第二接垫1231对应于通孔113设置，且第二接垫1232对应于通孔114设置。
第二介电层124位于第二线路层123上。第二介电层124覆盖第一介电层122a以及部分第二线路层123。第二介电层124包括至少一开口1241、1242。开口1241暴露出第二接垫1231，且开口1242暴露出第二接垫1232。开口1241对应于通孔113设置，且开口1242对应于通孔114设置。
导电孔125贯穿第一介电层122以及第一介电层122a。导电孔125电性连接第一线路层121与第一线路层121a，且导电孔125电性连接第一线路层121a与第二线路层123。藉此，使得第一接垫1211可通过导电孔125以及第一线路层121a电性连接至对应的第二接垫1231，且第一接垫1212可通过导电孔125以及第一线路层121a电性连接至对应的第二接垫1232。在一些实施例中，第一接垫1211不会电性连接至第二接垫1232，且第一接垫1212不会电性连接至第二接垫1231。至此，已制作完成本实施例的载板结构100。
此外，虽然上述是直接在载板110的第一表面111制作增层线路层120，但本发明并不对形成增层线路层的方式加以限制。在一些实施例中，也可先于另外的基板上制作增层线路层，接着，再将制作完成的增层线路层配置于载板上。举例来说，可以下述的步骤形成增层线路层于载板上(未示出)：首先，提供玻璃基板。接着，在玻璃基板上形成离型层。然后，在离型层上形成增层线路层。最后，移除离型层以及玻璃基板，并将制作完成的增层线路层配置载板的第一表面上。此外，在一些实施例中，增层线路层120中的第一线路层121、121a与第二线路层123可以为细线路，其中，细线路的线宽例如是2微米至10微米，且第一介电层122、122a的厚度与第二介电层124的厚度例如是4微米至10微米，但不以此为限。
简言之，本实施例的载板结构100包括载板110以及增层线路层120。载板110具有第一表面111、与第一表面111相对的第二表面112以及贯穿载板110的通孔113、114。增层线路层120位于载板110上。增层线路层120包括第一线路层121、121a、第一介电层122、122a、第二线路层123、第二介电层124以及多个导电孔125。第一线路层121、121a位于载板110的第一表面111上，第一线路层121包括第一接垫1211、1212。第一介电层122(或第一介电层122a)位于第一线路层121(或第一线路层121a)上。第二线路层123位于第一介电层122、122a上且第二线路层123包括第二接垫1231、1232。第二介电层124位于第二线路层123上且第二介电层124包括开口1241、1242。开口1241(或开口1242)暴露出第二接垫1231(或第二接垫1232)。导电孔125贯穿第一介电层122、122a且导电孔125电性连接第一线路层121、121a与第二线路层123。邻近载板110的第一接垫1211对应于通孔113设置，且邻近载板110的第一接垫1212对应于通孔114设置。第二接垫1231对应于通孔113设置，且第二接垫1232对应于通孔114设置。
此外，在本实施例的载板结构100中，由于第一接垫1211可通过导电孔125以及第一线路层121a电性连接至对应的第二接垫1231，第一接垫1211暴露于通孔113，且第二接垫1231暴露于第二介电层124，因此，在制作完成增层线路层120之后，可对增层线路层120上下两侧的端点(即电测时，探针接触的位置)，也就是第一接垫1211(即下方端点)与其对应的第二接垫1231(即上方端点)，利用探针来进行短路或断路电测，以检测线路制程是否有问题。同理，也可对第一接垫1212与其对应的第二接垫1232进行短路或断路电测。藉此，使得本实施例的载板结构100可具有较佳的可靠性。
在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图2A至图2B示出为本发明另一实施例的载板结构的制作方法的剖面示意图。请同时参照图1A至图1B以及图2A至图2B，本实施例的载板结构的制作方法与图1A至图1B中的载板结构的制作方法相似，惟二者主要差异之处在于：本实施例的载板结构100a在形成增层线路层120于载板110上之前，形成连接层130于载板110上，以使连接层130可位于载板110与增层线路层120之间。
详细来说，在本实施例的载板结构的制作方法中，先依据图1A的步骤提供一载板110。接着，请参照图2A，形成连接层130于载板110的第一表面111，以使连接层130覆盖通孔113、114。连接层130接触载板110的第一表面111。在本实施例中，连接层130的材料例如是异方性导电胶或奈米导电聚合物，但不以此为限，只要使连接层130具有垂直方向导电且水平方向不导电的特性即可。
接着，请参照图2B，形成增层线路层120于连接层130上。详细来说，在本实施例中，可直接在连接层130上制作增层线路层120，也可先于另外的基板上制作增层线路层之后，再将制作完成的增层线路层配置于连接层130上，其类似图1B中形成增层线路层120的方式，故于此不在赘述。在本实施例中，由于连接层130可直接接触增层线路层120中邻近连接层130的第一接垫1211、1212，因此，在对增层线路层120进行短路或断路电测时，上方端点可以是第二接垫1231、1232，且下方端点则可通过连接层130电性连接至对应的第一接垫1211、1212。因此，在本实施例中，通过连接层130的暂态结构的设置，可增加增层线路层120的细微线路与下方点测的测试垫(即第一接垫1211、1212)的引出，以利于产品的电测的可执行性。
图3至图6示出为本发明多个实施例的载板结构的剖面示意图。请同时参考图2B与图3，本实施例的载板结构100b与图2B中的载板结构100a相似，惟二者主要差异之处在于：本实施例的载板结构100b还包括至少一导电垫140、141。导电垫140、141具有顶表面140a、141a及相对于顶表面140a、141a的底表面140b、141b。
详细来说，请参照图3，在形成连接层130于载板110与增层线路层120之间之前，形成导电垫140、141于载板110上。在本实施例中，导电垫140、141位于载板110与增层线路层120之间，导电垫140、141被连接层130包覆，且连接层130覆盖导电垫140、141的顶表面140a、141a。导电垫140对应于通孔113设置，且导电垫141对应于通孔114设置。导电垫140的底表面140b可与载板110的第一表面111切齐，且导电垫141的底表面141b可与载板110的第一表面111切齐。在本实施例中，导电垫140、141可通过连接层130电性连接至第一接垫1211、1212，但不以此为限。在一些实施例中，如图4所示的载板结构100c，导电垫142的顶表面142a也可以直接接触第一接垫1211，且导电垫143的顶表面143a也可以直接接触第一接垫1212，以使导通效果较佳且可分散应力。此处，导电垫140、141、142、143的材料例如是铜，但不以此为限。
请同时参考图3与图5，本实施例的载板结构100d与图3中的载板结构100b相似，惟二者主要差异之处在于：本实施例的载板结构100d还包括多个导电柱150、151。
详细来说，请参照图5，在形成导电垫140、141于载板110上之后，形成多个导电柱150、151于导电垫140、141上。导电柱150、151设置于导电垫140、141与增层线路层120之间，以使导电柱150、151电性连接导电垫140、141与第一接垫1211、1212。在一些实施例中，导电柱150、151的两端可分别直接接触第一接垫1211、1212与导电垫140、141，以使导通效果较佳且可分散应力。在一些实施例中，由于导电垫140、141可通过导电柱150、151电性连接至第一接垫1211、1212，因此，连接层130的材料也可选择为不具有导电性的材料。
请同时参考图3与图6，本实施例的载板结构100e与图3中的载板结构100b相似，惟二者主要差异之处在于：本实施例的载板结构100e还包括连接端子160、161。连接端子160、161可分别设置于载板110的通孔113、114中，以与导电垫140、141电性连接。在本实施例中，连接端子160、161例如是焊球，但不以此为限。在本实施例中，连接端子160、161的材料例如是锡，但不以此为限。
在本实施例中，虽然在进行完电测并确认增层线路层120中的线路没有或断路之后，并未将载板110移除，且还在载板110的通孔113、114中设置连接端子160、161，以作为后续的利用，但本发明并不以此为限。在一些实施例中，也可选择地将载板110移除，以使移除后的载板110可再重复使用。
综上所述，在本实施例的载板结构及其制作方法中，由于第一接垫可通过导电孔以及第一线路层电性连接至对应的第二接垫，第一接垫暴露于通孔，且第二接垫暴露于第二介电层，因此，在制作完成增层线路层之后，可对增层线路层上下两侧的端点，也就是第一接垫(即下方端点)与其对应的第二接垫(即上方端点)，进行短路或断路电测，以检测线路制程是否有问题。藉此，使得本实施例的载板结构及其制作方法，可用于检出线路是否有短路或断路，进而可使得载板结构具有较佳的可靠性。

Claims (20)

1.一种载板结构，其特征在于，包括：
载板，具有第一表面、与所述第一表面相对的第二表面以及贯穿所述载板的至少一通孔；以及
增层线路层，位于所述载板上，包括：
至少一第一线路层，位于所述载板的所述第一表面上，且包括至少一第一接垫，其中所述至少一第一接垫对应于所述至少一通孔设置；
至少一第一介电层，位于所述至少一第一线路层上；
第二线路层，位于所述至少一第一介电层上，且包括至少一第二接垫；
第二介电层，位于所述第二线路层上，且包括至少一开口，其中所述至少一开口暴露出所述至少一第二接垫；以及
多个导电孔，贯穿所述至少一第一介电层，且电性连接所述至少一第一线路层与所述第二线路层。
2.根据权利要求1所述的载板结构，其特征在于，还包括：
连接层，位于所述载板与所述增层线路层之间，且覆盖所述至少一通孔。
3.根据权利要求2所述的载板结构，其特征在于，所述连接层直接接触所述增层线路层中的所述至少一第一接垫。
4.根据权利要求2所述的载板结构，其特征在于，所述连接层的材料包括异方性导电胶。
5.根据权利要求2所述的载板结构，其特征在于，还包括：
至少一导电垫，具有顶表面及相对于所述顶表面的底表面，位于所述载板与所述增层线路层之间，且被所述连接层包覆，其中所述至少一导电垫对应于所述至少一通孔设置。
6.根据权利要求5所述的载板结构，其特征在于，所述至少一导电垫的所述底表面与所述载板的所述第一表面切齐。
7.根据权利要求6所述的载板结构，其特征在于，所述至少一导电垫的所述顶表面直接接触所述至少一第一接垫。
8.根据权利要求5所述的载板结构，其特征在于，所述至少一导电垫通过所述连接层电性连接至所述至少一第一接垫。
9.根据权利要求5所述的载板结构，其特征在于，还包括：
多个导电柱，位于所述至少一导电垫与所述增层线路层之间，且连接所述至少一导电垫与所述至少一第一接垫。
10.根据权利要求1所述的载板结构，其特征在于，所述至少一第一线路层与所述第二线路层为细线路，且所述至少一第一介电层的厚度与所述第二介电层的厚度为4微米至10微米。
11.一种载板结构的制作方法，其特征在于，包括：
提供一载板，且所述载板具有第一表面、与所述第一表面相对的第二表面以及贯穿所述载板的至少一通孔；以及
形成一增层线路层于所述载板上，其中所述增层线路层包括：
至少一第一线路层，位于所述载板的所述第一表面上，且包括至少一第一接垫，其中所述至少一第一接垫对应于所述至少一通孔设置；
至少一第一介电层，位于所述至少一第一线路层上；
第二线路层，位于所述至少一第一介电层上，且包括至少一第二接垫；
第二介电层，位于所述第二线路层上，且包括至少一开口，其中所述至少一开口暴露出所述至少一第二接垫；以及
多个导电孔，贯穿所述至少一第一介电层，且电性连接所述至少一第一线路层与所述第二线路层。
12.根据权利要求11所述的载板结构的制作方法，其特征在于，形成所述增层线路层于所述载板上的步骤包括：
提供玻璃基板；
形成一离型层于所述玻璃基板上；
形成所述增层线路层于所述离型层上；以及
移除所述离型层以及所述玻璃基板，以将所述增层线路层配置所述载板的所述第一表面上。
13.根据权利要求11所述的载板结构的制作方法，其特征在于，在形成所述增层线路层于所述载板上之前，还包括：
形成连接层于所述载板与所述增层线路层之间，以使所述连接层覆盖所述至少一通孔。
14.根据权利要求13所述的载板结构的制作方法，其特征在于，所述连接层直接接触所述增层线路层中的所述至少一第一接垫。
15.根据权利要求13所述的载板结构的制作方法，其特征在于，所述连接层的材料包括异方性导电胶。
16.根据权利要求13所述的载板结构的制作方法，其特征在于，在形成所述连接层于所述载板与所述增层线路层之间之前，还包括：
形成至少一导电垫于所述载板与所述增层线路层之间，以使所述至少一导电垫被所述连接层包覆，且使所述至少一导电垫对应于所述至少一通孔设置，其中所述至少一导电垫具有一顶表面及相对于所述顶表面的底表面。
17.根据权利要求16所述的载板结构的制作方法，其特征在于，所述至少一导电垫的所述底表面与所述载板的所述第一表面切齐。
18.根据权利要求17所述的载板结构的制作方法，其特征在于，所述至少一导电垫的所述顶表面直接接触所述至少一第一接垫。
19.根据权利要求16所述的载板结构的制作方法，其特征在于，所述至少一导电垫通过所述连接层电性连接至所述至少一第一接垫。
20.根据权利要求16所述的载板结构的制作方法，其特征在于，还包括：
形成多个导电柱于所述至少一导电垫与所述增层线路层之间，以使所述多个导电柱连接所述至少一导电垫与所述至少一第一接垫。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140102772A1 (en) * 2012-09-27 2014-04-17 Unimicron Technology Corp. Packaging carrier and manufacturing method thereof and chip package structure
US20150041205A1 (en) * 2013-08-06 2015-02-12 Kinsus Interconnect Technology Corp. Thin package structure with enhanced strength
CN104854969A (zh) * 2012-12-12 2015-08-19 日本特殊陶业株式会社 多层布线基板以及其制造方法
CN106912157A (zh) * 2015-12-22 2017-06-30 欣兴电子股份有限公司 线路板结构及其制作方法
US20180005949A1 (en) * 2016-06-30 2018-01-04 Unimicron Technology Corp. Package carrier and manufacturing method of package carrier
CN109429426A (zh) * 2017-08-25 2019-03-05 台北科技大学 整合电子元件的多层线路织物材料及制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140102772A1 (en) * 2012-09-27 2014-04-17 Unimicron Technology Corp. Packaging carrier and manufacturing method thereof and chip package structure
CN104854969A (zh) * 2012-12-12 2015-08-19 日本特殊陶业株式会社 多层布线基板以及其制造方法
US20150041205A1 (en) * 2013-08-06 2015-02-12 Kinsus Interconnect Technology Corp. Thin package structure with enhanced strength
CN106912157A (zh) * 2015-12-22 2017-06-30 欣兴电子股份有限公司 线路板结构及其制作方法
US20180005949A1 (en) * 2016-06-30 2018-01-04 Unimicron Technology Corp. Package carrier and manufacturing method of package carrier
CN109429426A (zh) * 2017-08-25 2019-03-05 台北科技大学 整合电子元件的多层线路织物材料及制造方法

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