CN112750896A - 碳化硅肖特基二极管及其制备方法 - Google Patents
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Abstract
本公开提供一种碳化硅肖特基二极管及其制备方法。该二极管包括：第一导电类型碳化硅衬底、位于衬底上方的第一导电类型漂移层漂移层和位于漂移层上方的超晶格层，所述超晶格层包括多个交替堆叠设置的第一导电类型掺杂层和第二导电类型掺杂层。该二极管还包括位于所述衬底下方并与所述衬底形成欧姆接触的阴极，和位于所述超晶格层上方并与所述超晶格层形成肖特基接触的阳极。本公开通过在SiC SBD阳极端半导体区形成超晶格层，使得在SiC SBD阳极施加负电压，二极管肖特基接触反偏时，超晶格层可以与漂移层形成PN结，通过PN结空间电荷区降低SiC SBD器件的反向漏电，解决了SiC SBD反向漏电过大的问题，提升了SiC SBD的性能。
Description
技术领域
本公开涉及半导体器件技术领域，具体涉及一种碳化硅肖特基二极管及其制备方法。
背景技术
碳化硅SiC，一种半导体材料，可用于制作半导体器件和集成电路。碳化硅SiC具有禁带宽度大、击穿电场高、饱和电子漂移速率高、热导率高、化学性质稳定等特点，使SiC基功率器件在高压、高温、高频、大功率、强辐射等方面都有极大的应用前景。
碳化硅肖特基二极管(SiC Schottky Barrier Diode，简称SiC SBD)是由肖特基结起整流作用的二极管，目前，在使用过程中由于碳化硅材料的表面缺陷、肖特基接触的金属穿刺等问题，导致现有的SiC SBD反向漏电过大，漏电电流达到几十微安数量级，导致开关速度慢、效率低、发热严重等问题。
发明内容
针对上述问题，本申请提供了一种碳化硅肖特基二极管及其制备方法。
第一方面，本公开提供一种碳化硅肖特基二极管，包括：
第一导电类型碳化硅衬底；
位于所述衬底上方的第一导电类型漂移层；
位于所述漂移层上方的超晶格层，所述超晶格层包括多个交替堆叠设置的第一导电类型掺杂层和第二导电类型掺杂层；
位于所述衬底下方并与所述衬底形成欧姆接触的阴极；
位于所述超晶格层上方并与所述超晶格层形成肖特基接触的阳极。
根据本公开的实施例，优选地，在所述超晶格层内，所述第一导电类型掺杂层的层数与所述第二导电类型掺杂层的层数相同。
根据本公开的实施例，优选地，在所述漂移层上方，沿着从下到上的方向，所述第二导电类型掺杂层和所述第一导电类型掺杂层分别为所述超晶格层中的奇数层和偶数层。
根据本公开的实施例，优选地，所述超晶格层的厚度小于或等于碳化硅电子平均自由程。
根据本公开的实施例，优选地，所述第一导电类型掺杂层和/或所述第二导电类型掺杂层的厚度小于或等于碳化硅电子平均自由程的1/4。
第二方面，本公开提供一种如第一方面任一项所述的碳化硅肖特基二极管的制备方法，包括以下步骤：
提供第一导电类型碳化硅衬底；
在所述衬底上方形成第一导电类型漂移层；
在所述漂移层上方形成超晶格层，所述超晶格层包括多个交替堆叠设置的第一导电类型掺杂层和第二导电类型掺杂层；
在所述衬底下方形成与所述衬底欧姆接触的阴极；
在所述超晶格层上方形成与所述超晶格层肖特基接触的阳极。
根据本公开的实施例，优选地，所述在所述漂移层上方形成超晶格层的步骤，包括：
采用外延生长的方式，并在外延生长的过程中交替引入第一导电类型掺杂剂和第二导电类型掺杂剂，以在所述漂移层上方依次形成交替堆叠的第一导电类型掺杂层和第二导电类型掺杂层。
根据本公开的实施例，优选地，所述在所述漂移层上方形成超晶格层的步骤，包括：
采用离子注入的方式，在所述漂移层上方交替注入第一导电类型高能离子和第二导电类型高能离子，以在所述漂移层上方依次形成交替堆叠的第一导电类型掺杂层和第二导电类型掺杂层。
第三方面，本公开提供一种碳化硅肖特基二极管，包括：
第一导电类型碳化硅衬底；
位于所述衬底上方的第一导电类型的第一漂移层；
位于所述第一漂移层上方的超晶格层，所述超晶格层包括多个交替堆叠设置的第一导电类型掺杂层和第二导电类型掺杂层；
位于所述超晶格层上方的第一导电类型的第二漂移层；
位于所述衬底下方并与所述衬底形成欧姆接触的阴极；
位于所述第二漂移层上方并与所述第二漂移层形成肖特基接触的阳极。
第四方面，本公开提供一种如第三方面所述的碳化硅肖特基二极管的制备方法，包括以下步骤：
提供第一导电类型碳化硅衬底；
在所述衬底上方形成第一导电类型的第一漂移层；
在所述第一漂移层上方形成超晶格层，所述超晶格层包括多个交替堆叠设置的第一导电类型掺杂层和第二导电类型掺杂层；
在所述超晶格层上方形成第一导电类型的第二漂移层；
在所述衬底下方形成与所述衬底欧姆接触的阴极；
在所述第二漂移层上方形成与所述第二漂移层肖特基接触的阳极。
第五方面，本公开提供一种碳化硅肖特基二极管，包括：
第一导电类型碳化硅衬底；
位于所述衬底上方的超晶格层，所述超晶格层包括多个交替堆叠设置的第一导电类型掺杂层和第二导电类型掺杂层；
位于所述超晶格层上方的第一导电类型漂移层；
位于所述衬底下方并与所述衬底形成欧姆接触的阴极；
位于所述漂移层上方并与所述漂移层形成肖特基接触的阳极。
第六方面，本公开提供一种如第五方面所述的碳化硅肖特基二极管的制备方法，包括以下步骤：
提供第一导电类型碳化硅衬底；
在所述衬底上方形成超晶格层，所述超晶格层包括多个交替堆叠设置的第一导电类型掺杂层和第二导电类型掺杂层；
在所述超晶格层上方形成第一导电类型漂移层；
在所述衬底下方形成与所述衬底欧姆接触的阴极；
在所述漂移层上方形成与所述漂移层肖特基接触的阳极。
采用上述技术方案，至少能够达到如下技术效果：
本公开通过在SiC SBD阳极端半导体区形成超晶格层，使得在SiC SBD阳极施加负电压，二极管肖特基接触反偏时，超晶格层可以与漂移层形成PN结，通过PN结空间电荷区降低SiC SBD器件的反向漏电；当SiC SBD阳极施加正电压，二极管肖特基接触正偏时，超晶格层中空间电荷区减小，电子通过遂穿效应穿过超晶格层形成的阻挡层，不增加导通电阻。本公开解决了SiC SBD反向漏电过大的问题，提升了SiC SBD的性能。
附图说明
附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
图1是本公开一示例性实施例示出的一种碳化硅肖特基二极管的剖面结构示意图；
图2是本公开一示例性实施例示出的一种碳化硅肖特基二极管的制备方法流程示意图；
图3-图6是本公开一示例性实施例示出的一种碳化硅肖特基二极管的制备方法的相关步骤形成的剖面结构示意图。
图7是本公开一示例性实施例示出的另一种碳化硅肖特基二极管的剖面结构示意图；
图8是本公开一示例性实施例示出的另一种碳化硅肖特基二极管的制备方法流程示意图；
图9是本公开一示例性实施例示出的另一种碳化硅肖特基二极管的剖面结构示意图；
图10是本公开一示例性实施例示出的另一种碳化硅肖特基二极管的制备方法流程示意图。
具体实施方式
以下将结合附图及实施例来详细说明本公开的实施方式，借此对本公开如何应用技术手段来解决技术问题，并达到相应技术效果的实现过程能充分理解并据以实施。本公开实施例以及实施例中的各个特征，在不相冲突前提下可以相互结合，所形成的技术方案均在本公开的保护范围之内。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应理解，尽管可使用术语“第一”、“第二”、“第三”等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
应理解，空间关系术语例如“在...上方”、位于...上方”、“在...下方”、“位于...下方”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下方”的元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下方”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述本公开的实施例。这样，可以预期由于例如制备技术和/或容差导致的从所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制备导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本公开的范围。
为了彻底理解本公开，将在下列的描述中提出详细的结构以及步骤，以便阐释本公开提出的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。
实施例一
如图1所示，本公开实施例提供一种碳化硅肖特基二极管100，其包括：SiC衬底101、漂移层102、超晶格层103、阴极104和阳极105。
示例性地，SiC衬底101为第一导电类型的SiC衬底，SiC衬底101的厚度350um至500um。
漂移层102为第一导电类型的漂移层，位于SiC衬底101上方，根据SiC SBD耐压能力不同，外延形成的漂移层102厚度为5um至150um。
超晶格层103包括多个交替堆叠设置的第一导电类型掺杂层1032和第二导电类型掺杂层1031，超晶格层103的厚度小于或等于碳化硅电子平均自由程。超晶格层103内第一导电类型掺杂层1032的层数与第二导电类型掺杂层1031的层数相同，各介于2至10层之间。漂移层102上方，沿着从下到上的方向，超晶格层103中的奇数层为第二导电类型掺杂层1031，偶数层为第一导电类型掺杂层1032。
第二导电类型掺杂层1031为SiC掺杂薄层，掺杂浓度大于漂移层102的掺杂浓度一个数量级，厚度小于或等于碳化硅电子平均自由程的1/4。
第一导电类型掺杂层1032为SiC掺杂薄层，掺杂浓度大于漂移层102的掺杂浓度一个数量级，厚度小于或等于碳化硅电子平均自由程的1/4。
在本实施例中，第一导电类型和所述第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。具体地，根据实际需要制备的器件类型进行合理选择即可。
阴极104为金属镍(Ni)，位于SiC衬底101下方，与SiC衬底101形成欧姆接触。
阳极105为金属钛(Ti)，位于超晶格层103上方，与超晶格层103形成肖特基接触。
对应上述碳化硅肖特基100，本公开实施例还提供该碳化硅肖特基二极管100的制备方法，为制得上述的碳化硅肖特基二极管。图2是本公开实施例示出的一种碳化硅肖特基二极管的制备方法流程示意图。图3-图6是本公开实施例示出的一种碳化硅肖特基二极管的制备方法的相关步骤形成的剖面结构示意图。下面，参照图2和图3-图6来描述本公开实施例提出的碳化硅肖特基二极管的制备方法一个示例性方法的详细步骤。
如图2所示，本实施例的碳化硅肖特基二极管制备方法，包括如下步骤：
步骤S101：提供第一导电类型SiC衬底101。
其中，SiC衬底101晶圆厚度为350um至500um。
步骤S102：如图3，在SiC衬底101上方形成第一导电类型漂移层102。
具体地，漂移层102可以采用化学气相沉积(CVD)外延的方式形成，漂移层102为均匀掺杂的SiC层，根据SiC SBD耐压能力不同，外延形成的漂移层102厚度为5um至150um，外延工艺过程中，腔体温度为1400℃至1800℃。
步骤S103：如图4，在漂移层102上方形成超晶格层103，超晶格层103包括多个交替堆叠设置的第一导电类型掺杂层1032和第二导电类型掺杂层1031。
具体地，第一种方法采用CVD外延生长方式，并在外延生长的过程中交替引入第一导电类型掺杂剂和第二导电类型掺杂剂，在漂移层102上方依次形成交替堆叠的第一导电类型掺杂层1032和第二导电类型掺杂层1031，外延工艺过程中，腔体温度为1500℃至1800℃，温度控制精度±5℃。
第二种方法，采用离子注入的方式，在漂移层102上方交替注入第一导电类型高能离子和第二导电类型高能离子，以在漂移层102上方依次形成交替堆叠的第一导电类型掺杂层1032和第二导电类型掺杂层1031。
步骤S104：如图5，在SiC衬底101下方形成与SiC衬底101欧姆接触的阴极104。
具体地，通过溅射金属镍(Ni)，并在1000℃高温氩气保护下进行快速热退火，以在SiC衬底101与阴极104之间形成SiC/Ni欧姆接触，接触电阻率小于1E-5Ω/cm2。由于欧姆接触退火温度高于肖特基接触退火温度，因而先进行阴极104的制程，先进行欧姆接触退火，这样欧姆接触才不会在后续的阳极制程时的肖特基退火中受到破坏。
步骤S105：如图6，在超晶格层103上方形成与超晶格层103肖特基接触的阳极105。
具体地，通过溅射金属钛(Ti)，并在500℃温度下进行快速热退火，在超晶格层103与阳极105之间形成SiC/Ti肖特基接触。
对应地，第一导电类型和所述第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。
在本实施例中，通过在SiC SBD的漂移层102上方形成超晶格层103，使得在SiCSBD阳极施加负电压，二极管肖特基接触反偏时，超晶格层103可以与漂移层102形成PN结，通过PN结空间电荷区降低SiC SBD器件的反向漏电；当SiC SBD阳极施加正电压，二极管肖特基接触正偏时，超晶格层103中空间电荷区减小，电子通过遂穿效应穿过超晶格层103形成的阻挡层，不增加导通电阻。本公开解决了SiC SBD反向漏电过大的问题，提升了SiC SBD的性能。
实施例二
如图7所示，本公开实施例提供另一种碳化硅肖特基二极管200，其包括：SiC衬底201、漂移层202、超晶格层203、阴极204和阳极205。
示例性地，SiC衬底201为第一导电类型的SiC衬底，SiC衬底201的厚度350um至500um。
漂移层202包括第一漂移层2021和第二漂移层2022。
第一漂移层2021为第一导电类型的漂移层，位于SiC衬底201上方。
第二漂移层2022为第一导电类型的漂移层，位于超晶格层203上方。
根据SiC SBD耐压能力不同，外延形成的漂移层202的总厚度为5um至150um。
本实施例中，超晶格层203位于漂移层202内部，第一漂移层2021和第二漂移层2022之间。
超晶格层203包括多个交替堆叠设置的第一导电类型掺杂层2032和第二导电类型掺杂层2031，超晶格层203的厚度小于或等于碳化硅电子平均自由程。超晶格层203内第一导电类型掺杂层2032的层数与第二导电类型掺杂层2031的层数相同，各介于2至10层之间。漂移层202上方，沿着从下到上的方向，超晶格层203中的奇数层为第二导电类型掺杂层2031，偶数层为第一导电类型掺杂层2032。
第二导电类型掺杂层2031为SiC掺杂薄层，掺杂浓度大于漂移层202的掺杂浓度一个数量级，厚度小于或等于碳化硅电子平均自由程的1/4。
第一导电类型掺杂层2032为SiC掺杂薄层，掺杂浓度大于漂移层202的掺杂浓度一个数量级，厚度小于或等于碳化硅电子平均自由程的1/4。
在本实施例中，第一导电类型和所述第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。具体地，根据实际需要制备的器件类型进行合理选择即可。
阴极204为金属镍(Ni)，位于SiC衬底201下方，与SiC衬底201形成欧姆接触。
阳极205为金属钛(Ti)，位于第二漂移层2022上方，与第二漂移层2022形成肖特基接触。
本公开实施例还提供一种碳化硅肖特基二极管的制备方法，为制得上述的碳化硅肖特基二极管。图8是本公开实施例示出的另一种碳化硅肖特基二极管的制备方法流程示意图。
如图8所示，本实施例的碳化硅肖特基二极管制备方法，包括如下步骤：
步骤S201：提供第一导电类型SiC衬底201。
其中，SiC衬底201晶圆厚度为350um至500um。
步骤S202：在SiC衬底201上方形成第一导电类型的第一漂移层2021。
具体地，第一漂移层2021的形成采用CVD外延方式，第一漂移层2021为均匀掺杂的SiC层，外延工艺过程中，腔体温度为1400℃至1800℃。
步骤S203：在第一漂移层2021上方形成超晶格层203，超晶格层203包括多个交替堆叠设置的第一导电类型掺杂层2032和第二导电类型掺杂层2031。
具体地，第一种方法采用CVD外延生长方式，并在外延生长的过程中交替引入第一导电类型掺杂剂和第二导电类型掺杂剂，在第一漂移层2021上方依次形成交替堆叠的第一导电类型掺杂层2032和第二导电类型掺杂层2031，外延工艺过程中，腔体温度为1500℃至1800℃，温度控制精度±5℃。
第二种方法，采用离子注入的方式，在第一漂移层2021上方交替注入第一导电类型高能离子和第二导电类型高能离子，以在第一漂移层2021上方依次形成交替堆叠的第一导电类型掺杂层2032和第二导电类型掺杂层2031。
步骤S204：在超晶格层203上方形成第一导电类型的第二漂移层2022。
具体地，第二漂移层2022的形成采用CVD外延方式，第二漂移层2022为均匀掺杂的SiC层，外延工艺过程中，腔体温度为1400℃至1800℃。
根据SiC SBD耐压能力不同，外延形成的第一漂移层2021和第二漂移层2022的总厚度为5um至150um。
步骤S205：在SiC衬底201下方形成与SiC衬底201欧姆接触的阴极204。
具体地，通过溅射金属镍(Ni)，并在1000℃高温氩气保护下进行快速热退火，以在SiC衬底201与阴极204之间形成SiC/Ni欧姆接触，接触电阻率小于1E-5Ω/cm2。由于欧姆接触退火温度高于肖特基接触退火温度，因而先进行阴极204的制程，先进行欧姆接触退火，这样欧姆接触才不会在后续的阳极制程时的肖特基退火中受到破坏。
步骤S206：在第二漂移层2022上方形成与第二漂移层2022肖特基接触的阳极205。
具体地，通过溅射金属钛(Ti)，并在500℃温度下进行快速热退火，在第二漂移层2022与阳极205之间形成SiC/Ti肖特基接触。
对应地，第一导电类型和第二导电类型的导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。
在本实施例中，通过在SiC SBD的漂移层202内部形成超晶格层203，使得在SiCSBD阳极施加负电压，二极管肖特基接触反偏时，超晶格层203可以与漂移层202形成PN结，通过PN结空间电荷区降低SiC SBD器件的反向漏电；当SiC SBD阳极施加正电压，二极管肖特基接触正偏时，超晶格层203中空间电荷区减小，电子通过遂穿效应穿过超晶格层203形成的阻挡层，不增加导通电阻。本公开解决了SiC SBD反向漏电过大的问题，提升了SiC SBD的性能。
实施例三
如图9所示，本公开实施例提供另一种碳化硅肖特基二极管300，其包括：SiC衬底301、漂移层302、超晶格层303、阴极304和阳极305。
示例性地，SiC衬底301为第一导电类型的SiC衬底，SiC衬底301的厚度350um至500um。
本实施例中，超晶格层303位于SiC衬底301上方，漂移层302下方，即位于和SiC衬底301和漂移层302的交界处。
超晶格层303包括多个交替堆叠设置的第一导电类型掺杂层3032和第二导电类型掺杂层3031，超晶格层303的厚度小于或等于碳化硅电子平均自由程。超晶格层303内第一导电类型掺杂层3032的层数与第二导电类型掺杂层3031的层数相同，各介于2至10层之间。漂移层302上方，沿着从下到上的方向，超晶格层303中的奇数层为第二导电类型掺杂层3031，偶数层为第一导电类型掺杂层3032。
第二导电类型掺杂层3031为SiC掺杂薄层，掺杂浓度大于漂移层302的掺杂浓度一个数量级，厚度不超过碳化硅电子平均自由程的1/4。
第一导电类型掺杂层3032为SiC掺杂薄层，掺杂浓度大于漂移层302的掺杂浓度一个数量级，厚度不超过碳化硅电子平均自由程的1/4。
漂移层302为第一导电类型的漂移层，位于超晶格层303上方，根据SiC SBD耐压能力不同，外延形成的漂移层302的总厚度为5um至150um。
在本实施例中，第一导电类型和第二导电类型的导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。具体地，根据实际需要制备的器件类型进行合理选择即可。
阴极304为金属镍(Ni)，位于SiC衬底301下方，与SiC衬底301形成欧姆接触。
阳极305为金属钛(Ti)，位于漂移层302上方，与漂移层302形成肖特基接触。
本公开实施例还提供一种碳化硅肖特基二极管的制备方法，为制得上述的碳化硅肖特基二极管。图10是本公开实施例示出的另一种碳化硅肖特基二极管的制备方法流程示意图。
如图10所示，本实施例的碳化硅肖特基二极管制备方法，包括如下步骤：
步骤S301：提供第一导电类型SiC衬底301。
其中，SiC衬底301晶圆厚度为350um至500um，需保证SiC衬底301表面清洁。
步骤S302：在SiC衬底301上方形成超晶格层303，超晶格层303包括多个交替堆叠设置的第一导电类型掺杂层3032和第二导电类型掺杂层3031。
具体地，第一种方法采用CVD外延生长方式，并在外延生长的过程中依次引入第一导电类型掺杂剂和第二导电类型掺杂剂，在SiC衬底301上方依次形成交替堆叠的第一导电类型掺杂层3032和第二导电类型掺杂层3031，外延工艺过程中，腔体温度为1500℃至1800℃，温度控制精度±5℃。
第二种方法，采用离子注入的方式，在SiC衬底301上方交替注入第一导电类型高能离子和第二导电类型高能离子，以在SiC衬底301上方依次形成交替堆叠的第一导电类型掺杂层3032和第二导电类型掺杂层3031。
步骤S303：在超晶格层303上方形成第一导电类型的漂移层302。
具体地，漂移层302的形成采用CVD外延方式，漂移层302为均匀掺杂的SiC层。根据SiC SBD耐压能力不同，外延形成的漂移层302厚度为5um至150um外延工艺过程中，腔体温度为1400℃至1800℃。
步骤S304：在SiC衬底301下方形成与SiC衬底301欧姆接触的阴极304。
具体地，通过溅射金属镍(Ni)，并在1000℃高温氩气保护下进行快速热退火，以在SiC衬底301与阴极304之间形成SiC/Ni欧姆接触，接触电阻率小于1E-5Ω/cm2。由于欧姆接触退火温度高于肖特基接触退火温度，因而先进行阴极304的制程，先进行欧姆接触退火，这样欧姆接触才不会在后续的阳极制程时的肖特基退火中受到破坏。
步骤S305：在漂移层302上方形成与漂移层302肖特基接触的阳极305。
具体地，通过溅射金属钛(Ti)，并在500℃温度下进行快速热退火，在漂移层302与阳极305之间形成SiC/Ti肖特基接触。
对应地，第一导电类型和第二导电类型的导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。
在本实施例中，通过在SiC SBD的SiC衬底301和漂移层302的交界处形成超晶格层303，使得在SiC SBD阳极施加负电压，二极管肖特基接触反偏时，超晶格层303可以与漂移层302形成PN结，通过PN结空间电荷区降低SiC SBD器件的反向漏电；当SiC SBD阳极施加正电压，二极管肖特基接触正偏时，超晶格层303中空间电荷区减小，电子通过遂穿效应穿过超晶格层303形成的阻挡层，不增加导通电阻。本公开解决了SiC SBD反向漏电过大的问题，提升了SiC SBD的性能。
实施例四
在实施例一的基础上，本实施例提供一种的N型碳化硅肖特基二极管制备方法，如图2所示，本实施例的N型碳化硅肖特基二极管制备方法，包括如下步骤：
步骤S101：提供N型SiC衬底101。
其中，N型SiC衬底101晶圆厚度为350um至500um，需保证N型SiC衬底101表面清洁。
步骤S102：如图3，在N型SiC衬底101上方形成N型漂移层102。
具体地，N型漂移层102的形成采用CVD外延方式，N型漂移层102为均匀掺杂的SiC层，根据SiC SBD耐压能力不同，外延形成的漂移层102的掺杂浓度为1E14cm-3至1E17cm-3，厚度为5um至150um，外延工艺过程中，腔体温度为1400℃至1800℃。
步骤S103：如图4，在N型漂移层102上方形成超晶格层103，超晶格层103包括多个交替堆叠设置的第一导电类型掺杂层1032和第二导电类型掺杂层1031。
具体地，第一种方法采用CVD外延生长方式，并在外延生长的过程中依次引入N型掺杂剂和P型掺杂剂，在N型漂移层102上方形成交替堆叠的N型掺杂层1032和P型掺杂层1031，外延工艺过程中，腔体温度为1500℃至1800℃，温度控制精度±5℃。
第二种方法，采用离子注入的方式，在N型漂移层102上方交替注入N型高能离子和P型高能离子，以在N型漂移层102上方依次形成交替堆叠的N型掺杂层1032和P型掺杂层1031。
超晶格层103的厚度小于或等于碳化硅电子平均自由程，为
至
超晶格层103内N型掺杂薄层1032的层数与P型掺杂薄层1031的层数相同，各介于2层至10层之间。N型漂移层102上方，沿着从下到上的方向，超晶格层103中的奇数层为P型掺杂层1031，偶数层为N型掺杂层1032。
P型掺杂薄层1031掺杂浓度大于N型漂移层102的掺杂浓度一个数量级，为1E15cm-3至1E18cm-3，厚度不超过碳化硅电子平均自由程的1/4，为
N型掺杂薄层1032掺杂浓度大于N型漂移层102的掺杂浓度一个数量级，为1E15cm-3至1E18cm-3，厚度不超过碳化硅电子平均自由程的1/4，为
步骤S104：如图5，在N型SiC衬底101下方形成与SiC衬底101欧姆接触的阴极104。
具体地，通过溅射金属镍(Ni)，并在1000℃高温氩气保护下进行快速热退火，以在N型SiC衬底101与阴极104之间形成SiC/Ni欧姆接触，接触电阻率小于1E-5Ω/cm2。由于欧姆接触退火温度高于肖特基接触退火温度，因而先进行阴极104的制程，先进行欧姆接触退火，这样欧姆接触才不会在后续的阳极制程时的肖特基退火中受到破坏。
步骤S105：如图6，在超晶格层103上方形成与超晶格层103肖特基接触的阳极105。
具体地，通过溅射金属钛(Ti)，并在500℃温度下进行快速热退火，在超晶格层103与阳极105之间形成SiC/Ti肖特基接触。
在本实施例中，通过在SiC SBD的N型漂移层102上方形成超晶格层103，使得在SiCSBD阳极施加负电压，二极管肖特基接触反偏时，超晶格层103可以与N型漂移层102形成PN结，通过PN结空间电荷区降低SiC SBD器件的反向漏电；当SiC SBD阳极施加正电压，二极管肖特基接触正偏时，超晶格层103中空间电荷区减小，电子通过遂穿效应穿过超晶格层103形成的阻挡层，不增加导通电阻。本公开解决了SiC SBD反向漏电过大的问题，提升了SiCSBD的性能。
以上仅为本公开的优选实施例而已，并不用于限制本公开，对于本领域的技术人员来说，本公开可以有各种更改和变化。凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。虽然本公开所公开的实施方式如上，但的内容只是为了便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属技术领域内的技术人员，在不脱离本公开所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本公开的保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (12)
1.一种碳化硅肖特基二极管，其特征在于，包括：
第一导电类型碳化硅衬底；
位于所述衬底上方的第一导电类型漂移层；
位于所述漂移层上方的超晶格层，所述超晶格层包括多个交替堆叠设置的第一导电类型掺杂层和第二导电类型掺杂层；
位于所述衬底下方并与所述衬底形成欧姆接触的阴极；
位于所述超晶格层上方并与所述超晶格层形成肖特基接触的阳极。
2.根据权利要求1所述的碳化硅肖特基二极管，其特征在于，在所述超晶格层内，所述第一导电类型掺杂层的层数与所述第二导电类型掺杂层的层数相同。
3.根据权利要求2所述的碳化硅肖特基二极管，其特征在于，在所述漂移层上方，沿着从下到上的方向，所述第二导电类型掺杂层和所述第一导电类型掺杂层分别为所述超晶格层中的奇数层和偶数层。
4.根据权利要求1所述的碳化硅肖特基二极管，其特征在于，所述超晶格层的厚度小于或等于碳化硅电子平均自由程。
5.根据权利要求1所述的碳化硅肖特基二极管，其特征在于，所述第一导电类型掺杂层和/或所述第二导电类型掺杂层的厚度小于或等于碳化硅电子平均自由程的1/4。
6.一种如权利要求1-5中任一项所述的碳化硅肖特基二极管的制备方法，其特征在于，包括以下步骤：
提供第一导电类型碳化硅衬底；
在所述衬底上方形成第一导电类型漂移层；
在所述漂移层上方形成超晶格层，所述超晶格层包括多个交替堆叠设置的第一导电类型掺杂层和第二导电类型掺杂层；
在所述衬底下方形成与所述衬底欧姆接触的阴极；
在所述超晶格层上方形成与所述超晶格层肖特基接触的阳极。
7.根据权利要求6所述的碳化硅肖特基二极管的制备方法，其特征在于，所述在所述漂移层上方形成超晶格层的步骤，包括：
采用外延生长的方式，并在外延生长的过程中交替引入第一导电类型掺杂剂和第二导电类型掺杂剂，以在所述漂移层上方依次形成交替堆叠的第一导电类型掺杂层和第二导电类型掺杂层。
8.根据权利要求6所述的碳化硅肖特基二极管的制备方法，其特征在于，所述在所述漂移层上方形成超晶格层的步骤，包括：
采用离子注入的方式，在所述漂移层上方交替注入第一导电类型高能离子和第二导电类型高能离子，以在所述漂移层上方依次形成交替堆叠的第一导电类型掺杂层和第二导电类型掺杂层。
9.一种碳化硅肖特基二极管，其特征在于，包括：
第一导电类型碳化硅衬底；
位于所述衬底上方的第一导电类型的第一漂移层；
位于所述第一漂移层上方的超晶格层，所述超晶格层包括多个交替堆叠设置的第一导电类型掺杂层和第二导电类型掺杂层；
位于所述超晶格层上方的第一导电类型的第二漂移层；
位于所述衬底下方并与所述衬底形成欧姆接触的阴极；
位于所述第二漂移层上方并与所述第二漂移层形成肖特基接触的阳极。
10.一种如权利要求9所述的碳化硅肖特基二极管的制备方法，其特征在于，包括以下步骤：
提供第一导电类型碳化硅衬底；
在所述衬底上方形成第一导电类型的第一漂移层；
在所述第一漂移层上方形成超晶格层，所述超晶格层包括多个交替堆叠设置的第一导电类型掺杂层和第二导电类型掺杂层；
在所述超晶格层上方形成第一导电类型的第二漂移层；
在所述衬底下方形成与所述衬底欧姆接触的阴极；
在所述第二漂移层上方形成与所述第二漂移层肖特基接触的阳极。
11.一种碳化硅肖特基二极管，其特征在于，包括：
第一导电类型碳化硅衬底；
位于所述衬底上方的超晶格层，所述超晶格层包括多个交替堆叠设置的第一导电类型掺杂层和第二导电类型掺杂层；
位于所述超晶格层上方的第一导电类型漂移层；
位于所述衬底下方并与所述衬底形成欧姆接触的阴极；
位于所述漂移层上方并与所述漂移层形成肖特基接触的阳极。
12.一种如权利要求11所述的碳化硅肖特基二极管的制备方法，其特征在于，包括以下步骤：
提供第一导电类型碳化硅衬底；
在所述衬底上方形成超晶格层，所述超晶格层包括多个交替堆叠设置的第一导电类型掺杂层和第二导电类型掺杂层；
在所述超晶格层上方形成第一导电类型漂移层；
在所述衬底下方形成与所述衬底欧姆接触的阴极；
在所述漂移层上方形成与所述漂移层肖特基接触的阳极。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1349663A (zh) * | 2000-03-03 | 2002-05-15 | 松下电器产业株式会社 | 半导体装置 |
| CN1414605A (zh) * | 2001-10-25 | 2003-04-30 | 松下电器产业株式会社 | 半导体衬底、半导体元件及其制造方法 |
| US20060118824A1 (en) * | 2003-08-08 | 2006-06-08 | Sanken Electric Co., Ltd. | Semiconductor device with reduced leakage current, and method of fabrication |
| CN103875073A (zh) * | 2011-10-14 | 2014-06-18 | 富士通株式会社 | 半导体装置及其制造方法、电源装置 |
| CN104617160A (zh) * | 2015-01-28 | 2015-05-13 | 工业和信息化部电子第五研究所 | 肖特基二极管及其制造方法 |
-
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1349663A (zh) * | 2000-03-03 | 2002-05-15 | 松下电器产业株式会社 | 半导体装置 |
| CN1414605A (zh) * | 2001-10-25 | 2003-04-30 | 松下电器产业株式会社 | 半导体衬底、半导体元件及其制造方法 |
| US20060118824A1 (en) * | 2003-08-08 | 2006-06-08 | Sanken Electric Co., Ltd. | Semiconductor device with reduced leakage current, and method of fabrication |
| CN103875073A (zh) * | 2011-10-14 | 2014-06-18 | 富士通株式会社 | 半导体装置及其制造方法、电源装置 |
| CN104617160A (zh) * | 2015-01-28 | 2015-05-13 | 工业和信息化部电子第五研究所 | 肖特基二极管及其制造方法 |
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| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| GR01 | Patent grant | ||
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