CN1127375A - 电子装置的复位电路 - Google Patents

Abstract

一处理器将一表示处理状态的状态信号输出到一复位电路。当收到来自外部复位开关的一复位信号时，复位电路在状态信号允许一复位操作时将复位信号输出到处理器的复位端子。复位电路还有一当收到一外部输入复位信号时开始一计数操作的计数器。既使当处理器处于一失控状态并且不能输出允许复位操作的状态信号时，一强制复位信号也可在计数器计数了一预定时间后被供给到处理器。

Description

电子装置的复位电路

本发明涉及一种用在电子装置中的复位电路，特别涉及一种用于象CPU(中央处理器)和MPU(微处理器)这样的处理器的复位电路。

一个复位操作指的是将所有象寄存器和计数器这样的触发器的Q输出都置为“O”电平(即“L”)。在一象CPU和MPU这样的运算及逻辑处理器中，系统依据一通电操作而被优先地设置在一预定状态，因而利用一电源电压的产生作为信号的通电复位被经常地使用。

另一方面，通过利用外部装置的复位开关，系统也可与经通电操作一样被复位，或者运算和逻辑处理器被初始化。

因此，通常上述的运算和逻辑处理器都有一个复位端子或清零端子用于对内部电路进行初始化。当一复位信号被加到该复位端子时，诸如触发器这样的内部电路即被初始化。

通常，对于诸如CPU和MPU这样一运算和逻辑处理器(以下简称为处理器)来说，提供有

1、将一复位信号强制性地加到处理器的复位端子的复位电路，或者

2、一在处理器中进行软件处理等的状态下，当软件处理被临时中断时，将一复位信号加到处理器的复位端子上的复位电路。

更具体地，在上述1的情况下依据外部输入的一复位信号请求生成一复位信号(更具体地说是一复位脉冲)，所生成的复位信号而后被输出到处理器的复位端子，从而使该处理器的内部单元被初始化。

在上述2的情况下，运算处理器一般依据预定的程序执行各个处理过程。当程序处理过程被执行时，预定的状态信息在正常的运行过程中被输出。这样，如果程序执行处理过程由于某些原因而导致失控并且不再有状态信息被输出时，就可判定在程序执行处理过程中出现了异常。此时，一复位信号作为一中断信号被输出到处理器的复位端子，从而执行对处理器的初始化。

然而，在上述情况1所提到的复位方案中，如果在对诸如内部RAM(随机存取存储器)的取存过程中处理器发出一复位信号请求，一复位信号即被输出到该处理器的复位端。因此，会出现下面的问题。

更具体地，在这样一个存储器的存取状态中，存储器中存储的信息通过重写或类似的操作而正在被改变，并且存储器的内容尚未被定义。因而，当处理器在这样的不稳定状态下被复位时，存储器中的内容就有可能被破坏。

例如，禁止抽出正在软盘驱动器(FDD)中执行存取的软盘(FD)也是基于这个原因。如果处理过程在存储器的内容被破坏的情况下继续进行，就会出现意想不到的故障。

在上述的情况2所提到的复位方案中，当程序执行处理过程由于某些原因而导致失控并且不再有状态信息被输出时，就可判定在程序执行处理过程中出现了异常，并且一复位信号作为一中断信号被输出到处理器的复位端子。因此，会出现下面的问题。

更具体地，如果一等待端子或总线保持端子等也因处理器的失控而被锁死，则状态信息在处理器处于失控状态的整个过程中被固定在其当前状态。因而，处理器再也不能被复位。

本发明的一个目的是可靠地将电子装置中的处理器复位，同时保护外围电路的内容不被破坏。

为了实现上述目的，根据本发明的一个方面，提供了一种带有一处理器、一存储器和一复位电路的电子装置，其中的处理器具有一复位端子并且输出一表示至少一对于存储器的数据写状态的处理状态(PS)信号，并且其中的复位电路具有一当PS信号表示数据写状态时可被控制而不能起作用的门电路，和一用于将一外部输入的复位信号通过该门电路传送到处理器的复位端子的线路。

根据本发明的另一个方面，提供了一种用于输出一复位信号到处理器以对该处理器的运行进行初始化的复位电路，它包括：用于生成复位信号的复位信号生成装置；用于测定处理器的处理过程中一特定状态的状态检测装置；以及用于在状态检测装置测定到处理器处理过程中特定状态的条件下将复位信号生成装置生成的复位信号输出到处理器的复位信号输出控制装置。

本发明的其他目的和优点将在下面的说明中给出，其中部分可从说明中显而易见，或通过实践本发明而获得。本发明的目的和优点可通过在所附的权利要求中特别指出的装置及其组合而被实现和获得。

在作为本说明书一部分的附图中给出了本发明的目前较佳的实施例，并且它们同上面所给出的一般性说明以及下面所给出的较佳实施例的详细描述一起用来对本发明的原理进行解释。

图1为示出了本发明第一实施例的复位电路的整体结构的方框图；

图2为示出了一强制复位电路的主要部分的结构的方框图；

图3为一表示CPU的一存储器存取状态的PS信号的时序图；

图4为一用来说明复位电路的一处理状态复位操作的时序图；

图5为一用来说明复位电路的软件性态复位操作的时序图；

图6为一用来说明在失控状态下复位电路一强制复位操作的时序图；以及

图7示出了本发明第二实施例的复位电路的整体结构的方框图。

下面将参照附图对本发明的实施例进行说明。[第一实施例]

下面将参照图1到图6对本发明第一实施例的一复位电路进行说明。

图1示出了采用第一实施例的复位电路1的一电子装置的整体结构的方框图。

参见图1，本实施例的复位电路1是由一用于储存由一外部复位开关4提供的一复位脉冲的触发器(F/F)2、一用于储存由CPU6提供的一软件性态信号的触发器3、一与(AND)门8、一或(OR)门9、以及一强制复位电路5构成。参考编号7是指通过一总线与CPU6相连的作为外围电路的存储器。

当按下外部复位开关4时触发器2将生成的复位脉冲锁存然后输出该锁存的复位脉冲到与门8的一输入端以及强制复位电路5。另外，当将被加到CPU6的复位端子的复位信号被供给到触发器2的复位端子时，触发器2随CPU6的复位操作而同时被复位。

触发器3一般输出一高(“H”)电平信号。当触发器3在特定的软件执行处理过程中将从CPU6输出的一复位禁止性态信号锁存时，它输出低(“L”)电平信号到与门8的输入端。更具体地，在诸如字符替换程序的特定软件中，其中正被写入一存储器的数据会因在程序执行过程中的复位操作被破坏，对于这样的软件，一复位禁止性态设置指令在字符替换执行前即被执行，从而输出一复位禁止性态信号。当字符替换完成后，一禁止取消指令被执行以清除存于触发器3中的禁止性态信号，从而将触发器3的输出恢复到高电平。下面将从触发器3输出的信号称作软件性态信号。

触发器2的输出端子、触发器3的输出端子、以及表示CPU6的存取状态(处理状态)的信号(以下称为PS信号)的输出端子分别与与门8的输入端子相连。与门8的输出端子与或门9的一输入端子相连。PS信号(在后将进行详细说明)是一表示CPU6向存储器7进行存取的状态的信号。

与门8的输出端子与或门9的一输入端子相连。或门9的另一输入端子与强制复位电路5的输出端子相连。

更具体地，在该电路中，当从CPU6输出的PS信号和来自触发器3的软件性态信号都处于高电平，同时从触发器2输入一复位脉冲时，或当一复位脉冲从强制复位电路5被输出时，则一复位信号即从或门9被输出到CPU6。

图2为一方框图，其示出了强制复位电路5的结构。强制复位电路5是由一用作计数电路的计数器5a、异或非(exclusive NOR)门5b和5c、与门5d、反相器10、以及寄存器11到14构成。强制复位电路5这样构成，即使其在收到来自触发器2的一复位脉冲后经过一预定的时间输出一复位信号。

触发器2的输出端子与作为计数器5a的输入端子的一起始端子相连。触发器2的输出端子经反相器10与其复位端子相连。

寄存器11和12可根据计数器5a的计数值保存两位的秒数(second figures)。寄存器11和12的内容分别与异或非门5b和5c的相应的输入端子相连。

寄存器13和14分别与异或非门5b和5c的另一输入端子相连。寄存器13和14根据一写信号(下面称为WR信号)将经一数据总线从CPU6输出的强制复位时间数据锁存。寄存器13和14的内容通过异或非门5b和5c同寄存器11和12的内容进行比较。在这种情况下，强制复位时间被定义为两位秒数并且可在1到99的范围内被自由地设置。这就是说，任意的时间都能以秒的方式被设置，在第一实施例中，时间被设置为5秒。

更具体地，当从触发器2输入一复位脉中时，该复位脉冲被直接加到计数器5a的起始端子上，并且与此同时，该复位脉冲经反相器10被加到其复位端子上，从而使计数器5a开始计数操作。

根据计数器5a的计数操作，所经过的秒数根据计数值被存到寄存器11和12中。存于寄存器11和12中的秒数被与一根据来自CPU6的写信号预先存储在寄存器13和14中作为一强制复位时间的设置值通过异或非门5b和5c进行比较。如果这些值彼此一致，则从异或非门5b和5c输出高电平的信号。结果，从与门5d输出一强制复位脉冲。

图3是一表示CPU6对存储器7的存取状态的PS信号的时序图。CPU6根据一基准时钟执行诸如(1)读取一指令、(2)解码一指令、(3)执行一指令、以及(4)传送数据(储存数据)到存储器7的一系列处理过程。

在第一实施例中，在利用总线对存储器7的存取末被执行时，CPU6输出一PS信号。因而，在被执行的用于对存储器7进行读/写存取的(1)读取一指令或(4)储存数据的过程中，一低电平信号作为PS信号被输出。而在不需对存储器7进行存取作为CPU的内部过程的(2)解码一指令或(3)执行一指令的过程中，一高电平信号作为PS信号被输出。

下面将参照图4到图6对示于图1的复位电路1的工作过程进行说明。通过处理状态的复位控制(图4)：

当CPU6在执行一指令的解码和执行，同时软件又末禁止复位操作时，则加到与门8的软件性态信号和PS信号均为高电平。当一复位脉冲通过一外部操作在在此时被送到触发器2时，该来自触发器2的复位脉冲通过与门8并立刻经或门9被送到CPU6的复位端子。这样CPU6即根据该复位操作立刻开始复位操作。

另一方面，当CPU6在执行一指令的读取或数据的存储，同时软件末禁止复位操作时，则一经由触发器3的高电平的软件性态信号和一低电平的PS信号被加到与门8。这样，当在此时从触发器2收到一复位脉冲时，从与门8的输出为低电平，这样就没有复位信号从或门9输出。当CPU继读其运行，并且PS信号呈“高”时，或门9输出一复位信号，此时，强制复位电路5因收到复位脉冲而执行计数操作。然而，由于PS信号只在很短的时间里呈“高”，因而计数器5a在强制复位信号被输出前即被复位。通过软件的复位控制(图5)：

图5是用来说明在软件控制下复位电路1的复位操作的时间图。

当一复位脉冲通过操作外部开关被送到触发器2时，该复位脉冲被触发器2锁存。该锁存的复位脉冲从触发器2被加到与门8及强制复位电路5。随着这一操作，强制复位电路5中的计数器5a开始计数操作。

另一方面，一软件性态信号从触发器3被送到与门8。当包括存储器存取的软件处理过程被CPU6执行时，软件性态信号呈“低”。例如，在字符替换过程通过字处理程序或类似程序的文件建立软件被执行时，CPU6输出复位禁止性态信号，随后触发器3将软件性态信号设置在一低电平。

在此过程中，当一复位脉冲在CPU6的字符替换处理过程中从触发器2被输出时，来自触发器3的软件性态信号呈“低”。因此，既使当加到与门8的PS信号呈“高”时，也没有复位信号从或门9输出。当软件性态(复位禁止性态)在软件处理过程完成后被取消(即，为“高”)，并且PS信号呈“高”时，则一复位信号被输出使CPU6执行复位操作。强制复位操作(图6)：

图6为一说明在CPU6处于失控状态时一强制复位操作的时间图。

假设CPU6在执行软件处理过程中出现失控，例如CPU6在对存储器7的存取过程中被锁死，由于CPU6保持对存储器7的存取状态，因而PS信号保持在“低”电平。因此，既使当一复位脉冲通过外部操作被送到触发器2并且该复位脉中从触发器2被输出，由于PS信号处于“低”电平，该复位脉冲在这种情况下也不能从与门8被输出到或门9。

然而，在复位脉冲从触发器2被输出的同时，强制复位电路5中的计数器5a开始计数操作。当达到一预定的计数值(本例中为5秒)时，一强制脉冲即被输出到或门9，从而对CPU进行强制复位。

在上述的第一实施例中，从CPU6输出的PS信号因存储器7在(2)解码一指令或(3)执行一指令的过程中末被存取而呈“高”。然而，复位电路的构成并不局限于这样的配置。由于在(1)读取一指令的过程中，仅执行了从存储器7中读一指令，因而在(1)读取一指令的过程中，一“高”电平的信号也可以作为PS信号被输出。

在上述的实施例中，CPU6是作为一运算装置被举例说明的。然而，用于接收复位信号的运算装置并不局限于CPU6。[第二实施例]

类似地，强制复位电路5并不局限于上述结构。例如，如图7所示，它当然也可以为具有同样功能的另一种结构所替代。

图7示出了第二实施例的一复位电路20的整体结构的方框图。与图1中所使用的相同的参考编号在图7中代表相同的元件。

参见图7，在复位电路20中的一强制复位电路30由一翻转检测电路301、一计数器302、以及一与门303构成。

翻转检测电路301在处理状态(PS信号)变化时输出一复位信号到计数器302的复位端子。计数器302根据从翻转检测电路301输出的复位信号被复位并且对从输入端子输入的一时钟脉冲(CK)进行计数。当计数值达到一预定值(例如5秒)时，一“高”电平信号被输出到与门303的一个输入端子。

与门303的一个输入端子与计数器302的输出端子相连，正如上面所述。与门303的另一个输入端子与触发器2的输出端子相连，并且它的输出端子与或门9的一输入端子相连。

在正常的运行过程中，从CPU6输出的PS信号是以“高”→“低”→“高”→……的方式交替倒置并且输出的。因而，如果PS信号在一预定的时间内没有发生倒置，则意谓着CPU6出现失控状态。

更具体地，在正常状态下，一复位信号在计数器302计数累加之前即从翻转检测电路301被送出，并且一复位操作被执行。然而，当CPU6处于失控状态时，没有复位信号从翻转检测电路301送出，而一计数累加信号被输出到与门303。此时，当一复位脉冲从触发器2被加到与门303时，一强制复位信号从与门303被输出到或门9，并且一复位信号从或门9被输出到CPU6的复位端子。

因而，按照上述第二实施例中所述，一强制复位操作被执行。

对本领域的技术人员，其它的优点和修正是很容易被想到的。因此，本发明广义而言并不限于上述的特定细节及例示和说明的具体装置。不脱离由所附权利要求书所限定的一般性发明构思，可以做出各种修正。

Claims (16)

1、一种电子装置，包括：

一个处理器；

一个存储器；以及

一个复位电路；

其中所述处理器具有一复位端子并且输出一个表示至少一到所述存储器的数据写状态的处理状态(PS)信号并且

所述复位电路具有一当PS信号表示数据写状态时被控制使其不起作用的门电路，以及一将一外部输入复位信号通过所述门电路传送到所述处理器的所述复位端子的线路。

2、如权利要求1的电子装置，其中的PS信号当通过利用一总线对所述存储器进行读/写存取时被输出。

3、如权利要求2的电子装置，还包括一强制复位电路，用于当在接收到外部输入复位信号后，在经过预定的一段时间还没有PS信号输出时将一不同于所述复位信号的一滞后复位信号传送到所述处理器的所述复位端子。

4、如权利要求3的电子装置，其中所述的强制复位电路还具有一能够设置滞后复位信号的滞后时间的定时器电路。

5、如权利要求4的电子装置，还包括用于生成复位信号的一外部复位开关。

6、如权利要求1的电子装置，还包括一性态存储电路，并且

其中所述的处理器在预定的程序被执行以前可使所述性态存储电路储存用于禁止一复位操作的数据，以及

所述的门电路根据来自所述性态存储电路的复位禁止数据的输出被控制以关闭一通过门。

7、如权利要求6的电子装置，还包括一强制复位电路，用于当在接收外部输入复位信号后，在经过预定的一段时间还没有来自所述门电路的复位信号的输出时将一不同于所述复位信号的替代复位信号传送到所述处理器的所述复位端子。

8、如权利要求7的电子装置，其中所述的强制复位电路有一能够设置替代复位信号的滞后时间的定时器电路。

9、如权利要求8的电子装置，其中复位操作是从一外部复位开关被请求的。

10、一用于输出一复位信号到一处理器以对所述处理器的运行进行初始化的复位电路，包括：

用于生成复位信号的复位信号生成装置；

用于测定所述处理器的处理过程中的一特定状态的状态检测装置；以及

复位信号输出控制装置，用于在所述状态检测装置测定所述处理器的处理过程中的所述特定状态的条件下将所述信号生成装置生成的复位信号输出到所述处理器。

11、如权利要求10的电路，其中所述的状态检测装置具有用于根据依所述处理器的一处理操作的一状态信号输出测定所述特定状态的装置，其中的状态信号表示是否正在进行一存储器存取。

12、如权利要求11的电路，还包括：计数装置，用于根据所述复位信号生成装置的复位信号的生成开始一计数操作并当所述复位信号输出控制装置输出复位信号时对计数操作进行复位；以及强制复位装置，用于当所述计数装置计数到一预定时间时输出一强制复位信号。

13、如权利要求12的电路，其中被所述计数装置计数的时间可被自由地设置。

14、如权利要求11的电路，还包括用于储存用于当预定的软件将被所述处理器执行时禁止一复位操作的性态数据的性态存储装置，并且

其中所述的复位信号输出控制装置利用所述性态存储装置末储存用于禁止所述复位操作的性态数据作为一条件。

15、如权利要求14的电路，还包括：计数装置，用于根据所述复位信号生成装置的复位信号的生成开始一计数操作；以及强制复位装置，用于当所述计数装置在计数到一预定时间还没有来自所述复位信号输出控制装置的复位信号输出时输出一强制复位信号。

16、如权利要求15的电路，其中被所述计数装置计数的时间可被自由地设置。

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