CN112635553B - 薄膜晶体管的制作方法和显示装置 - Google Patents

薄膜晶体管的制作方法和显示装置 Download PDF

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Abstract

本申请提供了一种薄膜晶体管的制作方法和显示装置，涉及半导体领域。本申请提供的制作方法，通过在金属层上形成图形化的光刻胶。然后对去除了光刻胶的非遮挡区的金属层进行离子注入，增加非遮挡区中与遮挡区相邻的位置处的金属层的耐腐蚀性。这样使得后续进行腐蚀后，最终剩余的金属层所形成栅极的边缘具有平缓的斜坡，与基板的接触角比较小。在后续铺设栅极绝缘层之后，栅极绝缘层在铺设时厚度比较均匀，栅极的边缘与源极或者漏极之间不容易形成薄弱区域，从而降低了被击穿的风险，因此提高了薄膜晶体管的稳定性和寿命。显示装置包括了上述制作方法制得的薄膜晶体管，因此也具有性能稳定、寿命长的特点。

Description

薄膜晶体管的制作方法和显示装置
技术领域
本申请涉及半导体领域，具体而言，涉及一种薄膜晶体管的制作方法和显示装置。
背景技术
TFT(Thin Film Transistor)技术是采用新材料和新工艺的大规模半导体全集成电路制造技术，是液晶、无机和有机薄膜电致发光平板显示器的基础。其中的薄膜晶体管器件(TFT)是用于驱动像素点以实现显示功能的重要器件。但是现有的薄膜晶体管的制作工艺，容易使制成的薄膜晶体管出现薄弱点，在施加电压的情况下，容易导致器件击穿，从而影响器件的稳定性和寿命。
发明内容
本申请的目的包括，提供了一种薄膜晶体管的制作方法，其能够制作出性能稳定、寿命长的薄膜晶体管。本申请实施例还提供一种显示装置，包括上述的薄膜晶体管。
本申请的实施例可以这样实现：
第一方面，本申请提供一种薄膜晶体管的制作方法，包括：
在基板上形成金属层；
形成覆盖金属层的光刻胶，通过光刻方式除去部分光刻胶，形成被剩余的光刻胶覆盖的遮挡区和暴露金属层的非遮挡区；
在非遮挡区进行离子注入，以增强金属层在非遮挡区中与遮挡区相邻的位置处的耐腐蚀性；
对非遮挡区的金属层进行腐蚀，使剩余的金属层形成栅极；
制作栅极绝缘层、源极和漏极，以得到薄膜晶体管。
在可选的实施方式中，离子注入所采用的离子包括Ti离子、N离子或C离子中的至少一者。
在可选的实施方式中，离子注入包括利用电场或磁场使离子束偏转，以使离子束的轰击金属层表面。可选的，轰击方向与金属层表面呈预设倾角，离子束倾斜地朝向剩余的光刻胶与非遮挡区相邻的侧壁。
在可选的实施方式中，离子注入的注入剂量为(1～6)*1018cm-2。
在可选的实施方式中，离子注入的离子能量为10KeV～50KeV。
在可选的实施方式中，栅极在宽度方向上的两侧分别形成坡面，坡面与栅极的上表面之间的夹角大于120°。
在可选的实施方式中，离子注入使得金属层表面形成离子注入层，离子注入层的厚度与离子能量呈正相关，离子注入层的厚度从非遮挡区的边缘向中部逐渐减小。
在可选的实施方式中，金属层的材料包括Au、Mo、Al、Cu中的至少一种。
在可选的实施方式中，金属层的材料包括Al和Mo，对非遮挡区的金属层进行腐蚀所采用的腐蚀剂包括盐酸和氢氟酸。
第二方面，本申请提供一种显示装置，包括前述实施方式中任一项的制作方法制得的薄膜晶体管。
本申请实施例的有益效果包括：
本申请实施例提供的制作方法，通过在金属层上形成图形化的光刻胶。然后对去除了光刻胶的非遮挡区的金属层进行离子注入，增加非遮挡区中与遮挡区相邻的位置处的金属层的耐腐蚀性。这样使得后续进行腐蚀时，靠近遮挡区的金属层会更难被腐蚀，最终剩余的金属层形成栅极，栅极的边缘形成了较为平缓的斜坡，与基板的接触角比较小。由于栅极的边缘形成了较为平缓的斜坡，因此在后续铺设栅极绝缘层之后，栅极绝缘层在铺设时厚度比较均匀，栅极边缘处的厚度相较于其他位置的厚度不至于太小。在后续制作完源极和漏极之后，栅极的边缘与源极或者漏极之间不容易形成薄弱区域，从而降低了被击穿的风险，因此提高了薄膜晶体管的稳定性和寿命。
本申请实施例提供的显示装置包括了本申请实施例的制作方法制得的薄膜晶体管，因此具有性能稳定、寿命长的特点。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1至图5为现有的蚀刻工艺制作薄膜晶体管道的过程图；
图6至图10为现有的金属剥离工艺(lift-off)制作薄膜晶体管道的过程图；
图11为本申请一种实施例中薄膜晶体管的制作方法的流程图；
图12至图17为本申请一种实施例中制作薄膜晶体管的过程图。
图标：1’-基板；2’-金属层；3’-光刻胶；4’-栅极；5’-栅极绝缘层；6’-半导体层；7’-源极；8’-漏极；100-基板；200-金属层；210-离子注入层；300-光刻胶；400-栅极；500-栅极绝缘层；600-半导体层；700-源极；800-漏极。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本申请的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
需要说明的是，在不冲突的情况下，本申请的实施例中的特征可以相互结合。
薄膜晶体管(Thin Film Transistor，TFT)主要由栅极、栅极绝缘层、半导体层、源极、漏极构成，薄膜形成工艺采用与半导体制造技术类似的化学气相沉积法(ChemicalVapor Deposition，CVD)、光刻、蚀刻(Etch)及物理气相沉积(Physical VapourDeposition，PVD)等工艺技术，此类工艺步骤反复数次，连续膜层方可形成一个功能原件。而薄膜晶体管的工作原理是通过栅电压来调节沟道电阻，从而实现对漏极电流的有效控制。因此栅电阻的大小及稳定性对器件寿命至关重要。图1至图5为现有的蚀刻工艺制作薄膜晶体管道的过程图。请参考图1至图5，现有的蚀刻工艺制作薄膜晶体管，首先在基板1’上形成金属层2’，然后形成图形化的光刻胶3’，如图1所示。其中被光刻胶3’遮挡的金属层2’部分用于形成栅极4’，未被遮挡的部分会被腐蚀除去，得到如图2所示的结构，剥去光刻胶3’后形成图3所示的结构。由于腐蚀液会向遮挡区内腐蚀，最终所形成的栅极4’上表面与侧面仍形成了较为尖锐的角部，栅极4’两侧的形状会导致后续铺设的栅极绝缘层5’在此处较薄(薄于其他位置)，如图4所示。在此基础上，继续制作源极7’、漏极8’以及半导体层6’之后，得到薄膜晶体管。但是由于栅极绝缘层5’厚度不均匀，在栅极4’两侧位置处比较薄，此处形成薄弱区间，在施加电压的情况下，除了垂直电流还有侧边漏电流，出现击穿薄弱区域，导致器件不稳定，寿命降低。
采用金属剥离工艺(lift-off)制作的栅极4’在后续制备薄膜晶体管时同样容易存在薄弱区间。图6至图10为现有的金属剥离工艺(lift-off)制作薄膜晶体管道的过程图。如图6至图10所示，该工艺首先形成图形化的光刻胶3’，然后铺设金属层2’，如图6、图7所示。位于光刻胶3’上的金属层2’随光刻胶3’被去除掉，如图8所示。可见，由于工艺的问题，栅极4’两侧的角部位置容易出现尖锐的凸起，导致该处铺设栅极绝缘层5’之后成为较薄的薄弱区间，如图9和图10所示。因此，采用现有的该种工艺依然存在制作出的薄膜晶体管稳定性差，寿命短的问题。
可见，造成薄弱区间的原因之一，是因为栅极4’上表面与侧面之间的夹角较为尖锐(甚至在金属剥离工艺下可能凸出)。在图1至图5的现有工艺中，导致该问题出现的原因是在靠近光刻胶3’所覆盖的位置(遮挡区)处，腐蚀液依然保持了较强的腐蚀性，顺着遮挡区的边缘向下(甚至向遮挡区内)快速腐蚀，导致了栅极4’两侧不够平缓，栅极4’的侧面与上表面的夹角较为尖锐，因而导致了后续薄弱区间的出现。目前业内主要通过提高栅极绝缘层5’的薄膜质量来改善击穿电场，对器件薄弱点的击穿关注较少。
为了改善上述现有技术中的问题，本申请实施例提供一种薄膜晶体管的制作方法，在对金属蚀刻的之前，加入离子注入的手段，提高金属层局部的耐腐蚀性，使得制作出的栅极两侧较为平缓，这样使得铺设的栅极绝缘层能够更加均匀，不容易存在薄弱区间。
图11为本申请一种实施例中薄膜晶体管的制作方法的流程图；图12至图17为本申请一种实施例中制作薄膜晶体管的过程图。请参照图11至图17，本申请实施例提供的薄膜晶体管的制作方法，包括：
步骤S100，在基板上形成金属层。
如图12所示，在本实施例中，基板100可以采用Si基板100、玻璃基板100、柔性PI/PET等基板100，在本实施例中，采用了Si基板100。可选的，金属层200的材料包括Au、Mo、Al、Cu中的至少一种，比如在本实施例中，采用的Al和Mo双层结构(图中显示为一层)，Al位于上层。该步骤沉积的金属层200的材料应当根据所需要的栅极400进行选择。本步骤中，可以通过磁控溅射、电子束蒸镀等工艺在基板100上沉积金属层200。在本实施例中，采用了电子束蒸镀沉积30～150nm的Mo-Al叠层金属层200。
步骤S200，形成覆盖金属层的光刻胶，通过光刻方式除去部分光刻胶，形成被剩余的光刻胶覆盖的遮挡区和暴露金属层的非遮挡区。
在该步骤中，首先在金属层200上均匀地铺设一层光刻胶300。然后在光刻胶300上进行局部的曝光，根据光刻胶300的性质(正光刻胶或者负光刻胶)不同，被曝光或者未被曝光的光刻胶300能够被显影液洗去，剩余的光刻胶300则为图形化的光刻胶300，其遮挡的部分为遮挡区，未被遮挡的部分为非遮挡区，如图13所示。遮挡区的金属层200用于在后续步骤中形成栅极400的主体部分。
具体在本实施例中，在步骤S100形成的金属层200上滴涂正光刻胶300，旋涂速度500rpm5s低速匀胶，2000～4000rpm 30s高速成膜，胶膜的厚度约2～5μm，成膜之后样品在100℃的热板上烘烤60s，用掩膜版在光刻机紫外曝光8s，曝光后在显影液中显影2～3min，光刻胶300图形化，在100℃的热板上烘烤5～10min固胶。光刻胶300遮挡区是将形成栅极400的位置，非遮挡区为后续步骤中离子注入和刻蚀的区域。
步骤S300，在非遮挡区进行离子注入，以增强金属层在非遮挡区中与遮挡区相邻的位置处的耐腐蚀性。
该步骤对步骤S200得到的产品进行离子注入，离子注入所选用的离子可以是Ti离子、N离子或C离子中的至少一者，具体的选择应当根据基板100、金属层200的材料而定。在本实施例中，选择的是Ti离子注入铝表面，注入剂量(1～6)*1018cm-2形成Ti3Al、Al2O3等合金层及损伤层，离子能量为10KeV～50KeV。如图14所示，离子注入使得金属层200表面形成离子注入层210(即包括形成的合金层、损伤层)，离子注入层210的厚度与离子能量呈正相关。离子注入层210的耐腐蚀性相较于金属层200的其他位置更强，拥有越厚的离子注入层210，则越难被腐蚀。
在可选的实施方式中，离子注入包括利用电场或磁场使离子束偏转，以使离子束的轰击金属层200表面。可选的，轰击方向与金属层200表面呈预设倾角，离子束倾斜地朝向剩余的光刻胶300与非遮挡区相邻的侧壁。这样使得在本实施例中，离子注入层210的厚度从非遮挡区的边缘向中部逐渐减小。具体在本实施例中，通过控制电场的加速能量可控制离子注入层210的厚度及角度分布，具体膜层厚度分布在非遮挡区中呈现为一个下凹的形态分布，通过将离子束聚焦成纳米数量级细束离子光学系统精准设定电场加速能量大的位置靠近光刻胶300两侧，加速能量小的位置为非遮挡区的中间部分。离子注入后形成如图14所示成一定坡度的离子注入层210，该层可加强金属层200靠近遮挡区位置处的耐腐蚀性。
步骤S400，对非遮挡区的金属层进行腐蚀，使剩余的金属层形成栅极。
在步骤S300得到的产品放入腐蚀液中，对非遮挡区的金属层200进行腐蚀。具体的，在本实施例中采用盐酸中腐蚀1～5min，腐蚀未离子注入区域的Al膜层，及缓慢腐蚀Ti3Al、Al2O3，过水两次再将样品放入氢氟酸溶液中继续腐蚀Mo层。腐蚀完成后，将腐蚀后的样品置于丙酮等去胶溶液中浸泡清洗，将光刻胶300去除，最终形成了如图15中所示的结构。由于之前步骤中，使用了离子注入的方法，将靠近遮挡区的金属层200的耐腐蚀提高，因此腐蚀深度较浅，而远离遮挡区的金属层200的耐腐蚀性相对较低，腐蚀深度较深。因此，如图所示，所得到的栅极400在宽度方向上的两侧分别形成坡面，坡面与栅极400的上表面之间的夹角大于120°。具体在本实施例中，可以将坡面与栅极400的上表面之间的夹角控制在135°以上，使坡面与基板100之间的接触角小于45°，这样能够较好地避免后续铺设的栅极绝缘层500在栅极400的两侧过薄导致易击穿。
步骤S500，制作栅极绝缘层、源极和漏极，以得到薄膜晶体管。
在完成了栅极400的制作后，继续铺设栅极绝缘层500，制作半导体层600，并制作源极700、漏极800，其工艺可以采用现有的工艺进行。
具体在本实施例中，可以在步骤S400得到的样品基础上，沉积50～100nmHfO2或ZrO2，形成栅极绝缘层500。栅极绝缘层500随栅极400的图形均匀厚度铺开，如图16所示。继续在栅极绝缘层500上沉积40～60nm的铟镓锌氧化物(indium gallium zinc oxide，IGZO)，形成半导体层600薄膜，然后利用光刻、蚀刻技术得到图形化的半导体层600，最后去胶。接着在半导体层600上，利用lift-off工艺沉积50～200nm的源极700和漏极800，形成如图17所示的薄膜晶体管结构。其中，源极700和漏极800可以采用Mo作为沉积材料。本申请实施例提供的薄膜晶体管，由于在腐蚀形成栅极400时，使用了离子注入的方式，生成了厚度不均匀的离子注入层210，离子注入层210的厚度在远离遮挡区(栅极400的主体部分)的方向上逐渐变薄，因此耐腐蚀性逐渐变差，使得腐蚀之后得到的栅极400两侧形成较为平缓的坡面，因此，不容易使栅极绝缘层500的厚度在栅极400两侧变得过薄。通过这种方式使栅极绝缘层500厚度均匀不容易出现薄弱区间，不容易出现击穿，因此本申请实施例提供的制作方法制得的薄膜晶体管，具有稳定性好、寿命长的特点。
制程方面，本申请实施例引入可控性好、离子注入精确控制的系统实现不同注入浓度和膜层厚度的分布，工艺简单灵活，可选择多种材料做掩膜而不影响器件区域。离子注入横向扩展小，有利于提高器件的精确度。
此外，本申请实施例还提供一种现实装置，该显示装置包括了本申请上述实施例制作的薄膜晶体管，因此具有性能稳定、寿命长的特点。
综上所述，本申请实施例提供的制作方法，通过在金属层上形成图形化的光刻胶。然后对去除了光刻胶的非遮挡区的金属层进行离子注入，增加非遮挡区中与遮挡区相邻的位置处的金属层的耐腐蚀性。这样使得后续进行腐蚀时，靠近遮挡区的金属层会更难被腐蚀，最终剩余的金属层形成栅极，栅极的边缘形成了较为平缓的斜坡，与基板的接触角比较小。由于栅极的边缘形成了较为平缓的斜坡，因此在后续铺设栅极绝缘层之后，栅极绝缘层在铺设时厚度比较均匀，栅极边缘处的厚度相较于其他位置的厚度不至于太小。在后续制作完源极和漏极之后，栅极的边缘与源极或者漏极之间不容易形成薄弱区域，从而降低了被击穿的风险，因此提高了薄膜晶体管的稳定性和寿命。
本申请实施例提供的显示装置包括了本申请实施例的制作方法制得的薄膜晶体管，因此具有性能稳定、寿命长的特点。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (9)

1.一种薄膜晶体管的制作方法，其特征在于，包括：
在基板上形成金属层；
形成覆盖所述金属层的光刻胶，通过光刻方式除去部分所述光刻胶，形成被剩余的所述光刻胶覆盖的遮挡区和暴露所述金属层的非遮挡区；
在所述非遮挡区进行离子注入，以增强所述金属层在所述非遮挡区中与所述遮挡区相邻的位置处的耐腐蚀性，所述离子注入使得所述金属层表面形成离子注入层，所述离子注入层的厚度从所述非遮挡区的边缘向中部逐渐减小，所述离子注入所采用的离子包括Ti离子、N离子或C离子中的至少一者；
对所述非遮挡区的所述金属层进行腐蚀，使剩余的所述金属层形成栅极；
制作栅极绝缘层、源极和漏极，以得到所述薄膜晶体管。
2.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，所述离子注入包括利用电场或磁场使离子束偏转，以使所述离子束轰击所述金属层表面。
3.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，所述离子注入的注入剂量为(1～6)*1018cm-2。
4.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，所述离子注入的离子能量为10KeV～50KeV。
5.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，所述栅极在宽度方向上的两侧分别形成坡面，所述坡面与所述栅极的上表面之间的夹角大于120°。
6.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，所述离子注入层的厚度与离子能量呈正相关。
7.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，所述金属层的材料包括Au、Mo、Al、Cu中的至少一种。
8.根据权利要求7所述的薄膜晶体管的制作方法，其特征在于，所述金属层的材料包括Al和Mo，对所述非遮挡区的所述金属层进行腐蚀所采用的腐蚀剂包括盐酸和氢氟酸。
9.一种显示装置，其特征在于，包括权利要求1-8中任一项所述的制作方法制得的薄膜晶体管。
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JPS62208673A (ja) * 1986-02-17 1987-09-12 Fujitsu Ltd 半導体装置の製造方法
US4960719A (en) * 1988-02-04 1990-10-02 Seikosha Co., Ltd. Method for producing amorphous silicon thin film transistor array substrate
JP3324730B2 (ja) * 1997-03-25 2002-09-17 シャープ株式会社 Ｔｆｔ基板およびその製造方法
US7365361B2 (en) * 2003-07-23 2008-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5331321B2 (ja) * 2007-08-31 2013-10-30 ゴールドチャームリミテッド 表示装置の製造方法
JP2011243657A (ja) * 2010-05-14 2011-12-01 Mitsumi Electric Co Ltd 半導体装置の製造方法
JP5885971B2 (ja) * 2011-09-08 2016-03-16 関東化學株式会社 銅および銅合金のエッチング液
CN104752231B (zh) * 2015-03-27 2016-02-24 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置
CN105140276A (zh) * 2015-08-14 2015-12-09 京东方科技集团股份有限公司 薄膜晶体管制作方法及阵列基板制作方法
CN109037075B (zh) * 2018-08-09 2023-01-13 京东方科技集团股份有限公司 一种薄膜晶体管的制作方法、晶体管和显示基板

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