CN112542544A - 金属-绝缘体-金属电容器及其形成方法 - Google Patents

金属-绝缘体-金属电容器及其形成方法 Download PDF

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Abstract

本申请的各个实施例针对一种形成金属‑绝缘体‑金属(MIM)电容器的方法，MIM电容器包括增强的界面层以减少击穿故障。在一些实施例中，在衬底上方沉积底部电极层。在底部电极层的顶面上形成原生氧化物层，原生氧化物层与顶面具有第一粘附强度。执行等离子体处理工艺以用界面层代替原生氧化物层。界面层是导电的并且与底部电极层的顶面具有第二粘附强度，并且第二粘附强度大于第一粘附强度。在界面层上沉积绝缘体层。在绝缘体层上沉积顶部电极层。图案化顶部电极层、底部电极层、绝缘体层和界面层以形成MIM电容器。本发明的实施例还涉及金属‑绝缘体‑金属电容器。

Description

金属-绝缘体-金属电容器及其形成方法
技术领域
本发明的实施例涉及金属-绝缘体-金属电容器及其形成方法。
背景技术
集成电路(IC)形成在包括数百万或数十亿个晶体管器件的半导体管芯上。晶体管器件配置为用作开关和/或产生功率增益，以便实现逻辑功能。IC还包括用于控制增益、时间常数和其他IC特性的无源器件。一种类型的无源器件是金属-绝缘体-金属(MIM)电容器。
发明内容
本发明的实施例提供了一种形成金属-绝缘体-金属(MIM)电容器的方法，包括：在衬底上方沉积底部电极层；在所述底部电极层的顶面上形成原生氧化物层，其中，所述原生氧化物层与所述底部电极层的所述顶面具有第一粘附强度；执行等离子体处理工艺以用界面层代替所述原生氧化物层，其中，所述界面层是导电的并且与所述底部电极层的所述顶面具有第二粘附强度，并且其中，所述第二粘附强度大于所述第一粘附强度；在所述界面层上沉积绝缘体层；在所述绝缘体层上沉积顶部电极层；以及图案化所述顶部电极层、所述底部电极层、所述绝缘体层和所述界面层，以形成金属-绝缘体-金属电容器。
本发明的另一实施例提供了一种形成金属-绝缘体-金属(MIM)电容器的方法，包括：在第一工艺室中在衬底上方沉积底部电极层；将所述底部电极层转移至第二工艺室，其中，在所述转移完成后，所述底部电极层的顶面具有第一粗糙度；在所述第二工艺室中等离子体处理所述底部电极层的所述顶面，其中，所述等离子体处理在所述底部电极层的所述顶面上形成界面层，其中，在所述等离子处理完成后，所述底部电极层的所述顶面的第二粗糙度小于所述第一粗糙度；在所述界面层上沉积绝缘体层；在所述绝缘体层上沉积顶部电极层；以及图案化所述顶部电极层、所述底部电极层、所述绝缘体层和所述界面层，以形成金属-绝缘体-金属电容器。
本发明的又一实施例提供了一种金属-绝缘体-金属(MIM)电容器，包括：底部电极，包括金属元素和非金属元素；绝缘体层，位于所述底部电极上面；顶部电极，位于所述绝缘体层上面；以及界面层，位于所述底部电极和所述绝缘体层之间，其中，所述界面层直接接触所述底部电极的顶面并且是导电的，并且其中，所述界面层包括所述金属元素、所述非金属元素和氧。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了包括被增强以减少击穿故障的界面层的金属-绝缘体-金属(MIM)电容器的一些实施例的截面图。
图2A至图2E示出了包括互连结构的集成电路(IC)芯片的一些实施例的截面图，其中嵌入了图1的MIM电容器的一些第一沟槽实施例。
图3A和图3B示出了图2A的IC芯片的一些可选实施例的正交截面图，其中上部电容器线位于钝化层中。
图4A和图4B示出了包括一个单晶体管一个电容器(1T1C)单元的IC芯片的一些实施例的截面图，其中，嵌入了图2A和图2B的MIM电容器。
图5示出了IC芯片的一些实施例的截面图，该IC芯片包括去耦电容器区域和逻辑区域，其中MIM电容器位于去耦电容器和逻辑区域处并且配置为图2B的MIM电容器。
图6A至图6C示出了包括互连结构的IC芯片的一些实施例的截面图，其中嵌入了图1的MIM电容器的平面实施例。
图7示出了位于第一电容器通孔处的图6C的IC芯片的部分的一些可选实施例的截面图。
图8A和图8B示出了图7的IC芯片的部分的一些可选实施例的正交截面图。
图9示出了图8B的IC芯片的一些可选实施例的截面图。
图10示出了包括1T1C单元的IC芯片的一些实施例的截面图，其中嵌入了图6C的MIM电容器。
图11示出了包括去耦电容器区域和逻辑区域的IC芯片的一些实施例的截面图，其中MIM电容器位于去耦电容器和逻辑区域处，并且配置为图6C的MIM电容器。
图12A和图12B示出了包括衬底的IC芯片的一些实施例的截面图，其中嵌入了图1的MIM电容器的第二沟槽实施例。
图13示出了图12A的IC芯片的一些实施例的放大截面图。
图14至图22示出了用于形成IC芯片的方法的一些实施例的一系列截面图，其中，MIM电容器包括被增强以减少击穿故障的界面层。
图23示出了图14至图22的方法的一些实施例的框图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
金属-绝缘体-金属(MIM)电容器包括底部电极、位于底部电极上面的电容器绝缘体层和位于电容器绝缘体层上面的顶部电极。用于形成MIM电容器的方法可以例如包括：在衬底上方沉积底部电极层；在底部电极层上沉积绝缘体层；在绝缘体层上沉积顶部电极层；以及将各个层(例如，绝缘体层)图案化为MIM电容器。然而，至少当底部电极层和绝缘体层由氮化钛和高k电介质形成时，可能会出现挑战。高k电介质可以例如是介电常数大于约10或一些其他合适值的介电材料。
当底部电极层和绝缘体层由氮化钛和高k介电材料形成时，底部电极层和绝缘体层可以在单独的工艺室中形成。例如，底部电极层可以形成在物理气相沉积(PVD)工艺室中，而绝缘体层可以形成在原子层沉积(ALD)工艺室中。然而，在单独的工艺室中形成底部电极层和绝缘体层可能导致空气暴露。空气暴露导致底部电极层的顶面氧化，并且因此导致在顶面上形成原生氧化物层。氧化增加了底部电极的顶面的粗糙度，这可以降低电容器绝缘体层上的电场均匀性，并且因此可以降低MIM电容器的性能。原生氧化物层与底部电极层的顶面的粘附力弱，因此易于从顶面剥离。此外，在高压和/或高温下，分层的可能性加剧，该高压和/或高温可能处于或大于MIM电容器的工作极限。高压可以例如是大于或等于约3.5伏的电压或一些其他合适的电压，和/或高温可以例如是大于或等于约125摄氏度的温度或一些其他合适的温度。由于原生氧化物层易于分层，因此MIM电容器易于发生介电击穿，并且具有较低的时间依赖性介电击穿(TDDB)。
除了介电击穿以外，原生氧化物层还带来许多其他挑战。原生氧化物层具有高浓度的电荷陷阱和低能带隙，使得原生氧化物层充当电荷载流子达到足够高的能级以穿过绝缘体层的“台阶”。这进而有助于电荷载流子穿过绝缘体层，增加泄漏电流，并且增加电容-电压(CV)离散度。此外，原生氧化物层是电介质，并且因此导致与绝缘体层的初级电容串联的寄生电容。由于串联关系，总电容降低。此外，原生氧化物层允许用于形成绝缘体层的氧化剂传递到底部电极的顶面并且进一步氧化底部电极。这扩大了原生氧化物层，并且使得难以精确地控制底部电极层的厚度。
本申请的各个实施例针对一种包括增强的界面层以减少击穿故障的MIM电容器，以及用于形成MIM电容器的方法。在一些实施例中，底部电极层沉积在衬底上方。原生氧化物层形成在底部电极层的顶面上，并且具有与底部电极层的顶面的第一粘附强度。执行等离子体处理工艺以将原生氧化物层和底部电极层的顶部转化为界面层。界面层是导电的，并且具有与底部电极层的顶面的第二粘附强度，该第二粘附强度大于第一粘附强度。绝缘体层沉积在界面层上，并且顶部电极层沉积在绝缘体层上。图案化底部和顶部电极层、界面层和绝缘体层以形成MIM电容器。在一些实施例中，等离子体处理工艺是或包括氧化氮(例如，N2O)等离子体处理工艺，底部电极层是或包括氮化钛，界面层是或包括氮氧化钛或前述的任意组合。
通过执行等离子体处理，使底部电极层的顶面平滑。例如，来自等离子体处理的离子轰击可以使底部电极层的顶面平滑。此外，代替原生氧化物层，形成界面层，并且与原生氧化物层相比，界面层与底部电极层的顶面具有更大的粘附强度。更大的粘附强度进而防止了界面层与底部电极层的顶面的分层。因此，减少了介电击穿并且增强了TDDB。此外，通过执行等离子体处理，可以减少或消除原生氧化物层的负面影响。当原生氧化物转化为界面层时，可以修复原生氧化物层中的电荷陷阱。这进而减小了泄漏电流和CV离散度。此外，因为界面层是导电的，所以界面层不会导致与绝缘体层的初级电容串联的寄生电容。因此，界面层不会降低MIM电容器的整体电容。此外，界面层可以阻止在绝缘体层的形成期间使用的氧化剂的扩散。这防止了底部电极层的顶面氧化并且减小了底部电极层的厚度。此外，如果底部电极层的顶面被氧化，则所得的氧化物层可能导致与上述针对原生氧化物层描述的相同的挑战。
参考图1，提供了包括电容器界面层104的金属-绝缘体-金属(MIM)电容器102的一些实施例的截面图100，其中电容器界面层104被增强以减少击穿故障等。电容器界面层104位于底部电极106上面，电容器绝缘体层108位于电容器界面层104上面，并且顶部电极110位于电容器绝缘体层108上面。顶部电极110限定或电耦合到MIM电容器102的第一端子T1，并且顶部电极110限定或电耦合到MIM电容器的第二端子T2。
底部电极106和顶部电极110是导电的，并且可以例如是或包括钛、氮化钛、钽、氮化钽、一些其他合适的导电材料或前述的任意组合。在一些实施例中，底部电极106的厚度Thbe为约150-400埃、约150-275埃或约275-400埃，和/或顶部电极110的厚度Thte为约400-600埃、约400-500埃或约500-600埃。然而，底部电极106和顶部电极110的其他厚度是合适的。在一些实施例中，底部电极106的顶面具有低的平均表面粗糙度。在一些实施例中，表面粗糙度根据原子力显微镜定量。然而，其他工艺也可用于量化表面粗糙度。在一些实施例中，根据原子力显微镜，底部电极106的低平均表面粗糙度为约0.30-0.40纳米、约0.30-0.35纳米、约0.35-0.40纳米、约0.36纳米或约0.34纳米。然而，其他表面粗糙度值是可以的。
电容器绝缘体层108是电介质，并且可以例如是或包括氧化锆、氧化铝、氧化铪、氧化硅、一些其他合适的电介质或前述的任意组合。在一些实施例中，电容器绝缘体层108是或包括金属氧化物和/或是或包括高k电介质。高k电介质可以例如是介电常数大于约10或一些其他合适值的介电材料。
电容器界面层104整个是导电的，并且与底部电极106具有高的粘附强度。在一些实施例中，通过纳米划痕测试来量化粘附强度。然而，其他工艺也可以用来量化粘附。纳米划痕测试可以例如包括使用探针将线性增加的力施加到底部电极106上的层(例如，电容器界面层104)，直到粘附故障。发生粘附故障的力表示粘附强度。该层的粘附性越强，发生粘附故障的力就越大。在一些实施例中，根据纳米划痕测试，电容器界面层104的高粘附强度为约1000-3000微牛顿或大于约1000微牛顿。然而，其他粘附力值是可以的。低于约1000微牛顿或一些其他合适的粘附力值的的粘附，故障率可能会高。在一些实施例中，电容器界面层104与底部电极106的高粘附强度大于原生氧化物层与底部电极106所具有的粘附强度。
由于高粘附强度，电容器界面层104分层(即达到粘附故障)的可能性低。因此，MIM电容器102的介电击穿减少，而MIM电容器102的TDDB增加。此外，由于电容器界面层104是导电的，因此电容器界面层104不会导致与电容器绝缘体层108的初级电容串联的寄生电容。因此，电容器界面层104不会降低MIM电容器102的整体电容。注意，串联的两个电容器的组合电容小于两个电容器的单个电容。
电容器界面层104可以例如是或包括氮氧化钛、氮氧化钽、一些其他合适的导电材料或前述的任意组合。在一些实施例中，电容器界面层104是或包括TiOxNy。在一些实施例中，x大于0且小于约2，并且y小于约x。在一些这样的实施例中，y也大于0。在可选实施例中，x和y具有其他合适的值。在一些实施例中，x从电容器界面层104的顶面到电容器界面层104的底面减小(即，氧减小)，和/或y从顶面到底面增大(即，氮增加)。减小和/或增大例如可以是连续的。在一些实施例中，底部电极106包括金属元素和非金属元素或由金属元素和非金属元素组成，并且电容器界面层104包括氧、金属元素和非金属元素或由氧、金属元素和非金属元素组成。金属元素可以例如是钛、钽或一些其他合适的金属元素，和/或非金属元素可以例如是氮或一些其他合适的非金属元素。在可选实施例中，底部电极106由金属元素组成或基本上由金属元素组成，并且电容器界面层104包括氧、金属元素和非金属元素或由氧、金属元素和非金属元素组成。
在一些实施例中，电容器界面层104是氧化剂的扩散阻挡件。例如，可以在电容器绝缘体层108的形成期间使用氧化剂。如果电容器界面层104不为扩散阻挡件，则氧化剂可以扩散到底部电极106并且在形成电容器绝缘体层108期间氧化底部电极106的顶面。这进而减小了底部电极106的厚度Thbe，并且将使得难以控制底部电极106的厚度Thbe。此外，所得的氧化物层将产生与电容器绝缘体层108的初级电容串联的寄生电容。由于串联关系，MIM电容器102的总电容将降低。
在一些实施例中，电容器界面层104具有厚度Thint，厚度Thint在约20-50埃之间、约20-35埃之间、约35-50埃之间或一些其他合适的厚度。如果电容器界面层104的厚度Thint太小(例如，小于约20埃或一些其他合适的值)，则电容器界面层104在电容器绝缘体层108的形成期间可能无法阻止氧化剂的扩散。此外，工艺限制可将电容器界面层104的厚度Thint限制为小于约50埃或一些其他合适的值。例如，尝试使用氧化氮等离子体处理形成具有大于约50埃的厚度的电容器界面层104可以产生介电氧化物层。介电氧化物层将引起与电容器绝缘体层108的初级电容串联的寄生电容，并且将降低MIM电容器102的整体电容。
在一些实施例中，MIM电容器102具有低CV离散度。CV离散度可以例如量化为
Figure BDA0002441168200000081
其中，C是在工作电压处的MIM电容器102的电容，并且C0是在0伏的MIM电容器102的电容。然而，用于量化CV离散度的其他方法是可以的。CV离散度越低，则MIM电容器102的电容在工作电压范围内就越均匀。在一些实施例中，MIM电容器102的低CV离散度为约0.36、约0.30、约0.30-0.40或小于约0.35。然而，其他CV离散度值也是可以的。在一些实施例中，与具有代替电容器界面层104的原生氧化物层的MIM电容器相比，MIM电容器102的低CV离散度较低。
MIM电容器102可以例如具有低的CV离散度，因为电容器界面层104是导电的。结果，电容器界面层104不会导致寄生电容，并且不会促进穿过电容器绝缘体层108的泄漏路径。这与具有代替电容器界面层104的原生氧化物层的MIM电容器相反。原生氧化物层导致寄生电容，并且进一步导致泄漏路径，泄漏路径分别和/或共同降低CV离散度。由于原生氧化物层是电介质，因此产生了寄生电容。因为原生氧化物层具有高浓度的晶体缺陷和低能带隙，所以产生泄漏路径，这为载流子提供了“台阶”以使其达到足够高的能级以穿过电容器绝缘体层108。
参考图2A，提供了包括互连结构202的集成电路(IC)芯片的一些实施例的截面图200A，其中嵌入了图1的MIM电容器102的一些第一沟槽实施例。MIM电容器102位于下部电容器线204l上面，并且具有向下突起，该向下突起限定了底部电极通孔(BEVA)206。上部电容器线204u位于MIM电容器102上面，并且顶部电极通孔(TEVA)208tv从上部电容器线204u延伸至MIM电容器102。下部电容器线204l、上部电容器线204u和TEVA 208tv是导电的，并且可以是或包括例如铝铜、铝、铜、一些其他合适的金属或前述的任意组合。
MIM电容器102、下部电容器线204l、上部电容器线204u和TEVA208tv由多个金属间介电(IMD)层210围绕。IMD层210彼此堆叠，并且在一些实施例中，多个蚀刻停止层212将IMD层210彼此分隔开。在可选实施例中，省略蚀刻停止层212。IMD层210是与蚀刻停止层212不同的材料，并且可以例如是或包括低k电介质和/或一些其他合适的电介质。蚀刻停止层212可以例如是碳化硅、一些其他合适的电介质或前述的任意组合。
参考图2B，提供了图2A的IC芯片的一些可选实施例的截面图200B，其中MIM电容器102在MIM电容器102的宽度方向的中心处具有围绕垂直轴的更对称的轮廓。此外，硬掩模覆盖MIM电容器102。顶部电极硬掩模214覆盖顶部电极110并且具有与顶部电极110相同或基本相同的顶部布局。底部电极硬掩模216覆盖底部电极106、电容器绝缘体层108和电容器界面层104并且具有与底部电极106、电容器绝缘体层108和电容器界面层104相同或基本相同的顶部布局。此外，底部电极硬掩模216覆盖顶部电极硬掩模214。在可选实施例中，电容器绝缘体层108替代地具有与顶部电极硬掩模214相同或基本相同的顶部布局。顶部和底部电极硬掩模214、216可以是或包括例如氮化硅和/或一些其他合适的电介质。
在一些实施例中，硬掩模衬垫218独立于顶部和底部电极硬掩模214、216，并且将顶部和底部电极硬掩模214、216与电容器绝缘体层108和顶部电极110分隔开。掩模衬垫218是与顶部和底部电极硬掩模214、216不同的材料，并且可以是或包括例如氧化硅和/或一些其他合适的电介质。在可选实施例中，省略硬掩模衬垫218。
参考图2C，提供了图2B的IC芯片的一些可选实施例的截面图200C，其中顶部电极110在BEVA 206处凹入。此外，底部电极106、电容器界面层104、电容器绝缘体层108和顶部电极110具有更弯曲的边缘。此外，省略了顶部电极硬掩模214及其对应的硬掩模衬垫218。在可选实施例中，顶部电极硬掩模214及其对应的硬掩模衬垫218保留在顶部电极110上，并且将顶部电极110与底部电极硬掩模216及其对应的硬掩模衬垫218分隔开。
参考图2D，提供了图2C的IC芯片的一些可选实施例的截面图200D，其中MIM电容器102位于多条附加线204上面。此外，省略了上部电容器线204u处的蚀刻停止层212，并且将TEVA 208tv和上部电容器线204u集成为导电结构222。此外，导电结构222、下部电容器线204l和多条附加线204由互连阻挡层224衬里。互连阻挡层224配置为防止导电结构222、下部电容器线204l和多条附加线204的材料扩散到下面的结构。在一些实施例中，导电结构222、下部电容器线204l和多个附加线204是铜或包括铜。在一些实施例中，互连阻挡层224是或包括钛、钽、氮化钛、氮化钽或一些其他合适的阻挡材料。然而，其他材料是可以的。在一些实施例中，互连阻挡层224和电容器界面层104是或包括相同的材料。
参考图2E，提供了图2A的IC芯片的一些可选实施例的截面图200E，其中省略了BEVA 206。此外，电容器绝缘体层108罩住顶部电极110的下侧，电容器界面层104罩住电容器绝缘体层108的下侧，而底部电极106罩住电容器界面层104的下侧。底部电极106、电容器界面层104、电容器绝缘体层108和顶部电极110具有U或V形轮廓。然而，其他轮廓是可以的。
参考图3A和图3B，提供了图2A的IC芯片的一些可选实施例的正交截面图300A、300B，其中上部电容器线204u位于钝化层302中，并且省略上部电容器线204u处的蚀刻停止层212。在可选实施例中，用图2B至图2E中的任何一个中的MIM电容器102或其他合适的MIM电容器替换MIM电容器102。图3A的截面图300A是在X方向上截取的，并且例如可以沿着图3B中的线B-B’截取。图3B的截面图300B是在Y方向上截取的，并且例如可以沿着图3A中的线A-A’截取。
钝化层302位于IMD层210上面并且容纳上部电容器线204u。如图3B中所示，TEVA208tv从上部电容器线204u延伸到MIM电容器102。钝化层302是或包括与IMD层210不同的介电材料。在一些实施例中，IMD层210是或包括介电常数小于约3.9、3.0或一些合适值的低k电介质，而钝化层302是或包括介电常数大于IMD层210的电介质。在这些实施例的至少一些中，钝化层302的介电常数在约3.9-10之间或大于约3.9。然而，IMD层210和/或钝化层302的其他介电常数是可以的。
参考图4A，提供了包括一个单晶体管一个电容器(1T1C)单元402的IC芯片的一些实施例的截面图400A，其中嵌入了图2A的MIM电容器102。MIM电容器102位于互连结构202中的衬底404上面。衬底404可以是例如块状硅衬底和/或一些其他合适的半导体衬底。
互连结构202包括堆叠在衬底404上方的层间介电(ILD)层405、IMD层210和钝化层302。IMD层210位于ILD层405上面，并且钝化层位于IMD层210上面。ILD层405是与IMD层210不同的材料，并且可以例如是或包括氧化硅和/或一些其他合适的电介质。此外，互连结构202包括堆叠在ILD、IMD和钝化层405、210、302中的多条线204和多个通孔208。多条线204和多个通孔208是导电的并且限定从MIM电容器102和下面的存取晶体管406引出的导电路径。第一导电路径从MIM电容器102引出到MIM电容器102之上的位线204bl。第二导电路径从MIM电容器102引出到存取晶体管406的漏极区域408d。第三导电路径从存取晶体管406的源极区域408s引出到源极区域408s之上的源极线204s1。第四导电路径从存取晶体管406的栅电极410引出到栅电极410之上的字线204wl。注意，尽管示出的字线204wl在漏极区域408d的相对侧具有两个单独的段，但是该字线204wl在截面图300A的外部可以是连续的。
存取晶体管406包括漏极和源极区域408d、408s，并且还包括栅电极410和栅极介电层412。漏极和源极区域408d、408s位于衬底404中，并且对应于衬底404的掺杂区域。栅电极410位于栅极介电层412上面，并且夹在漏极区域408d和源极区域408s之间。在一些实施例中，侧壁间隔件结构414位于栅电极410的侧壁上，和/或存取晶体管406由沟槽隔离结构416围绕。侧壁间隔件结构414和沟槽隔离结构416是或包括介电材料。存取晶体管406可以例如是绝缘栅极场效应晶体管(IGFET)或一些其他合适的晶体管。
参考图4B，提供了图4A的IC芯片的一些可选实施例的截面图400B，其中，图2A的MIM电容器102由图2B的MIM电容器102代替。在图4A的IC芯片的一些其他可选实施例中，图2A的MIM电容器102由图2C至图2E、图3A和图3B的任一个中的MIM电容器102或一些其他合适的MIM电容器代替。
参考图5，提供了包括去耦电容器区域502dc和逻辑区域502l的IC芯片的一些实施例的截面图500，其中多个MIM电容器504位于去耦电容器区域和逻辑区域502dc、502l和502c中并且每个MIM电容器504配置为图2B的MIM电容器102。在图5的IC芯片的一些可选实施例中，MIM电容器504的每个都配置为图2A、图2C至图2E、图3A和图3B的任一个中的MIM电容器102或一些其他合适的MIM电容器。
互连结构202位于衬底404上面。互连结构202和/或衬底404例如可以如关于图4A所描。互连结构202包括ILD层405、位于覆盖ILD层405上面的IMD层210和位于IMD层210上面的钝化层302。此外，互连结构包括堆叠在ILD、IMD和钝化层405、210、302中的多条线204和多个通孔208。多条线204和多个通孔208是导电的，并且限定了从MIM电容器504以及从MIM电容器504下方的多个晶体管506引出的导电路径。在一些实施例中，除了图示的线204之外，在去耦电容器区域502dc处的MIM电容器504正下方没有线和通孔。
晶体管506的每个可以例如配置为图4A的存取晶体管406和/或可以例如是IGFET或一些其他合适的晶体管。晶体管506包括单独的源极/漏极区域508i、单独的栅电极410和单独的栅极介电层412。此外，彼此相邻的两个晶体管506共享共享的源极/漏极区域508s。栅电极410位于栅极介电层412上面，并且每个栅电极夹在单独的和/或共享的源极/漏极区域508i、508s中的两个之间。在一些实施例中，侧壁间隔件结构414独立于栅电极410并且衬里栅电极410的侧壁。在一些实施例中，晶体管506由沟槽隔离结构416围绕并且分隔开。在一些实施例中，在衬底404上和/或在去耦电容器区域502dc处的MIM电容器504正下方不存在晶体管和/或其他半导体器件。
虽然图4A或图4B的IC芯片中的MIM电容器102示出为位于第四和第五线层级之间，但是在可选实施例中，MIM电容器102可以位于任何其他相邻线层级之间。类似地，虽然图5的IC芯片中的MIM电容器504示出为位于第四和第五线层级层级之间，但是在可选实施例中，MIM电容器504可以位于任何其他相邻线层级之间。此外，尽管图4A或图4B的IC芯片中的MIM电容器102示出为位于IMD层210中，但是在可选实施例中，MIM电容器102可以位于钝化层302或ILD层405中。类似地，尽管图5的IC芯片中的MIM电容器504示出为位于IMD层210中，但是在可选实施例中，MIM电容器504可以位于钝化层302或ILD层405中。
参考图6A，提供了包括互连结构202的IC芯片的一些实施例的截面图600A，其中嵌入了图1的MIM电容器102的平面实施例。MIM电容器102的平面实施例将与图2A至图2E中的MIM电容器102的第一沟槽实施例形成对比。在第一沟槽实施例中，MIM电容器102填充沟槽(例如，以限定BEVA 206)，而图6A中没有MIM电容器102。这样，图6A的MIM电容器102具有平坦或基本平坦的底部轮廓。
MIM电容器102位于第一上部电容器线204u1和第二上部电容器线204u2下方。第一电容器通孔208fc从顶部电极110延伸到第一上部电容器线204u1，以将第一上部电容器线204u1电耦合到顶部电极110。类似地，第二电容器通孔208sc从底部电极106延伸到第二上部电容器线204u2，以将第二上部电容器线204u2电耦合到底部电极106。多个IMD层210围绕MIM电容器102、第一上部电容器线204u1和第二上部电容器线204u2。在一些实施例中，蚀刻停止层212将IMD层210彼此分隔开。在可选实施例中，省略蚀刻停止层212。
参考图6B，提供了图6A的IC芯片的一些可选实施例的截面图600B，其中顶部电极110具有台阶状轮廓。此外，MIM电容器102位于钝化层302中，并且钝化层302位于IMD层210上面，第一和第二电容器通孔208fc、208sc延伸穿过MIM电容器102并且与MIM电容器102电耦合。第一电容器通孔208fc从第一上部电容器线204u1穿过顶部电极110延伸到第一下部电容器线204l1。类似地，第二电容器通孔208sc从第二上部电容器线204u2穿过底部电极106延伸到第二下部电容器线204l2。
参考图6C，提供了图6B的IC芯片的一些可选实施例的截面图600C，其中MIM电容器102还包括中间电极602。中间电极602位于底部电极106和顶部电极110之间。第一电容器界面层104a位于底部电极106的顶面上，并且第二电容器界面层104b位于中间电极602的顶面上。第一电容器绝缘体层108a位于底部和中间电极106、602之间，并且将第一电容器界面层104a和底部电极106与中间电极602和顶部电极110分隔开。第二电容器绝缘体层108b位于顶部电极110和底部电极106之间，并且还位于顶部电极110和中间电极602之间。此外，第二电容器绝缘体层108b将第二电容器界面层104b、中间电极602和第一电容器绝缘体层108a与顶部电极110分隔开。
底部电极106和第一电容器界面层104a分别如关于图1所描述的底部电极106和电容器界面层104。类似地，中间电极602和第二电容器界面层104b分别如关于图1所描述的底部电极106和电容器界面层104。如此，第一和第二电容器界面层104a、104b减少了介电击穿并且增强了MIM电容器102的TDDB。第一和第二电容器绝缘体层108a、108b和顶部电极110分别如关于图1描述的电容器绝缘体层108和顶部电极110。
第一电容器通孔208fc从第一上部电容器线204u1穿过中间电极602延伸到第一下部电容器线204l1，并且与中间电极602电耦合。类似地，第二电容器通孔208sc从第二上部电容器线204u2穿过底部和顶部电极106、110延伸到第二下部电容器线204l2，并且与底部和顶部电极106、110电耦合。因为第二电容器过孔208sc电耦合至底部电极和顶部电极106、110，并且底部电极106和顶部电极110分别位于中间电极602下方和上方，所以可以将MIM电容器建模为并联的两个电容器。在底部和中间电极106、602之间限定第一电容器，并且在顶部和中间电极110、602之间限定第二电容器。
参考图7，提供了位于第一电容器通孔208fc处的图6C的IC芯片的一部分的一些可选实施例的截面图700，其中MIM电容器102位于多条附加线204上面。此外，第一电容器通孔208fc和第一上部电容器线204u1彼此连续并且集成为具有圆角和不平坦表面的导电结构702。此外，钝化层302覆盖导电结构702，并且具有基本上与导电结构702共形的顶面。此外，互连阻挡层224衬于第一下部电容器线204l1、导电结构702和多条附加线204。互连阻挡层224配置为防止材料从第一下部电容器线204l1、导电结构702和多条附加线204扩散到下面的结构。
参考图8A和图8B，提供了图7的IC芯片的一部分的一些可选实施例的正交截面图800A、800B，其中导电结构702具有延伸到第一电容器通孔208fc的顶部凹口704。图8A的截面图800A是在X方向上截取的，并且例如可以沿着图8B中的线D-D’截取。图8B的截面图800B是在Y方向上截取的，并且例如可以沿着图8A中的线C-C’截取。
参考图9，提供了图8B的IC芯片的一些可选实施例的截面图900，其中，附加线204位于第一上部电容器线204u1和MIM电容器102下方。
参考图10，提供了包括1T1C单元402的IC芯片的一些实施例的截面图1000，其中嵌入了图6C的MIM电容器102。1T1C 402例如可以如图4A中所示，除了包括代替图2A的MIM电容器的图6C的MIM电容器102之外。在IC芯片的一些可选实施例中，图6C的MIM电容器102被图6A和图6B中的任一个中的MIM电容器102或一些其他合适的MIM电容器代替。在图6C的MIM电容器102被图6A的MIM电容器代替的IC芯片的一些可选实施例中，图6A的MIM电容器102位于IMD层210中而不是如图6A所示位于钝化层302中。
参考图11，提供了包括去耦电容器区域502dc和逻辑区域502l的IC芯片的一些实施例的截面图1100，其中，多个MIM电容器504位于去耦电容器区域和逻辑区域502dc、502l中，并且每个MIM电容器504配置为图6C的MIM电容器102。去耦电容器区域502dc和逻辑区域502l可以例如如图5所示，除了MIM电容器504的每个配置为如图6C而不是如图2B。在IC芯片的一些可选实施例中，MIM电容器504中的每个配置为图6A和图6B中的任一个中的MIM电容器102或一些其他合适的MIM电容器。
虽然图10的IC芯片中的MIM电容器102示出为位于第五和第六线层级之间，但是在可选实施例中，MIM电容器102可以位于任何其他相邻线层级之间。类似地，尽管图11的IC芯片中的MIM电容器504示出为位于第五和第六线层级之间，但是在可选实施例中，MIM电容器504可以位于任何其他相邻线层级之间。此外，尽管图10的IC芯片中的MIM电容器102示出为位于钝化层302中，但是在可选实施例中，MIM电容器102可以位于IMD层210或ILD层405中。类似地，尽管图11的IC芯片中的MIM电容器504示出为位于钝化层302中，但是在可选实施例中，MIM电容器504可以位于IMD层210或ILD层405中。
参考图12A，该IC芯片的一些实施例的截面图1200A包括衬底404，其中嵌入了图1的MIM电容器102的第二沟槽实施例。第二沟槽实施例与图2A至图2E中的第一沟槽实施例形成对比。在第一沟槽实施例中，MIM电容器102位于衬底404上面的互连结构202中的沟槽中。在第二沟槽实施例中，MIM电容器102位于衬底404中的沟槽中。
MIM电容器102包括多个沟槽电极1202和衬底电极1204。在可选实施例中，省略了衬底电极1204。沟槽电极1202限定突出到衬底404中的一个或多个沟槽段1206，而衬底电极1204对应于衬底404的围绕沟槽段1206的掺杂区域。沟槽电极1202位于衬底电极1204上面并且垂直堆叠。此外，沟槽电极1202的宽度从垂直堆叠件的顶部到垂直堆叠件的底部增大。
多个电容器界面层104和多个电容器绝缘体层108也与沟槽电极1202和衬底电极1204堆叠。电容器绝缘体层108将沟槽电极1202彼此分隔开并且将沟槽电极1202与衬底电极104分隔开。电容器绝缘体层108可以例如关于图1所描述的。除了最顶部的沟槽电极1202之外，沟槽电极1202具有分别由电容器界面层104覆盖的顶面。电容器界面层104可以例如如关于图1所描述的，并且除了最顶部的沟槽电极1202之外，沟槽电极1202可以例如如图1描述的底部电极106。因此，电容器界面层104对沟槽电极1202具有高粘附性并且减少介电击穿。最顶部的沟槽电极1202可以例如如图1描述的顶部电极110。在一些实施例中，电容器绝缘体层108和/或电容器界面层104的每个都具有与正下方的电极(例如，衬底电极或沟槽电极)相同的顶部布局。在一些实施例中，覆盖层1208位于最顶部的沟槽电极1202上面，并且填充沟槽段1206处的间隙。
互连结构202位于MIM电容器102上面，并且包括第一上部电容器线204u1和第二上部电容器线204u2。此外，互连结构202包括多个电容器通孔208c。电容器通孔208c将MIM电容器102的每个其他电极从MIM电容器102的底部电耦合到MIM电容器102的顶部，电耦合到第二上部电容器线204u2。此外，电容器通孔208c将MIM电容器102的其余电极电耦合至第一上部电容器线204u1。ILD层405围绕MIM电容器102和电容器通孔208c，并且IMD层210位于ILD层405上面并且围绕第一上部电容器线204u1和第二上部电容器线204u2。
参考图12B，提供了图12A的IC芯片的一些可选实施例的截面图1200B，其中MIM电容器102的边缘具有更圆的轮廓。
参考图13，提供了图12A的IC芯片的一些实施例的放大截面图1300，其中示出了更多的互连结构202，并且多个晶体管506邻近衬底404上的MIM电容器102。在IC芯片的一些可选实施例中，图12A的MIM电容器102被图12B的MIM电容器102或一些其他合适的MIM电容器代替。互连结构202包括ILD层405、位于ILD层405上面的IMD层210和位于IMD层210上面的钝化层302。此外，互连结构202包括堆叠在ILD、IMD和钝化层405、210、302中的多条线204和多个通孔208。导线204和通孔208是导电的，并且限定了从MIM电容器504以及从晶体管506引出的导电路径。
晶体管506的每个可以例如配置为图5的晶体管506和/或可以例如为IGFET或一些其他合适的晶体管。晶体管506包括单独的源极/漏极区域508i、单独的栅电极410和单独的栅极介电层412。栅电极410位于栅极介电层412上面，并且每个栅电极410夹在单独的源极/漏极区域508i中的两个之间。在一些实施例中，侧壁间隔件结构414独立于栅电极410并且衬于栅电极410的侧壁。在一些实施例中，晶体管506和/或MIM电容器102由沟槽隔离结构416围绕并且分隔开。
参考图14至图22，提供了用于形成包括MIM电容器的IC芯片的方法的一些实施例的一系列截面图1400-2200，其中MIM电容器包括增强的界面层以减少击穿故障。通过该方法形成的IC芯片可以例如是图4A的IC芯片，和/或MIM电容器可以例如是关于图2A所描述的。
如图14的截面图1400所示，在衬底404上形成沟槽隔离结构416和存取晶体管406。沟槽隔离结构416形成为延伸到衬底404的顶部，并且具有横向间隔开的一对段。沟槽隔离结构416可以例如是浅沟槽隔离(STI)结构或一些其他合适的沟槽隔离结构。在形成沟槽隔离结构416之后，在沟槽隔离结构416的段之间形成存取晶体管406。存取晶体管406包括栅极介电层412、位于栅极介电层412上面的栅电极410以及位于栅电极410的侧壁上的侧壁间隔件结构414。此外，存取晶体管406包括源极区域408s和漏极区域408d，栅电极410夹在源极区域408s和漏极区域408d之间。存取晶体管406可以例如是IGFET或一些其他合适的晶体管。
还通过图14的截面图1400示出，互连结构202部分地形成在存取晶体管406上并且电耦合到存取晶体管406。互连结构202包括ILD层405和位于ILD层405上面的第一IMD层210a。此外，互连结构202包括堆叠在ILD层405和第一IMD层210a中的多条线204和多个通孔208。多条线204和多个通孔208限定了从存取晶体管406引出到多条线204的下部电容器线204l的导电路径。下部电容器线204l位于互连结构202的顶部处并且为此后在下部电容器线204l上形成的MIM电容器提供基底。
如图15的截面图1500所示，第二IMD层210b沉积在下部电容器线204l上。为了紧凑起见，在此(即在图15中)和此后(在图16至图22中)未示出下部电容器线204l下面的互连结构202的部分。在一些可选实施例中，首先在下部电容器线204l上沉积蚀刻停止层(例如，图2A中的212)，以将第二IMD层210b与下部电容器线204l分隔开。
如图16的截面图1600所示，图案化第二IMD层210b以形成沟槽1602，该沟槽位于下部电容器线204l上面并且暴露下部电容器线204l。图案化例如可以通过光刻/蚀刻工艺或一些其他合适的蚀刻工艺来执行。
如图17的横截面图1700所示，底部电极层1702沉积在第二IMD层210b上，并且在第一工艺室1704中衬于沟槽1602。在一些实施例中，通过热ALD沉积底部电极层1702。在可选实施例中，通过PVD或一些其他合适的沉积工艺来沉积底部电极层1702。底部电极层1702是导电的，并且可以例如是或包括钛、氮化钛、钽、氮化钽、一些其他合适的导电材料或前述的任意组合。在一些实施例中，底部电极层1702的厚度Thbe为约150-400埃、约150-275埃或约275-400埃。然而，底部电极层1702的其他厚度是可以的。
如图18的截面图1800所示，将底部电极层1702和位于底部电极层1702下方的结构转移到第二工艺室1802。这样做时，底部电极层1702的顶面1702t暴露于空气中并且被氧化。氧化部分地消耗了底部电极层1702，以使底部电极层1702的顶面1702t凹进并且减小了底部电极层1702的厚度Thbe。此外，氧化增加了底部电极层1702的顶面1702t的平均粗糙度，并且在顶面1702t上形成原生氧化物层1804。增加的平均表面粗糙度降低了此后由底部电极层1702形成的MIM电容器的电场均匀性，并且当批量制造时，可能导致MIM电容器的工作参数不均匀。
在一些实施例中，表面粗糙度根据原子力显微镜定量。然而，其他工艺是可以的。在一些实施例中，根据原子力显微镜，底部电极层1702的平均表面粗糙度为约0.70-0.80纳米、约0.72纳米、大于约0.70纳米或一些其他合适的值。在一些实施例中，由于平均表面粗糙度的增加，底部电极层1702的总厚度变化(TTV)增大。TTV是底部电极层1702的厚度Thbe的最小值与厚度Thbe的最大值之间的差。
原生氧化物层1804与底部电极层1702具有低粘附性。在一些实施例中，粘附强度通过纳米划痕测试来量化。然而，量化粘附的其他工艺是可以的。纳米划痕测试可以例如包括使用探针将线性增加的力施加到层(例如，原生氧化物层1804)，直到粘附故障。发生粘附故障的力表示粘附强度。该层的粘附性越强，发生粘附故障的力就越大。在一些实施例中，根据纳米划痕测试，原生氧化物层1804的低粘附强度小于约500或1000微牛顿。然而，其他粘附力值是可以的。低于约1000微牛顿的粘附或一些其他合适的粘附力值，分层和介电击穿可能较高，尤其是在高温和/或高压下。
如图19的横截面图1900所示，在第二工艺室1802中对原生氧化物层1804和底部电极层1702的顶面1702t进行等离子体处理，以在原生氧化物层1804的位置形成界面层1902。等离子体处理将原生氧化物层1804和底部电极层1702的上部转化为界面层1902。这样，等离子体处理使底部电极层1702的顶面1702t凹进并且减小底部电极层1702的厚度Thbe。此外，来自等离子体处理的离子轰击侵蚀原生氧化物层1804并且使底部电极层1702的顶面1702t平滑，从而改善了此后形成的MIM电容器的电场均匀性。
等离子体处理包括从工艺气体生成等离子体1904，以及随后将原生氧化物层1804和底部电极层1702的顶面1702t暴露于等离子体1904。工艺气体和/或来自等离子体1904的离子扩散进入原生氧化物层1804和/或底部电极层1702以形成界面层1902。在一些实施例中，工艺气体包括一氧化二氮，基本上由一氧化二氮组成或由一氧化二氮组成。在可选实施例中，工艺气体包括氨和/或臭氧，基本上由氨和/或臭氧组成或由氨和/或臭氧组成。在一些实施例中，等离子体处理使用以下步骤生成等离子体1904：1)约200-1900瓦、约200-550瓦或一些其他合适的值的功率；2)约1.0-3.0托、约1.0-2.0托或一些其他合适的值的压力；3)工艺气体的流量为约10000-20000标准立方厘米每分钟(SCCM)、约10000-14000SCCM或其他合适的值；4)或前述的任意组合。在一些实施例中，等离子体处理具有一个或多个循环，并且每个循环将原生氧化物层1804和底部电极层1702的顶面1702t暴露于等离子体1904约5-60秒、约5-20秒或一些其他合适的值。在一些实施例中，这些循环具有25％、50％或75％的占空比，其中接通时间对应于暴露，而断开时间对应于没有暴露。
在一些实施例中，该工艺处理包括：1)以约1800瓦的功率、约2.5托的压力和约18000SCCM的一氧化二氮流量生成等离子体1904；以及2)将原生氧化物层1804和底部电极层1702暴露于等离子体约45秒。在一些实施例中，该工艺处理包括：1)以约500瓦的功率、约1.6托的压力和约12000sccm的一氧化二氮流量生成等离子体1904；以及2)将原生氧化物层1804和底部电极层1702暴露于等离子体约10秒。在一些实施例中，工艺处理具有四个循环，并且包括：1)以约400-600瓦或约500瓦的功率生成等离子体1904；以及2)对于每个循环，将原生氧化物层1804和底部电极层1702暴露于等离子体1904约40-50秒或约45秒。在一些实施例中，工艺处理具有两个循环，并且包括：1)以约200-300瓦或约250瓦的功率生成等离子体1904；以及2)对于每个循环，将原生氧化物层1804和底部电极层1702暴露于等离子体1904约5-15秒或约10秒。
由于可以以相对较低的成本执行的等离子体处理，界面层1902从界面层1902的最顶面到界面层1902的最底面均是导电的。此外，与原生氧化物层1804相比，界面层1902与底部电极层1702具有高粘附强度。在一些实施例中，根据纳米划痕测试，高粘附强度为约1000-3000微牛顿或大于约1000微牛顿。然而，其他粘附力值是可以的。低于约1000微牛顿的粘附力或一些其他合适的粘附力值，界面层1902的分层可能较高。因此，由于高粘附强度，界面层1902分层(即达到粘附故障)的可能性低。这进而减少了形成的MIM电容器的介电击穿，并且增加了MIM电容器的TDDB。
界面层1902可以例如是或包括氮氧化钛、氮氧化钽、一些其他合适的导电材料或前述的任意组合。在一些实施例中，界面层1902为或包含TiOxNy。在一些实施例中，x大于0且小于约2，并且y小于约x。在一些这样的实施例中，y也大于0。在可选实施例中，x和y具有其他合适的值。在一些实施例中，x从界面层1902的顶面到界面层1902的底面减小，和/或y从顶面到底面增大。减小和/或增大例如可以是连续的。在一些实施例中，底部电极层1702包括金属元素和非金属元素或由金属元素和非金属元素组成，并且界面层1902包括氧、金属元素和非金属元素或由氧、金属元素和非金属元素组成。金属元素可以例如是钛、钽或一些其他合适的金属元素，和/或非金属元素可以例如是氮或一些其他合适的非金属元素。在可选实施例中，底部电极层1702由金属元素组成或基本上由金属元素组成，并且界面层1902包括氧、金属元素和非金属元素或由氧气、金属元素和非金属元素组成。
在一些实施例中，界面层1902是至少在随后的绝缘体层的沉积期间使用的氧化剂的扩散阻挡件。在一些实施例中，界面层1902具有在约20-50埃、约20-35埃、约35-50埃之间的厚度Thint或一些其他合适的厚度。如果厚度Thint太小(例如，小于约20埃或一些其他合适的值)，则在随后的绝缘体层的沉积期间，界面层1902可能无法阻挡氧化剂的扩散。此外，工艺限制可将厚度Thint限制为小于约50埃或一些其他合适的值。当界面层1902的厚度Thint变得太大(例如，大于约50埃或一些其他合适的值)时，晶体质量差，因此与底部电极层1702的粘附性差。此外，界面层1902的一部分可以变成电介质。例如，当底部电极层1702是氮化钛时，可以形成氧化钛。介电部分导致与形成的MIM电容器的主电容串联的寄生电容。由于串联关系，MIM电容器的总电容降低。此外，介电部分可以具有低能带隙，这增大了MIM电容器中的泄漏电流并且增加了CV离散度。
如图20的截面图2000所示，绝缘体层2002沉积在界面层1902上。绝缘体层2002是电介质，并且可以例如是或包括氧化锆、氧化铝、氧化锆、氧化硅、一些其他合适的电介质或前述的任意组合。在一些实施例中，绝缘体层2002是或包括金属氧化物和/或是或包括高k电介质。高k电介质可以例如是介电常数大于约10或一些其他合适的值的介电材料。绝缘体层2002可以例如通过ALD或一些其他合适的沉积工艺来沉积。
在通过ALD沉积绝缘体层2002的至少一些实施例中，界面层1902在沉积期间暴露于氧化剂。氧化剂可以是例如或包括臭氧、水蒸气或一些其他合适的氧化剂。如上所述，在一些实施例中，界面层1902是氧化剂的扩散阻挡件。没有界面层1902作为氧化剂的扩散阻挡件，在绝缘体层2002的沉积期间，氧化剂可能扩散到底部电极层1702并且氧化底部电极层1702的顶面1702t。该氧化将减小底部电极层1702的厚度Thbe，并且因此将难以控制厚度Thbe。例如，底部电极层1702的厚度Thbe可能减小不可控制的量。作为另一示例，可以增加底部电极层1702的顶面1702t的粗糙度，和/或可以增加底部电极层1702的TTV。另外，该氧化将在底部电极层1702上形成氧化物层。例如，在底部电极层1702为氮化钛或包括氮化钛的情况下，该氧化可以形成氧化钛层。该氧化物层将是电介质，并且产生与所形成的MIM电容器的初级电容串联的寄生电容。由于串联关系，MIM电容器的总电容会降低。此外，该氧化物层可以具有低能带隙，该低能带隙用作电荷载流子达到足够高的能级以穿过绝缘体层2002的台阶。因此，该氧化物层可以增大形成的MIM电容器中的泄漏电流。此外，增大的泄漏电流可以增大MIM电容器的CV离散度。
还通过图20的截面图2000示出，顶部电极层2004沉积在绝缘体层2002上方，填充了沟槽1602的剩余部分(参见图19)。顶部电极层2004可以例如通过热ALD、PVD或一些其他合适的沉积工艺来沉积。顶部电极层2004是导电的，并且可以例如是或包括钛、氮化钛、钽、氮化钽、一些其他合适的导电材料或前述的任意组合。在一些实施例中，顶部电极层2004是或包括与底部电极层1702相同的材料。在一些实施例中，顶部电极层2004的厚度Thte是400-600埃、约400-500埃、约500-600埃或一些其他合适的厚度。
在一些实施例中，在沉积顶部电极层2004之后并且在此后在图21中描述的动作之前，对顶部电极层2004执行退火。退火可以例如是或包括快速热退火(RTA)或其他适当的退火。退火可以例如在约350-450摄氏度、约400摄氏度或一些其他合适的温度下执行。退火可以例如执行约8-12小时、约10小时或一些其他合适的持续时间。在一些实施例中，退火是或包括在约400度下执行约10小时的RTA。
如图21的截面图2100所示，图案化顶部电极层2004(例如参见图20)、绝缘体层2002(例如参见图20)、界面层1902(例如，参见图20)和底部电极层1702(例如，参见图20)以在下部电容器线204l上面形成MIM电容器102。MIM电容器102包括垂直堆叠的底部电极106、电容器界面层104、电容器绝缘体层108和顶部电极110。图案化例如可以通过光刻/蚀刻工艺或一些其他合适的蚀刻工艺来执行。
如图22的截面图2200所示，互连结构202在MIM电容器102周围完成。在完成后，互连结构202包括位于MIM电容器102上面的第三IMD层210c，并且还包括位于第三IMD层210c上面的钝化层302。此外，互连结构202包括位于第三IMD层210c和钝化层302中的多条附加线204和多个附加通孔208。多条附加线204包括上部电容器线204u，并且多个附加通孔208包括从上部电容器线204u延伸到顶部电极110的TEVA 208tv。
尽管未示出，但是可以在完成互连结构202之后在MIM电容器102上执行击穿故障测试。击穿故障测试在MIM电容器102上从底部电极106到顶部电极110施加高电压。高电压可以例如是大于约3.5伏、在约3.0-4.0伏之间的电压或一些其他合适的电压。在一些实施例中，MIM电容器102的周围环境具有约125摄氏度、100-150摄氏度、大于约100摄氏度的温度或一些其他合适的温度。因为电容器界面层104与底部电极106具有高粘附性，所以即使在由高压感应的高电场下，电容器界面层104从底部电极106分层的可能性也较低。因此，对于MIM电容器102，介电击穿的可能性低并且TDDB高。例如，TDDB可以大于约10年或一些其他合适的持续时间。作为另一示例，当批量制造MIM电容器102时，每平方厘米的故障可少于约0.001，或者每平方厘米可以具有一些其他合适的数量的故障。
虽然关于方法描述了图14至图22，应当理解，图14至图22所示的结构不限于该方法，而是可以单独地独立于该方法。虽然将图14至图22描述为一系列动作，应当理解，在其他实施例中可以改变动作的顺序。虽然图14至图22示出和描述为一组特定的动作，在其他实施例中可以省略示出和/或描述的一些动作。此外，未示出和/或描述的动作可以包括在其他实施例中。例如，虽然示出和/或描述的动作形成图2A中的MIM电容器102的实施例，但是可以省略示出和/或描述的动作和/或可以包括未示出的动作以形成根据图2B至图2E、图6A至图6C、图12A和图12B的任一个中的实施例的MIM电容器102。在一些实施例中，为了形成根据图6A至图6C中的实施例的MIM电容器102，可以省略图16中的图案化。在一些实施例中，为了形成根据图12A和图12B中的实施例的MIM电容器102，可以省略图14和图15中的动作，并且对衬底404执行图16中的图案化。
参考图23，提供了图14至图22的方法的一些实施例的框图2300。例如，可以采用该方法来形成根据图2A至图2B的实施例的MIM电容器。此外，例如，可以采用该方法的可选实施例来形成根据图6A至图6C、图12A和图12B的实施例的MIM电容器。
在2302处，互连结构部分地形成在衬底上方，其中该互连结构包括下部电容器线。参见例如图14。
在2304处，在下部电容器线上方形成介电层。参见例如图15。
在2306处，图案化介电层以在下部电容器线上面形成暴露下部电容器线的沟槽。参见例如图16。
在2308处，在第一工艺室中在介电层上方沉积底部电极层，底部电极层衬于沟槽，其中底部电极层的顶面具有第一平均表面粗糙度。参见例如图17。在该方法的可选实施例中，跳过2306处的图案化，因此不形成沟槽。例如，可以采用这样的可选实施例来形成根据图6A至图6C的实施例的MIM电容器。在该方法的可选实施例中，跳过2302和2304处的动作，并且对衬底执行2306处的图案化。可以采用这样的可选实施例来形成根据图12A和图12B的实施例的MIM电容器。
在2310处，将底部电极层转移到第二工艺室，该转移将底部电极层的顶面暴露于氧化剂并且氧化顶面，其中该氧化在顶面上形成原生氧化物层，并且其中，在氧化之后，顶面的第二平均表面粗糙度大于第一平均表面粗糙度。参见例如图18。
在2312处，对原生氧化物层和底部电极层的顶面进行等离子体处理，以使顶面平滑并且形成界面层以代替原生氧化物层，其中，在等离子处理之后，顶面具有小于第二平均表面粗糙度的第三平均表面粗糙度，并且其中界面层是导电的。参见例如图19。等离子体可以例如由工艺气体生成，工艺气体是或包括一氧化二氮和/或一些其他合适的工艺气体。在该方法的可选实施例中，跳过2310处的转移，并且在第一工艺室中执行等离子体处理。参见例如图19。
在2314处，在界面层上沉积绝缘体层，其中绝缘体层的沉积将界面层暴露于氧化剂，并且其中界面层阻止氧化剂扩散到底部电极层的顶面而氧化底部电极层的顶面。参见例如图20。绝缘体层可以例如是或包括金属氧化物、具有大于约10的介电常数的高k电介质、一些其他合适的电介质或前述的任意组合。
在2316处，在绝缘体层上沉积顶部电极层。参见例如图20。
在2318处，图案化顶部电极层、绝缘体层、界面层和底部电极层以形成MIM电容器。参见例如图21。当形成根据图2A至图2D中的实施例的MIM电容器时，图案化例如可以通过光刻/蚀刻工艺或一些其他合适的图案化工艺来执行。当形成根据图2E中的实施例的MIM电容器时，图案化例如可以通过对介电层的顶面的平坦化工艺或通过一些其他合适的图案化工艺来执行。
在2320处，互连结构在MIM电容器周围完成，其中，互连结构包括位于MIM电容器上面的上部电容器电极，并且还包括从上部电容器电极延伸到MIM电容器的TEVA。参见例如图22。
虽然在此将图23的框图2300示出和描述为一系列动作或事件，但是将理解的是，这样的动作或事件的示出顺序不应以限制性的意义来解释。例如，一些动作可以以不同的顺序发生和/或与除了本文示出和/或描述的那些动作或事件之外的其他动作或事件同时发生。此外，可能不需要全部示出的动作来实现本文描述的一个或多个方面或实施例，并且本文描述的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
在一些实施例中，本发明提供了一种方法，包括：在衬底上方沉积底部电极层；在底部电极层的顶面上形成原生氧化物层，其中原生氧化物层与底部电极层的顶面具有第一粘附强度；执行等离子体处理工艺以用界面层代替原生氧化物层，其中，界面层是导电的并且与底部电极层的顶面具有第二粘附强度，并且其中，第二粘附强度大于第一粘附强度；在界面层上沉积绝缘体层；在绝缘体层上沉积顶部电极层；以及图案化顶部电极层、底部电极层、绝缘体层和界面层，以形成MIM电容器。在一些实施例中，等离子体处理工艺的执行减小底部电极层的厚度。在一些实施例中，底部电极层包括氮化钛，其中等离子体处理工艺的执行包括：从氧化氮生成等离子体；以及将原生氧化物层暴露于等离子体，其中氮和氧扩散到原生氧化物层和底部电极层中，以从原生氧化物层和底部电极层的顶部形成氮氧化钛层。在一些实施例中，该方法还包括使顶部电极层、底部电极层、绝缘体层和界面层退火。在一些实施例中，该方法还包括图案化衬底以形成沟槽，其中底部电极层、绝缘体层和顶部电极层沉积在沟槽中。在一些实施例中，该方法还包括：在衬底上方形成线和通孔的交替堆叠件；在交替堆叠件上方沉积介电层；以及图案化介电层以形成沟槽，其中底部电极层、绝缘体层和顶部电极层沉积在沟槽中。
在一些实施例中，本申请提供了另一种方法，包括：在第一工艺室中在衬底上方沉积底部电极层；将底部电极层转移至第二工艺室，其中，在转移完成后，底部电极层的顶面具有第一粗糙度；在第二工艺室中等离子体处理底部电极层的顶面，其中等离子体处理在底部电极层的顶面上形成界面层，其中，在等离子处理完成后，底部电极层的顶面的第二粗糙度小于第一粗糙度；在界面层上沉积绝缘体层；在绝缘体层上沉积顶部电极层；以及图案化顶部电极层、底部电极层、绝缘体层和界面层，以形成MIM电容器。在一些实施例中，界面层在绝缘体层的沉积期间暴露于氧化剂，其中界面层阻止氧化剂穿过界面层扩散到底部电极层。在一些实施例中，底部电极层的厚度在沉积绝缘体层之前与在沉积绝缘体层之后相同。在一些实施例中，底部电极层包括氮化钛，其中等离子体处理由一氧化二氮形成等离子体并且将底部电极层的顶面暴露于等离子体。在一些实施例中，等离子体处理包括在第二工艺室中生成等离子体以及在第二工艺室中将底部电极层的顶面暴露于等离子体，其中以约200-550瓦的功率和约1-2托的压力生成等离子体，并且其中底部电极层的顶面暴露于等离子体约5-20秒。在一些实施例中，重复多次将底部电极层的顶面暴露于等离子体。在一些实施例中，等离子体的生成包括以约10000-14000SCCM的流量将一氧化二氮引入第二工艺室。
在一些实施例中，本申请提供了一种MIM电容器，包括：底部电极，包括金属元素和非金属元素；绝缘体层，位于底部电极上面；顶部电极，位于绝缘体层上面；以及界面层，位于底部电极和绝缘体层之间，其中该界面层直接接触底部电极的顶面并且是导电的，并且其中界面层包括金属元素、非金属元素和氧。在一些实施例中，界面层配置为阻止氧从界面层的顶面扩散到底部电极的顶面。在一些实施例中，金属元素包括钛或钽，其中非金属元素包括氮。在一些实施例中，界面层包括氮氧化钛，其中界面层中的氧的原子百分比从顶部到底部减小，并且其中界面层中的氮的原子百分比从顶部到底部增大。在一些实施例中，界面层包括氮氧化钛，其中界面层中的氧的原子百分比小于约2并且大于约0，并且其中界面层中的氮的原子百分比小于氧的原子百分比并且大于约0。在一些实施例中，绝缘体层包括介电常数大于约10的介电材料。在一些实施例中，界面层的厚度为约20-50埃。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成金属-绝缘体-金属(MIM)电容器的方法，包括：
在衬底上方沉积底部电极层；
在所述底部电极层的顶面上形成原生氧化物层，其中，所述原生氧化物层与所述底部电极层的所述顶面具有第一粘附强度；
执行等离子体处理工艺以用界面层代替所述原生氧化物层，其中，所述界面层是导电的并且与所述底部电极层的所述顶面具有第二粘附强度，并且其中，所述第二粘附强度大于所述第一粘附强度；
在所述界面层上沉积绝缘体层；
在所述绝缘体层上沉积顶部电极层；以及
图案化所述顶部电极层、所述底部电极层、所述绝缘体层和所述界面层，以形成金属-绝缘体-金属电容器。
2.根据权利要求1所述的方法，其中，所述等离子体处理工艺的执行减小所述底部电极层的厚度。
3.根据权利要求1所述的方法，其中，所述底部电极层包括氮化钛，并且其中，所述等离子体处理工艺的执行包括：
从氧化氮生成等离子体；以及
将所述原生氧化物层暴露于所述等离子体，其中，氮和氧扩散到所述原生氧化物层和所述底部电极层中，以从所述原生氧化物层和所述底部电极层的顶部形成氮氧化钛层。
4.根据权利要求1所述的方法，还包括：
使所述顶部电极层、所述底部电极层、所述绝缘体层和所述界面层退火。
5.根据权利要求1所述的方法，还包括：
图案化所述衬底以形成沟槽，其中，所述底部电极层、所述绝缘体层和所述顶部电极层沉积在所述沟槽中。
6.根据权利要求1所述的方法，还包括：
在所述衬底上方形成线和通孔的交替堆叠件；
在所述交替堆叠件上方沉积介电层；以及
图案化所述介电层以形成沟槽，其中，所述底部电极层、所述绝缘体层和所述顶部电极层沉积在所述沟槽中。
7.一种形成金属-绝缘体-金属(MIM)电容器的方法，包括：
在第一工艺室中在衬底上方沉积底部电极层；
将所述底部电极层转移至第二工艺室，其中，在所述转移完成后，所述底部电极层的顶面具有第一粗糙度；
在所述第二工艺室中等离子体处理所述底部电极层的所述顶面，其中，所述等离子体处理在所述底部电极层的所述顶面上形成界面层，其中，在所述等离子处理完成后，所述底部电极层的所述顶面的第二粗糙度小于所述第一粗糙度；
在所述界面层上沉积绝缘体层；
在所述绝缘体层上沉积顶部电极层；以及
图案化所述顶部电极层、所述底部电极层、所述绝缘体层和所述界面层，以形成金属-绝缘体-金属电容器。
8.根据权利要求7所述的方法，其中，所述界面层在所述绝缘体层的沉积期间暴露于氧化剂，并且其中，所述界面层阻止所述氧化剂穿过所述界面层扩散到所述底部电极层。
9.根据权利要求7所述的方法，其中，所述底部电极层的厚度在沉积所述绝缘体层之前与在沉积所述绝缘体层之后相同。
10.一种金属-绝缘体-金属(MIM)电容器，包括：
底部电极，包括金属元素和非金属元素；
绝缘体层，位于所述底部电极上面；
顶部电极，位于所述绝缘体层上面；以及
界面层，位于所述底部电极和所述绝缘体层之间，其中，所述界面层直接接触所述底部电极的顶面并且是导电的，并且其中，所述界面层包括所述金属元素、所述非金属元素和氧。
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