CN112151509B - 封装器件、电子设备及器件封装方法 - Google Patents

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Abstract

本申请公开了一种封装器件、电子设备及器件封装方法，属于封装技术领域。该封装器件包括：框架(100)，框架(100)包括晶片承托板(110)以及与晶片承托板(110)相连的屏蔽侧板(120)，屏蔽侧板(120)环绕晶片承托板(110)，屏蔽侧板远离晶片承托板的一端具有顶面(121)；晶片(200)，晶片(200)设置于晶片承托板；屏蔽层(300)，屏蔽层与屏蔽侧板分体设置，屏蔽层(300)与顶面(121)相连，屏蔽层通过屏蔽侧板与晶片承托板接地连接，屏蔽层(300)与框架(100)形成容纳空间，晶片(200)位于容纳空间内。此方案可以解决封装器件存在的屏蔽效果差，且容易出现器件短路的问题。

Description

封装器件、电子设备及器件封装方法
技术领域
本申请属于封装技术领域，具体涉及一种封装器件、电子设备及器件封装方法。
背景技术
随着5G技术的发展，更多的封装器件应用于电子设备中，而封装器件的质量会对整个电子设备的性能产生至关重要的影响。
电磁波对封装器件会产生干扰，更严重地，会导致封装器件无法正常工作。传统的电磁屏蔽技术是在封装器件的框架的外表面形成金属导电层，以此用来屏蔽电磁波。然而，对于封装器件，在封装时，由于封装器件的侧壁容易出现冲切毛刺，因此容易造成框架与金属导电层连接失效、器件短路以及导致器件失效。因此，此种方案的封装器件存在屏蔽效果差，并且容易出现器件短路的问题。
发明内容
本申请实施例的目的是提供一种封装器件、电子设备及器件封装方法，能够解决目前封装器件存在的屏蔽效果差，并且容易出现器件短路的问题。
为了解决上述技术问题，本申请是这样实现的：
第一方面，本申请实施例提供了一种封装器件，包括：
框架，所述框架包括晶片承托板以及与所述晶片承托板相连的屏蔽侧板，所述屏蔽侧板环绕所述晶片承托板，所述屏蔽侧板远离所述晶片承托板的一端具有顶面；
晶片，所述晶片设置于所述晶片承托板；
屏蔽层，所述屏蔽层与所述屏蔽侧板分体设置，所述屏蔽层与所述顶面相连，所述屏蔽层通过所述屏蔽侧板与所述晶片承托板接地连接，所述屏蔽层与所述框架形成容纳空间，所述晶片位于所述容纳空间内。
第二方面，本申请实施例提供了一种电子设备，包括电路板以及设置于所述电路板上的封装器件，所述封装器件为上述的封装器件。
第三方面，本申请实施例提供了一种器件封装方法，应用于上述的封装器件，该方法包括：
制备框架，所述框架包括晶片承托板以及与所述晶片承托板相连的屏蔽侧板，所述屏蔽侧板环绕所述晶片承托板，所述屏蔽侧板远离所述晶片承托板的一端具有顶面；
将晶片安装于所述晶片承托板；
在所述屏蔽侧板的顶面所在一侧制备屏蔽层，所述屏蔽层通过所述屏蔽侧板与所述晶片承托板接地连接。
在本申请实施例中，屏蔽侧板具有顶面，屏蔽层与该顶面连接，此时，屏蔽层通过屏蔽侧板与晶片承托板接地连接，从而实现屏蔽层的接地，同时，屏蔽侧板可以实现侧面屏蔽的效果。由于屏蔽层与顶面连接，因此两者的接触面积更大，使得封装器件的屏蔽效果更好。与此同时，屏蔽层与屏蔽侧板的连接基本不受屏蔽侧板的侧面结构的影响，因此封装器件不容易因屏蔽侧板的侧面存在冲切毛刺而出现短路情况，因此该封装器件不容易出现器件短路的问题。
附图说明
图1为本申请实施例公开的封装器件的结构示意图；
图2为本申请实施例公开的封装器件的部分结构的示意图；
图3为本申请实施例公开的封装器件的剖视图；
图4至图9为本申请实施例公开的器件封装方法在不同步骤中的示意图。
附图标记说明：
100-框架、101-基板、102-连接部、110-晶片承托板、120-屏蔽侧板、121-顶面、130-导电引脚；
200-晶片；
300-屏蔽层；
400-封装体；
500-导线。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请的说明书和权利要求书中的术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施，且“第一”、“第二”所区别的对象通常为一类，并不限定对象的个数，例如第一对象可以是一个，也可以是多个。此外，说明书以及权利要求中“和/或”表示所连接对象的至少其中之一，字符“/”一般表示前后关联对象是一种“或”的关系。
下面结合附图，通过具体的实施例及其应用场景对本申请实施例提供的封装器件，电子设备及器件封装方法进行详细地说明。
如图1至图3所示，本申请实施例公开一种封装器件，其包括框架100、晶片200以及屏蔽层300。
框架100包括晶片承托板110以及与晶片承托板110相连的屏蔽侧板120，屏蔽侧板120环绕晶片承托板110，屏蔽侧板120远离晶片承托板110的一端具有顶面121。框架100的制造材料为金属材料或者其他形式的材料，可选地，框架100为金属材料制成的部件，金属具有良好的导热性以及屏蔽性，因此可以将框架100内部的热量导出框架100外以及屏蔽外部环境中的干扰，从而提升封装器件的稳定性。晶片承托板110、屏蔽侧板120和屏蔽层300所构成的空间为其他器件提供安装空间。
晶片200设置于晶片承托板110，晶片200可以居中地设置于晶片承托板110，也可以其他的形式设置于晶片承托板110，晶片200与晶片承托板110可以固定连接，也可以是其他形式的连接，晶片200的形状可以是矩形或者圆形，其数量可以是一个或多个，本申请实施例对此不作限制。
屏蔽层300与屏蔽侧板120分体设置，屏蔽层300与顶面121相连，屏蔽层300通过屏蔽侧板120与晶片承托板110接地连接，屏蔽层300与框架100形成容纳空间，晶片200位于容纳空间内。屏蔽层300与该顶面121连接，此时，屏蔽层300通过屏蔽侧板120与晶片承托板110接地连接，从而实现屏蔽层300的接地，同时，屏蔽侧板120可以实现侧面屏蔽的效果。
由于屏蔽层300与顶面121连接，因此两者的接触面积更大，使得封装器件的屏蔽效果更好。与此同时，屏蔽层300与屏蔽侧板120的连接基本不受屏蔽侧板120的侧面结构的影响，因此封装器件不容易因屏蔽侧板120的侧面存在冲切毛刺而出现短路情况，因此该封装器件不容易出现器件短路的问题。
进一步地，封装器件还包括封装体400，封装体400填充容纳空间，且封装体400包裹晶片200和晶片承托板110。将封装体400填充于容纳空间，且封装体400覆盖晶片200和晶片承托板110，封装体400可以低于屏蔽侧板120、高于屏蔽侧板120或者与屏蔽侧板120平齐，可选地，封装体400与屏蔽侧板120平齐，如此可为屏蔽层300提供相对平整的覆盖表面，使得屏蔽层300的结构更加简单。封装体400可以由封装时的液态凝固成固态物质，也可以是固液混合或者其他形态的物质，相比于其他形态的物质，固态物质基本不具有流动性，可以使各器件的位置相对固定，提高封装器件的可靠性。封装体400的材料可以是塑封胶，进而改善封装效果。
一种可选的实施例中，框架100还包括导电引脚130，导电引脚130与晶片承托板110间隔设置，导电引脚130与屏蔽侧板120间隔设置，封装器件还包括导线500，导线500的一端与晶片200电连接，导线500的另一端与导电引脚130电连接，封装体400包裹导电引脚130和导线500。晶片200可以直接固定于晶片承托板110并与晶片承托板110电连接，也可以固定于晶片承托板110并通过导线500与导电引脚130电连接。晶片200直接固定于晶片承托板110并与晶片承托板110电连接时需要保证晶片承托板110与晶片200的各个连接点之间具有较高的位置精度，才能实现可靠的电连接，而晶片200通过导线500与导电引脚130电导通时，各导电引脚130相对独立，每个导电引脚130单独与晶片200相连，因此更容易与晶片200电连接。此外，晶片200通过导线500与导电引脚130电连接时，导线500与导电引脚130焊接时，高温环境基本不会影响晶片承托板110的结构，因此可以有效地避免晶片承托板110出现变形甚至熔化，以此提升封装器件的封装质量。
进一步的实施例中，屏蔽层300具有朝向屏蔽侧板120的连接面。屏蔽层300的连接面的外边沿可以超出顶面121的外边沿或者相对于顶面121的外边沿内缩，也可以与顶面121的外边沿平齐。屏蔽层300的连接面的外边沿超出顶面121的外边沿时，虽然可以使屏蔽层300与屏蔽侧板120的接触面积更大，但是会占据更多的空间，造成封装器件体积增加，不利于封装器件小型化。屏蔽层300的连接面的外边沿短于顶面121外边沿会造成屏蔽层300与屏蔽侧板120的接触面积过小，接触面积过小会导致屏蔽层300与屏蔽侧板120连接不佳。因此，可选地，屏蔽层300的连接面的外边沿与顶面121的外边沿平齐，可以使屏蔽层300与屏蔽侧板120的接触面积更大，且整体尺寸达到最小化。
基于本申请实施例公开的封装器件，本申请实施例还公开一种电子设备，其包括电路板以及设置于电路板上的封装器件，该封装器件为上述任一实施例所述的封装器件。本申请实施例公开的电子设备可以是智能手机、平板电脑、电子书阅读器、可穿戴设备(例如智能手表)、电子游戏机等设备，本申请实施例不限制电子设备的具体种类。
如图4至图9所示，基于本申请实施例公开的封装器件，本申请实施例还公开一种器件封装方法，其应用于上述任一实施例所述的封装器件。该封装方法包括：
S100、制备框架100，框架100包括晶片承托板110以及与晶片承托板110相连的屏蔽侧板120，屏蔽侧板120环绕晶片承托板110，屏蔽侧板120远离晶片承托板110的一端具有顶面121。框架100可以通过铸造等工艺来制备。
S110、将晶片200安装于晶片承托板110，可选地，晶片200可以固定连接于晶片承托板110。
S120、在屏蔽侧板120的顶面121所在一侧制备屏蔽层300，屏蔽层300通过屏蔽侧板120与晶片承托板110接地连接。
采用上述器件封装方法封装器件后，屏蔽层300与屏蔽侧板120的接触面积更大，从而改善封装器件的屏蔽效果。同时，屏蔽侧板120的侧面结构基本不会影响屏蔽层300与屏蔽侧板120的连接，因此封装器件不容易因屏蔽侧板120的侧面存在冲切毛刺而出现短路情况。
进一步的实施例中，步骤S110之后，还包括：
S200、在框架100内制备封装体400，封装体400包裹晶片200和晶片承托板110。可选地，这里的封装体400可以通过注塑工艺成型。
此实施例中，填充封装体400可以使各封装器件的各组成部分的位置相对固定，不易发生位移，提高封装器件的可靠性。
一种可选的实施例中，步骤S110之后，还包括：
S300、通过导线500将晶片200与框架100的导电引脚130电连接。可选地，可以通过焊接操作将导线500与晶片200以及导线500与框架100的导电引脚130电连接。采用此种连接方式时，可以使导电引脚130与晶片200更方便地进行电连接。此外，加工过程中的高温环境基本不会影响晶片承托板110的结构，因此可以有效地避免晶片承托板110出现变形甚至熔化，以此提升封装器件的封装质量。
进一步地，步骤S100中的制备框架100具体包括：
S400、制备基板101。这里的基板101可以是厚度较薄的板，其材料可以是铜箔等导电材料。
S410、在基板101上形成晶片承托板110、屏蔽侧板120以及凹陷部，凹陷部相对于晶片承托板110凹陷。操作人员可以对基板101进行冲压从而形成晶片承托板110、屏蔽侧板120以及凹陷部，且凹陷部与屏蔽侧板120为一体式结构，这里设置凹陷部的目的是使得晶片承托板110、屏蔽侧板120之间产生分离的部分，以便于形成导电引脚130。
同时，在步骤S200之后，还包括：
S420、切除凹陷部，以使导电引脚130与晶片承托板110之间以及导电引脚130与屏蔽侧板120之间均形成间隔。凹陷部的切除可以采用冲切的方式，冲切过程中产生的毛刺不存在于容纳空间，因此，即使冲切过程产生毛刺也不容易影响器件的封装。
一种实施例中，步骤S410中的在基板101上形成晶片承托板110、屏蔽侧板120以及凹陷部，具体为：
在基板101上形成多个晶片承托板110、多个屏蔽侧板120以及多个凹陷部，各屏蔽侧板120通过连接部102依次连接。通过单次操作在基板101上形成多个晶片承托板110、多个屏蔽侧板120以及多个凹陷部可以提升加工效率，且在基板101上形成多个晶片承托板110、多个屏蔽侧板120以及多个凹陷部只需进行一次定位便可实现整板加工，进而提高生产效率。此外，封装体400在填充的过程中，是由液态转化为固态的，而基板101上形成多个晶片承托板110、多个屏蔽侧板120以及多个凹陷部，可以对液态封装体400进行限位，易于对封装体400进行填充。
进一步地，在框架100内制备封装体400之后，还包括：
对框架100实施切割操作，以将各所述屏蔽侧板120分离。具体地，对框架100实施切割操作后可以去除连接部102，从而将各所述屏蔽侧板120分离。对框架100实施切割操作去除连接部102可以采用激光切割、等离子切割、火焰切割、冲切或者其他的方式，使相连接的封装器件得以分离为单个器件，以供电子设备或其他装置使用。可选地，采用冲切的方式可以改善冲切毛刺的问题，进而提升成型质量，且冲切的方式更容易实施。
一种可选的实施例中，步骤S120具体为：
通过溅射、喷涂和压合中的至少一种工艺，在屏蔽侧板120的顶面121所在一侧制备屏蔽层300。采用溅射、喷涂和压合中的至少一种工艺来进行屏蔽层300的制备，可以简化屏蔽层300的成型工艺以及大幅降低工艺成本。
上面结合附图对本申请的实施例进行了描述，但是本申请并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本申请的启示下，在不脱离本申请宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本申请的保护之内。

Claims (10)

1.一种器件封装方法，应用于封装器件，其特征在于，所述封装器件包括框架(100)，所述框架(100)包括导电引脚(130)、晶片承托板(110)以及与所述晶片承托板(110)相连的屏蔽侧板(120)，所述屏蔽侧板(120)环绕所述晶片承托板(110)，所述屏蔽侧板(120)远离所述晶片承托板(110)的一端具有顶面(121)，所述器件封装方法包括：
制备基板(101)；在所述基板(101)上形成所述晶片承托板(110)、所述屏蔽侧板(120)以及凹陷部，所述凹陷部相对于所述晶片承托板(110)凹陷；
将晶片(200)安装于所述晶片承托板(110)；
在所述框架(100)内制备封装体(400)，所述封装体(400)包裹所述晶片(200)和所述晶片承托板(110)；
切除所述凹陷部，以使所述导电引脚(130)与所述晶片承托板(110)之间以及所述导电引脚(130)与所述屏蔽侧板(120)之间均形成间隔；
在所述屏蔽侧板(120)的顶面(121)所在一侧制备屏蔽层(300)，所述屏蔽层(300)通过所述屏蔽侧板(120)与所述晶片承托板(110)接地连接。
2.根据权利要求1所述的器件封装方法，其特征在于，在所述将晶片(200)安装于所述晶片承托板(110)之后，还包括：
通过导线(500)将所述晶片(200)与所述框架(100)的所述导电引脚(130)电连接。
3.根据权利要求1所述的器件封装方法，其特征在于，所述在所述基板(101)上形成晶片承托板(110)、屏蔽侧板(120)以及凹陷部，具体为：
在所述基板(101)上形成多个晶片承托板(110)、多个屏蔽侧板(120)以及多个凹陷部，各所述屏蔽侧板(120)依次连接。
4.根据权利要求3所述的器件封装方法，其特征在于，所述在所述框架(100)内制备封装体(400)之后，还包括：
对所述框架(100)实施切割操作，以将各所述屏蔽侧板(120)分离。
5.根据权利要求1所述的器件封装方法，其特征在于，所述在所述屏蔽侧板(120)的顶面(121)所在一侧制备屏蔽层(300)，具体为：
通过溅射、喷涂和压合中的至少一种工艺，在所述屏蔽侧板(120)的顶面(121)所在一侧制备屏蔽层(300)。
6.一种封装器件，其特征在于，所述封装器件采用权利要求1至5中任一项所述的器件封装方法制作，包括：
框架(100)，所述框架(100)包括晶片承托板(110)以及与所述晶片承托板(110)相连的屏蔽侧板(120)，所述屏蔽侧板(120)环绕所述晶片承托板(110)，所述屏蔽侧板(120)远离所述晶片承托板(110)的一端具有顶面(121)；
晶片(200)，所述晶片(200)设置于所述晶片承托板(110)；
屏蔽层(300)，所述屏蔽层(300)与所述屏蔽侧板(120)分体设置，所述屏蔽层(300)与所述顶面(121)相连，所述屏蔽层(300)通过所述屏蔽侧板(120)与所述晶片承托板(110)接地连接，所述屏蔽层(300)与所述框架(100)形成容纳空间，所述晶片(200)位于所述容纳空间内。
7.根据权利要求6所述的封装器件，其特征在于，所述封装器件还包括封装体(400)，所述封装体(400)填充所述容纳空间，且所述封装体(400)包裹所述晶片(200)和所述晶片承托板(110)。
8.根据权利要求7所述的封装器件，其特征在于，所述框架(100)还包括导电引脚(130)，所述导电引脚(130)与所述晶片承托板(110)间隔设置，所述导电引脚(130)与所述屏蔽侧板(120)间隔设置，所述封装器件还包括导线(500)，所述导线(500)的一端与所述晶片(200)电连接，所述导线(500)的另一端与所述导电引脚(130)电连接，所述封装体(400)包裹所述导电引脚(130)和所述导线(500)。
9.根据权利要求6所述的封装器件，其特征在于，所述屏蔽层(300)具有朝向所述屏蔽侧板(120)的连接面，所述连接面的外边沿与所述顶面(121)的外边沿平齐。
10.一种电子设备，其特征在于，包括电路板以及设置于所述电路板上的封装器件，所述封装器件为权利要求6至9任一项所述的封装器件。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101359645A (zh) * 2007-07-31 2009-02-04 雅马哈株式会社 半导体装置、预模制封装结构及其制造方法
CN105074917A (zh) * 2013-03-11 2015-11-18 高通股份有限公司 用于射频多芯片集成电路封装的电磁干扰外壳

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100454533C (zh) * 2003-04-15 2009-01-21 波零公司 用于电子元件封装的emi屏蔽
US8576574B2 (en) * 2010-04-21 2013-11-05 Stmicroelectronics Pte Ltd. Electromagnetic interference shielding on semiconductor devices
WO2019005171A1 (en) * 2017-06-30 2019-01-03 Intel Corporation ENCLOSURE FOR ELECTRONIC COMPONENT
US10629518B2 (en) * 2018-08-29 2020-04-21 Nxp Usa, Inc. Internally-shielded microelectronic packages and methods for the fabrication thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101359645A (zh) * 2007-07-31 2009-02-04 雅马哈株式会社 半导体装置、预模制封装结构及其制造方法
CN105074917A (zh) * 2013-03-11 2015-11-18 高通股份有限公司 用于射频多芯片集成电路封装的电磁干扰外壳

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