JP2001196491A - Ｉｃパッケージおよびその製造方法 - Google Patents

Ｉｃパッケージおよびその製造方法

Info

Publication number
JP2001196491A
JP2001196491A JP2000000810A JP2000000810A JP2001196491A JP 2001196491 A JP2001196491 A JP 2001196491A JP 2000000810 A JP2000000810 A JP 2000000810A JP 2000000810 A JP2000000810 A JP 2000000810A JP 2001196491 A JP2001196491 A JP 2001196491A
Authority
JP
Japan
Prior art keywords
chip
package
chip mounting
plate member
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000000810A
Other languages
English (en)
Inventor
Masahiro Kawaguchi
正博 川口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Priority to JP2000000810A priority Critical patent/JP2001196491A/ja
Priority to US09/753,835 priority patent/US20010007371A1/en
Publication of JP2001196491A publication Critical patent/JP2001196491A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 生産性を向上させるICパッケージおよび製造
方法を提供すること。 【解決手段】 本発明によるICパッケージの側面には露
出したI/O端子が設けられている。このICパッケージ
は、ICチップ搭載基板と、このICチップ搭載基板に搭載
されるICチップと、ICチップを封止する封止部材を備え
る。このチップ搭載基板の側面には、少なくともI/O端
子の一部となる導電体を露出させる溝部が形成され、こ
の溝部の一端は蓋板部材により塞がれ、封止部材がICチ
ップおよび蓋板部材を被覆する。チップ搭載基板および
蓋板部材の材料としてセラミック材料を使用することが
可能である。また、チップ搭載基板をプリント配線基板
で構成し、蓋板部材を半田レジスト・フィルムで形成す
ることも可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に半導体ICパッ
ケージおよびその製造方法に関し、特に生産性を向上さ
せるチップ・スケール・パッケージ(CSP: Chip Scale Pac
kage)およびその製造方法に関する。
【０００２】
【従来の技術】図1は従来のチップ・スケール・パッケー
ジ(100)の断面図を示す。このチップ・スケール・パッケ
ージ(10)は、インターポーザ基板(112)と、インターポ
ーザ基板(112)上に搭載されたICチップ(114)と、ICチッ
プを被覆する封止樹脂(116)を備える。ICチップ(114)は
ワイヤ(118)を介してインターポーザ基板(112)上の配線
パターンに接続され、この配線パターンはスルーホール
(120)内の導電体(122)を介してI/O端子(124)に接続され
る。ここで、「インターポーザ基板」とは、ICパッケージ
のI/O端子とICチップとの間に介在する絶縁部材であっ
て、I/O端子の配置を定める役割を担うものである。こ
の種のICパッケージは、ICパッケージ全体を樹脂で被覆
する(封止する)必要がないので、全体を樹脂封止するも
のに比べて小型化を図ることができる。言い換えればこ
の種のICパッケージは、ICパッケージ全体に対するICチ
ップの占める割合が、全体を樹脂封止するものに比べて
大きいといえる。小型化に加えて多機能化および高性能
化等を図る観点からは、ICチップの占める割合を大きく
する、すなわち絶縁部材をできるだけ小さくすることが
好ましい。
【０００３】しかしながら、絶縁部材を小型化すると樹
脂封止工程に関連する問題が生じる。樹脂封止工程で
は、スルーホール(120)となる個所に樹脂が侵入しない
ようにする必要がある。ICパッケージ(100)の側面にお
ける導電体(122)をI/O端子として利用するためである。
ポッティングにより樹脂封止を行う場合、樹脂の供給量
が多すぎるとスルーホールへ樹脂がもれてしまうことが
懸念される。したがって、個々のIC毎に樹脂の供給量
(ディスペンス)を特に正確に制御する必要性が生じ、生
産管理負担が大きくなり、ICパッケージの生産性に悪影
響を与えるという問題点がある。
【０００４】また、ポッティングによる封止樹脂の外部
形状は平坦ではない。このため、個々のICパッケージに
分離された後の検査工程や実装工程において、吸着によ
るピックアップ等の取り扱いが困難になり、生産性に悪
影響を与えるという問題点もある。
【０００５】一方、成型金型を利用して樹脂封止を行う
場合には、スルーホール以外の部分を樹脂封止するため
に、ICパッケージの種類およびサイズに応じて別個の成
型金型を準備しなければならない。このため、設備使用
効率が悪化し、イニシャル・コストの上昇ひいては生産
性に悪影響を与えるという問題点がある。
【０００６】
【発明が解決しようとする課題】本発明は上記問題点の
うち少なくとも1つを解決し、生産性を向上させるICパ
ッケージおよびその製造方法を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明によれば、生産性
を向上させるICパッケージおよびその製造方法が提供さ
れる。このICパッケージの側面には露出したI/O端子が
設けられている。ICパッケージは、ICチップ搭載基板
と、このICチップ搭載基板に搭載されるICチップと、IC
チップを封止する封止部材を備える。このチップ搭載基
板の側面には、少なくともI/O端子の一部となる導電体
を露出させる溝部が形成され、溝部の一端は蓋板部材に
より塞がれ、封止部材がICチップおよび蓋板部材を被覆
する。チップ搭載基板および蓋板部材の材料としてセラ
ミック材料を使用することが可能である。また、チップ
搭載基板をプリント配線基板で構成し、蓋板部材を半田
レジスト・フィルムで形成することも可能である。
【０００８】更に、本発明によるICパッケージを製造す
る方法は、貫通孔が形成され所定の電気配線を有するチ
ップ搭載基板を用意し、蓋板部材を使用して、貫通孔の
一端を塞ぎ、チップ搭載基板に複数のICチップを搭載
し、複数のICチップを含むチップ搭載基板上の領域をモ
ールド樹脂により封止し、個々のICパッケージに分離す
る方法である。
【０００９】
【発明の実施の形態】以下、本発明の実施例を説明する
が、本発明はこれらの実施例に限定されるものではな
い。
【００１０】図2は本発明の第1実施例によるICパッケー
ジを製造するための製造工程を順に示す。まずICチップ
搭載基板であるインターポーザ基板(210)を用意する。
上述したように「インターポーザ基板」は、ICパッケージ
のI/O端子とICチップとの間に介在する絶縁部材であっ
て、I/O端子の配置を定める役割を担うものである。本
実施例におけるインターポーザ基板(210)はセラミック
材料より成り、基板の厚さは0.2ないし0.3mm程度であ
る。
【００１１】図2(a)に示す工程では、インターポーザ基
板(210)の所定の個所に第1貫通孔である第1スルーホー
ル(212)が複数個形成される。所定の個所とは、実質的
にICパッケージの外周に相当する個所である。この第1
スルーホール(212)は、ドリルを利用して形成すること
も、型を利用して打ち抜くことも可能である(プレス加
工)。低コスト化を図る観点からは、プレス加工で穿孔
することが好ましい。
【００１２】図2(b)に示す工程では、先の工程で穿孔さ
れた第1スルーホール(212)を導電性材料(214)で充填す
る。
【００１３】図2(c)に示す工程では、第1スルーホール
(212)に充填された導電性材料(214)の一部を除去するよ
うな第2スルーホール(216)が穿孔される。この第2スル
ーホール(216)も、第1スルーホール(212)と同様にドリ
ルまたは型を利用して形成される。ただし、第2スルー
ホール(216)の直径は、第1スルーホール(212)の直径よ
り大きいものである。第1、第2スルーホール(212,216)
の直径は、0.2ないし0.3mm程度の大きさである。第2ス
ルーホール(216)により一部が除去された導電性材料(21
4)の端面は、湾曲した凹型形状となり、平面である場合
に比べて表面積が大きくなり、後述するI/O端子の表面
積も大きくなる。
【００１４】図2(d) に示す工程では、インターポーザ
基板(210)の表裏に、モリブデン(Mo)、タングステン(T
w)等の金属粉を使用して、所定の電気配線が印刷され
る。所定の電気配線(213)には、インターポーザ基板表
面の配線パターンおよび裏面のI/Oパッド用の配線パタ
ーンが含まれる。インターポーザ基板(210)の表裏に印
刷された電気配線は導電性材料(214)を介して互いに電
気的に接続される。
【００１５】図2(e)に示す工程では、セラミック材料よ
り成る蓋板部材(218)を使用して第2スルーホール(216)
を被覆する。本実施例における蓋板部材は、第2スルー
ホールの直径である0.2ないし0.3mm以上の幅を有し、0.
08ないし0.1mmの厚さを有する。この蓋板部材(218)の形
状およびサイズは、この実施例のものに限定されず、1
個以上の第2スルーホール(216)の一端を塞ぐ程度の幅、
長さおよび厚みを有するものであればよい。次に、イン
ターポーザ基板(210)および蓋板部材(218)を焼成し、印
刷された電気配線に金めっきを施す。蓋板部材(218)の
材料としては、インターポーザ基板(210)と同様なセラ
ミック材料のほかに、半田レジスト・フィルム等が考え
られる。しかし、本実施例のようにセラミック材料を使
用すると、インターポーザ基板(210)の焼成工程におい
て、一端の閉じたスルーホール構造を同時に形成するこ
とが可能になる。したがって、製造工程数を増加させな
い観点からは、蓋板部材(218)はセラミック材料である
ことが好ましい。
【００１６】図2(f)に示す工程では、インターポーザ基
板(210)上の所定の個所にICチップ(220)が搭載される。
ICチップ(220)は、ワイヤ(222)を介してインターポーザ
基板(210)上の電気配線および導電性材料(214)に電気的
に接続される。
【００１７】図2(g)に示す工程では、複数のICチップ(2
20)を含むインターポーザ基板(210)上の領域が、封止樹
脂(224)により全面的に封止される。この場合におい
て、図2(e)の工程で形成した蓋板部材(218)は、樹脂が
第2スルーホール(216)内にもれてしまうことを防止す
る。この封止工程は、ポッティングによるものではな
く、金型を利用した成型工程により行われる。このた
め、封止樹脂の供給量を特に正確に制御する必要性がな
くなるので、生産管理負担が減少する。この工程で利用
される金型は、ICパッケージの種類およびサイズに依存
することなく、この種のICパッケージに共通して利用で
きるものである。従来は、スルーホールからの樹脂漏れ
を防止する観点から、個々のICパッケージ毎に金型を合
わせて成型する必要があった。しかしながら本実施例で
は複数のICパッケージをまとめて成型することが可能で
あるため、ICパッケージ毎に金型を用意する必要はな
く、この種のICパッケージに共通して利用することが可
能になり、設備使用効率が向上する。
【００１８】図2(h)は、個々のICパッケージ(200)に分
離された後の様子を示す。この分離は、第2スルーホー
ル(216)を境にして行われ、例えばダイシングによる切
断やブレーキングによる分割等を利用して行われる。図
示されているように、最終的に形成されるICパッケージ
(200)は、側面において露出したI/O端子(214)を有す
る。すなわち、インターポーザ基板(210)の側面には、I
/O端子(213,214)の一部となる導電体(214)を露出させる
溝状(または堀状)の形状をなす溝部(216')が形成されて
おり、この溝部(216')は第2スルーホール(216)の一部分
(半分)に相当し、ハーフ・スルーホール形状をなし、I/O
端子取付部としての役割を担う。なお、本実施例ではハ
ーフ・スルーホール形状をなすように各ICパッケージが
切断(分離)されているが、この位置で切断しなければな
らないわけではない。理論的にはI/O端子(213)より外側
の位置であれば切断可能である。更なる小型化を図る観
点からはI/O端子の端面に沿って切断することが好まし
いが、切断回数を削減して製造工程の効率化を図る観点
からは、上述したようにハーフ・スルーホール形状を形
成するように切断することが好ましい。
【００１９】図3は、本発明の第2実施例によるICパッケ
ージを製造するための製造工程を順に示す。
【００２０】図3(a)の工程でもICチップ搭載基板である
インターポーザ基板(310)を用意する。本実施例では、
インターポーザ基板(310)は、表面に銅箔が塗布された
プリント回路基板(PCB: Print Circuit Board)より成
る。インターポーザ基板(310)と封止樹脂(224)との線膨
張係数の差を小さくする観点からは、PCBを採用するこ
とが好ましい。
【００２１】図3(b)の工程では、インターポーザ基板(3
10)の所定の個所に貫通孔であるスルーホール(312)が形
成され、インターポーザ基板(310)全体に銅めっきによ
る処理を施す。その後、インターポーザ基板(310)の表
裏に所定の電気配線用のパターン(313)を形成する。こ
のパターンを形成する工程は、レジストの塗布、マスキ
ング、露光、レジストの除去等の既存の手法を利用して
行われる。その後、形成された電気配線に金めっきが施
される。
【００２２】図3(c)は、所定の電気配線(313)が施され
たインターポーザ基板(310)の様子を示す。
【００２３】図3(d)の工程では、インターポーザ基板(3
10)が、半田レジスト・フィルム(318)により全面的に被
覆される。この半田レジスト・フィルム(318)は蓋板部材
となるものである。図2(e)の工程で行われたセラミック
材料より成る蓋板部材(218)は、予め定められた形状を
有するものであり、第2スルーホール(216)の近辺を被覆
するように配置され、インターポーザ基板の全面を被覆
するものではなかった。しかしながら本実施例の場合
は、そのような位置合わせを必要とせず、インターポー
ザ基板(310)を全面的に被覆している。なお、半田レジ
スト・フィルム(318)を当初から所定の形状でスルーホー
ル(312)上にのみ配置させることも可能ではあるが、製
造工程数の観点からは本実施例のようにすることが好ま
しい。
【００２４】図3(e)の工程では、スルーホール(312)近
辺の半田レジスト・フィルム(318)を残すようにして他の
領域にある半田レジスト・フィルムが除去される。こう
して、スルーホール(312)の一端を塞ぐ蓋板部材(318)が
形成される。更に図2(f)ないし(h)と同様の処理工程を
経てICパッケージが完成する。
【００２５】本実施例によるICパッケージ(200)および
その製造方法によれば、溝部(216')の一端は蓋板部材(2
18,318)により塞がれており、この蓋板部材(218,318)上
は封止樹脂(224)により被覆されており、蓋板部材(218,
318)および封止樹脂(214)の端面がICパッケージ(200)の
最も外側の側面を形成している。従来は、ICパッケージ
側面におけるI/O端子を犠牲にすること無く溝部(216')
上を封止することができなかったわけであるが、本実施
例によれば可能になる。このことは、インターポーザ基
板(210,310)上の封止可能な領域が従来に比べて拡大す
るので、より大きなICチップを搭載することが可能にな
ることを意味する。したがって、小型化に加えて多機能
化および高性能化等を図ることが可能になる。蓋板部材
(218,318)の上面は封止樹脂(224)で被覆され、蓋板部材
(218,318)の下面と溝部(216')とで囲まれた空間が存在
することにより、ICパッケージの側面で導電体(214)を
露出させ、これをI/O端子として利用することができ
る。さらに、封止樹脂(224)は、成型金型を利用して形
成されるので、封止樹脂(224)の外部形状(ICパッケージ
(200)の上面)を平坦に形成することが容易になる。本実
施例では実質的に直方体形状をなす。このため、以後の
検査工程や実装工程において、吸着によるピックアップ
等の取り扱いを容易にする。
【００２６】このように本実施例によるICパッケージお
よびその製造方法によれば、生産管理負担の減少、設備
使用効率の向上等によりICパッケージの生産性を向上さ
せることが可能になる。
【図面の簡単な説明】
【図1】 従来の手法によるICパッケージの断面図を示
す。
【図2】 本発明の第1実施例によるICパッケージの各製
造工程を示す。
【図3】 本発明の第2実施例によるICパッケージの各製
造工程を示す。
【符号の説明】
100 ICパッケージ 112 インターポーザ基板 114 ICチップ 116 封止樹脂 118 ワイヤ 120 スルーホール 122 導電体 210 インターポーザ基板 212,216 スルーホール 216' 溝部 213 電気配線 214 導電性材料 218 蓋板部材 220 ICチップ 222 ワイヤ 224 封止樹脂 200 ICパッケージ 310 インターポーザ基板 312 スルーホール 313 電気配線 318 半田レジスト・フィルム

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 ICパッケージ(200)の周囲において露出し
    た導電性のI/O端子(213)を有するICパッケージ(200)で
    あって、当該ICパッケージ(200)は：ICチップ搭載基板
    (210)であって、前記チップ搭載基板(210)の周囲にI/O
    端子(213)が取り付けられる端子取付部(216')が形成さ
    れるチップ搭載基板(210)と、 前記ICチップ搭載基板(210)に搭載され、前記I/O端子(2
    13)に電気的に結合されるICチップ(220)と、 前記端子取付部(216')とI/O端子の一部とを被覆する蓋
    板部材(218)と、 前記ICチップ(220)および前記蓋板部材(218)を被覆する
    封止部材(224)を備えることを特徴とするICパッケー
    ジ。
  2. 【請求項2】 前記チップ搭載基板および前記蓋板部材が
    セラミック材料より成ることを特徴とする請求項1記載
    のICパッケージ。
  3. 【請求項3】 前記チップ搭載基板がプリント配線基板よ
    り成り、前記蓋板部材が半田レジスト・フィルムより成
    ることを特徴とする請求項1記載のICパッケージ。
  4. 【請求項4】 前記封止部材の外部形状が実質的に直方
    体形状であることを特徴とする請求項1記載のICパッケ
    ージ。
  5. 【請求項5】 ICパッケージ(200)を製造する方法であっ
    て、当該方法は：所定の個所に貫通孔(216,312)が形成
    された所定の電気配線(213,313)を有するチップ搭載基
    板(210,310)を用意する工程と、 蓋板部材(218,318)を使用して、前記貫通孔(216,312)の
    一端を塞ぐ工程と、 前記チップ搭載基板(210,310)に複数のICチップ(220)を
    搭載する工程と、 各ICチップ(220)を前記電気配線(213,313)に接続する工
    程と、 前記複数のICチップ(220)を含む前記チップ搭載基板(21
    0,310)上の領域をモールド樹脂(224)により封止する工
    程と、 前記チップ搭載基板(210,310)をICチップを搭載する個
    々のICパッケージ(200)に分離する工程より成ることを
    特徴とする方法。
  6. 【請求項6】 ICパッケージ(200)を製造する方法であっ
    て、当該方法は：セラミック材料より成るチップ搭載基
    板(210)の所定の個所に複数の第1貫通孔(212)を形成す
    る工程と、 前記複数の第1貫通孔(212)に導電性材料(214)を充填す
    る工程と、 前記第1貫通孔(212)に充填された導電性材料(214)の一
    部を除去するような第2貫通孔(216)を形成する工程と、 前記チップ搭載基板(210)上に所定の電気配線(213)を印
    刷する工程と、 セラミック材料より成る蓋板部材(218)を使用して、前
    記第2貫通孔(216)の一端を塞ぐ工程と、 前記チップ搭載基板(210)および前記蓋板部材(218)を焼
    成する工程と、 前記チップ搭載基板(210)に複数のICチップ(220)を搭載
    する工程と、 各ICチップ(220)を前記電気配線(213)に接続する工程
    と、 前記複数のICチップ(220)を含む前記チップ搭載基板(21
    0)上の領域をモールド樹脂(224)により封止する工程
    と、 前記複数のICチップ(220)を含む前記チップ搭載基板(21
    0)を個々のICパッケージ(200)に分離する工程より成る
    ことを特徴とする方法。
  7. 【請求項7】 ICパッケージ(200)を製造する方法であっ
    て、当該方法は：プリント配線基板(310)の所定の個所
    に貫通孔(312)を形成する工程と、 貫通孔(312)の形成された前記プリント配線基板(310)を
    銅めっきする工程と、 前記プリント配線基板(310)に所定の電気配線(313)を作
    成する工程と、 半田レジスト・フィルム(318)を使用して前記貫通孔(31
    2)の一端を被覆する工程と、 前記プリント配線基板(310)に複数のICチップ(220)を搭
    載する工程と、 各ICチップ(220)を前記電気配線に接続する工程と、 前記複数のICチップ(220)を含む前記プリント配線基板
    (310)上の領域をモールド樹脂(224)により封止する工程
    と、 前記複数のICチップ(220)を含む前記プリント配線基板
    (310)を個々のICパッケージ(200)に分離する工程より成
    ることを特徴とする方法。
JP2000000810A 2000-01-06 2000-01-06 Ｉｃパッケージおよびその製造方法 Pending JP2001196491A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2000000810A JP2001196491A (ja) 2000-01-06 2000-01-06 Ｉｃパッケージおよびその製造方法
US09/753,835 US20010007371A1 (en) 2000-01-06 2001-01-03 IC package and method of making the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000000810A JP2001196491A (ja) 2000-01-06 2000-01-06 Ｉｃパッケージおよびその製造方法

Publications (1)

Publication Number Publication Date
JP2001196491A true JP2001196491A (ja) 2001-07-19

Family

ID=18530103

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000000810A Pending JP2001196491A (ja) 2000-01-06 2000-01-06 Ｉｃパッケージおよびその製造方法

Country Status (2)

Country Link
US (1) US20010007371A1 (ja)
JP (1) JP2001196491A (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6888259B2 (en) * 2001-06-07 2005-05-03 Denso Corporation Potted hybrid integrated circuit
US6951980B2 (en) * 2001-09-29 2005-10-04 Texas Instruments Incorporated Package for an electrical device
JP4716819B2 (ja) * 2005-08-22 2011-07-06 新光電気工業株式会社 インターポーザの製造方法
JP4923494B2 (ja) * 2005-09-22 2012-04-25 富士通株式会社 多層回路基板設計支援方法、プログラム、装置及び多層回路基板
CN107710887B (zh) * 2015-06-19 2020-02-21 日本电信电话株式会社 柔性印刷电路板的焊料接合构造

Also Published As

Publication number Publication date
US20010007371A1 (en) 2001-07-12

Similar Documents

Publication Publication Date Title
US7745910B1 (en) Semiconductor device having RF shielding and method therefor
KR101037997B1 (ko) 반도체 다이 패키지와 반도체 다이 패키지용 기판 그리고 이들의 형성 방법, 및 리드 프레임 구조물의 제조 방법 및 처리 방법
US6476331B1 (en) Printed circuit board for semiconductor package and method for manufacturing the same
US8618641B2 (en) Leadframe-based semiconductor package
US6246015B1 (en) Printed circuit board for ball grid array semiconductor packages
US20040136123A1 (en) Circuit devices and method for manufacturing the same
US7465609B2 (en) Method of manufacturing semiconductor device
JP2003282787A (ja) チップパッケージ及びその製造方法
CN101383301B (zh) 形成倒装芯片突起载体式封装的方法
JP2001326295A (ja) 半導体装置および半導体装置製造用フレーム
US5773895A (en) Anchor provisions to prevent mold delamination in an overmolded plastic array package
CN107546184B (zh) 半导体封装体及其制造方法
US6204162B1 (en) Production of semiconductor device
EP0337448A2 (en) Semiconductor device having a metal stem
JP2001196491A (ja) Ｉｃパッケージおよびその製造方法
US20070267759A1 (en) Semiconductor device with a distributed plating pattern
JPH10247715A (ja) 半導体装置及びその製造方法
JP2001024097A (ja) チップパッケージ基板構造とその製造方法
CN107658286B (zh) 半导体元件安装用基板、半导体装置及它们的制造方法
JP4475761B2 (ja) 半導体パッケージ用絶縁フィルム及びその製造方法
JP3920657B2 (ja) 樹脂封止型半導体装置の製造方法
US6312975B1 (en) Semiconductor package and method of manufacturing the same
JPH10154768A (ja) 半導体装置及びその製造方法
US11552004B2 (en) Wiring structure having stacked first and second electrodes
JP2001156208A (ja) 半導体パッケージの製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20041217