CN111970814A - 一种降低高速线共模干扰的方法 - Google Patents
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Abstract
本发明公开了一种降低高速线共模干扰的方法，建设降低高速线共模干扰的电路板结构的时候首先通过引入两种在地参考平面，将设定好叠层，介电常数，激励源以及求解器分别得到不同蚀刻模型的数值，再分别研究这两种蚀刻造型的特性，在实际高速线走线时选取具体尺寸，从而将高速线产生的共模干扰降低到最低，本发明能有效解决在高速线共模干扰的问题，这样既可以节省走线空间，又可以减少共模干扰，从而能够实现较小成本获得高质量的信号处理方式，能够节省电容器件，增加走线空间，能够将高速线走线耦合部分共模降低。
Description
技术领域
本发明涉及处理高速线共模干扰技术领域，具体为一种降低高速线共模干扰的方法。
背景技术
服务器作为计算机的一种，为互联网用户提供计算、存储、数据交换等服务，是互联网时代的重要组成节点。服务器由于运算速率较高、运行时间较长、数据吞吐量较大，而服务器的硬件组成主要有电路板、机构器件，硬件的电路板承担着传输和转换电能和传递和处理信号的作用，在实际的硬件电路板上存在着成千上万的信号线路，这些线路需要长时间的运行，因此信号的作用及其明显，一方面保证了服务器高效稳定的运行，另一方面也可以极大减少数据中心的运营成本。
如何将电路信号中的电能在要求的时间内，信号能在不失真的情况下从发送端传到接收端，破坏信号完整性的原因包括反射、振铃、地弹、串扰等。随着信号工作频率的不断提高，信号完整性问题已经成为硬件工程师关注的焦点，良好高速线传输能力能够很好的解决这些问题，在高速线传输中共模干扰会大大降低传输线的驱动能力，会造成EMI增加的情况。
现有的技术方案
1.将高速信号的差分对进行等长处理，并且将不耦合的部分通过做弧处理掉；
2.通过增加电子器件将共模部分以热量的形式散发出去。
现有技术的缺点
1.现在的等长和做弧处理在实际电路板蚀刻时还会产生不耦合的情况；
2.增加电子器件会造成成本提升，不利于产品的竞争力。
为此，本文提出一种处理高速线共模干扰的方法。
发明内容
本发明的目的在于提供一种有效解决在高速线共模干扰的问题，这样既可以节省走线空间，又可以减少共模干扰，从而能够实现较小成本获得高质量的信号处理方式，能够节省电容器件，增加走线空间，能够将高速线走线耦合部分共模降低的保证加工恒负载输出的控制方法，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：一种降低高速线共模干扰的电路结构，包含地参考平面及高速线，所述地平面形成至少一凹形蚀刻图案，所述高速线设置于凹形蚀刻图案上方。
优选的，所述凹形蚀刻图案包括与所述高速线垂直的线状的中部，以及连接于所述中部两端的条状的侧部，所述侧部的延伸方向与所述高速线一致。
优选的，所述侧部沿所述中部的一侧延伸。
优选的，所述中部与所述侧部的连接处形成有沟槽，所述沟槽的延伸方向与所述中部一致。
优选的，所述侧部沿所述中部的两侧延伸。
优选的，所述高速线包括两条并行的走线。
优选的，还包括位于所述地参考平面与所述高速线之间的绝缘层。
与现有技术相比，本发明的有益效果是：
本发明将设定好叠层，介电常数，激励源以及求解器分别得到不同蚀刻模型的数值，再分别研究这两种蚀刻造型的特性，在实际高速线走线时选取具体尺寸，从而能有效解决在高速线共模干扰的问题，这样既可以节省走线空间，又可以减少共模干扰，从而能够实现较小成本获得高质量的信号处理方式，能够节省电容器件，增加走线空间，能够将高速线走线耦合部分共模降低。
附图说明
图1为本发明凹形组合蚀刻图案示意图；
图2为本发明凹形蚀刻图形示意图；
图3为本发明对称T形蚀刻图形示意图。
图4为本发明未采用蚀刻进行处理的共模损耗示意图；
图5为本发明采用蚀刻进行处理的共模损耗。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1-5,本发明提供一种技术方案：降低高速线共模干扰的电路结构中包含地参考平面及高速线，地平面形成至少一凹形蚀刻图案，高速线设置于凹形蚀刻图案上方。
凹形蚀刻图案包括与所述高速线垂直的线状的中部，以及连接于中部两端的条状的侧部，侧部的延伸方向与所述高速线一致。
在一种实施方式中，侧部沿中部的一侧延伸。中部与所述侧部的连接处形成有沟槽，沟槽的延伸方向中部一致。
在另一种实施方式中，侧部沿所述中部的两侧延伸高速线包括两条并行的走线，降低高速线共模干扰的电路结构中还包括位于所述地参考平面与所述高速线之间的绝缘层。
降低高速线共模干扰的方法,在建设降低高速线共模干扰的电路板结构的时候，首先通过引入两种在地参考平面，将设定好叠层，介电常数，激励源以及求解器分别得到不同蚀刻模型的数值，再分别研究这两种蚀刻造型的特性，在实际高速线走线时选取具体尺寸，从而将高速线产生的共模干扰降低到最低。
降低高速线共模干扰的电路板结构中的两种地平面通过蚀刻的方法形成不同的形状，一种形状为凹形，另一种两个凹形，然后这两个对称排布，从而形成对称的凹形结构,也可以采用反向对称排布，将两个图形的凹部向两侧敞开式对称排布，形成反向对称排布的结构，采用不对称排布，将一个凹型的背面与另一个凹型的正面相互配合排布，形成不对称的排布。
凹形和对称T形的蚀刻图形，会形成等效的电容电抗电容的组合形式，这种组合的形式会形成阻抗电路和谐振频率：
阻抗公式：
谐振频率：
上式中Lp为蚀刻后的等效电感，Cp蚀刻后的等效电容。
蚀刻的造型包括实际低速线走线，实际高速线走线，所述实际低速线走线与实际高速线走线的排布模型对比的时候相同的排布形状进行比对。
凹形组合蚀刻图案，w1为在高速线下蚀刻的宽度，w2为未蚀刻的宽度d1,d2为蚀刻图形的间隔缝隙，b1,b2,a2为矩形蚀刻尺寸g1,g2,g3为凹形槽的长度减去中心蚀刻长度的数值u1、u2,u3为凹形槽的长度,高速线信号比较敏感，凹形组合蚀刻图案需要考虑两者之间耦合情况。
两者之间的耦合系数为：
上式中Lm为两者的共生电感，L1为凹形1的电感L2为凹形2的电感，在共模损耗在-10db情况下，未采用蚀刻处理的频率为3.7GHz到11GHz，范围为7.3GHz，采用蚀刻处理的频率为5.1GHz到15.2GHz，范围为10.1GHz，带宽明显提升，使得共模影响更加小，EMI方面更加优化。
首先，在高速线的附近，w1为在高速线下蚀刻的宽度，w2为未蚀刻的宽度，w1一般选取单端导线的宽度，w2一般去3～5的w1；
d1，d2为蚀刻图形的间隔缝隙，选取高速线线距的二分之一；
b1，b2为蚀刻矩形的宽度，取高速线线距的二分之一到三分之二；
a1、a2为蚀刻矩形的长度，取w1的三分之一到二分之一；
g1，g2，g3为凹形槽的长度减去中心蚀刻长度的数值；
u1、u2，u3为凹形槽的长度，取得数值一般为百分九十的w2。
实施例1，未采用蚀刻处理的频率为4.0GHz，范围为7.3GHz，采用蚀刻处理的频率为6.0GHz，范围为10.1GHz，带宽明显提升，使得共模影响更加小，EMI方面更加优化。
首先，在高速线的附近，w1为在高速线下蚀刻的宽度，w2为未蚀刻的宽度，w1一般选取单端导线的宽度，w2去3的w1；
d1，d2为蚀刻图形的间隔缝隙，选取高速线线距的三分之一；
b1，b2为蚀刻矩形的宽度，取高速线线距的三分之一到三分之二；
a1、a2为蚀刻矩形的长度，取w1的三分之一到二分之一；
g1，g2，g3为凹形槽的长度减去中心蚀刻长度的数值；
u1、u2，u3为凹形槽的长度，取得数值一般为百分九十的w2。
实施例2，未采用蚀刻处理的频率为5.0GHz，范围为7.3GHz，采用蚀刻处理的频率为6.5GHz，范围为10.1GHz，带宽明显提升，使得共模影响更加小，EMI方面更加优化。
首先，在高速线的附近，w1为在高速线下蚀刻的宽度，w2为未蚀刻的宽度，w1一般选取单端导线的宽度，w2去4的w1；
d1，d2为蚀刻图形的间隔缝隙，选取高速线线距的四分之一；
b1，b2为蚀刻矩形的宽度，取高速线线距的四分之一到四分之二；
a1、a2为蚀刻矩形的长度，取w1的四分之一到三分之一；
g1，g2，g3为凹形槽的长度减去中心蚀刻长度的数值；
u1、u2，u3为凹形槽的长度，取得数值一般为百分九十的w2。
实施例3，未采用蚀刻处理的频率为6.0GHz，范围为7.3GHz，采用蚀刻处理的频率为7.0GHz，范围为10.1GHz，带宽明显提升，使得共模影响更加小，EMI方面更加优化。
首先，在高速线的附近，w1为在高速线下蚀刻的宽度，w2为未蚀刻的宽度，w1一般选取单端导线的宽度，w2去5的w1；
d1，d2为蚀刻图形的间隔缝隙，选取高速线线距的四分之一；
b1，b2为蚀刻矩形的宽度，取高速线线距的四分之一到四分之二；
a1、a2为蚀刻矩形的长度，取w1的四分之一到三分之一；
g1，g2，g3为凹形槽的长度减去中心蚀刻长度的数值；
u1、u2，u3为凹形槽的长度，取得数值一般为百分九十的w2。
实施例4，未采用蚀刻处理的频率为7.0GHz，范围为7.3GHz，采用蚀刻处理的频率为7.5GHz，范围为10.1GHz，带宽明显提升，使得共模影响更加小，EMI方面更加优化。
首先，在高速线的附近，w1为在高速线下蚀刻的宽度，w2为未蚀刻的宽度，w1一般选取单端导线的宽度，w2去4的w1；
d1，d2为蚀刻图形的间隔缝隙，选取高速线线距的三分之一；
b1，b2为蚀刻矩形的宽度，取高速线线距的三分之一到三分之二；
a1、a2为蚀刻矩形的长度，取w1的三分之一到二分之一；
g1，g2，g3为凹形槽的长度减去中心蚀刻长度的数值；
u1、u2，u3为凹形槽的长度，取得数值一般为百分九十的w2。
实施例5，未采用蚀刻处理的频率为8.0GHz，范围为7.3GHz，采用蚀刻处理的频率为8.0GHz，范围为10.1GHz，带宽明显提升，使得共模影响更加小，EMI方面更加优化。
首先，在高速线的附近，w1为在高速线下蚀刻的宽度，w2为未蚀刻的宽度，w1一般选取单端导线的宽度，w2去3的w1；
d1，d2为蚀刻图形的间隔缝隙，选取高速线线距的三分之一；
b1，b2为蚀刻矩形的宽度，取高速线线距的三分之一到三分之二；
a1、a2为蚀刻矩形的长度，取w1的三分之一到二分之一；
g1，g2，g3为凹形槽的长度减去中心蚀刻长度的数值；
u1、u2，u3为凹形槽的长度，取得数值一般为百分九十的w2。
实施例6，未采用蚀刻处理的频率为9.0GHz，范围为7.3GHz，采用蚀刻处理的频率为8.5GHz，范围为10.1GHz，带宽明显提升，使得共模影响更加小，EMI方面更加优化。
首先，在高速线的附近，w1为在高速线下蚀刻的宽度，w2为未蚀刻的宽度，w1一般选取单端导线的宽度，w2去3的w1；
d1，d2为蚀刻图形的间隔缝隙，选取高速线线距的二分之一；
b1，b2为蚀刻矩形的宽度，取高速线线距的二分之一到一；
a1、a2为蚀刻矩形的长度，取w1的二分之一到一；
g1，g2，g3为凹形槽的长度减去中心蚀刻长度的数值；
u1、u2，u3为凹形槽的长度，取得数值一般为百分九十的w2。
实施例7，未采用蚀刻处理的频率为10.0GHz，范围为7.3GHz，采用蚀刻处理的频率为9.0GHz，范围为10.1GHz，带宽明显提升，使得共模影响更加小，EMI方面更加优化。
首先，在高速线的附近，w1为在高速线下蚀刻的宽度，w2为未蚀刻的宽度，w1一般选取单端导线的宽度，w2去4的w1；
d1，d2为蚀刻图形的间隔缝隙，选取高速线线距的三分之二分之一；
b1，b2为蚀刻矩形的宽度，取高速线线距的三分之一到二分之一；
a1、a2为蚀刻矩形的长度，取w1的二分之一到一；
g1，g2，g3为凹形槽的长度减去中心蚀刻长度的数值；
u1、u2，u3为凹形槽的长度，取得数值一般为百分九十的w2。
实施例8，未采用蚀刻处理的频率为11.0GHz，范围为7.3GHz，采用蚀刻处理的频率为9.5GHz，范围为10.1GHz，带宽明显提升，使得共模影响更加小，EMI方面更加优化。
首先，在高速线的附近，w1为在高速线下蚀刻的宽度，w2为未蚀刻的宽度，w1一般选取单端导线的宽度，w2去5的w1；
d1，d2为蚀刻图形的间隔缝隙，选取高速线线距的三分之二分之一；
b1，b2为蚀刻矩形的宽度，取高速线线距的三分之一到二分之一；
a1、a2为蚀刻矩形的长度，取w1的二分之一到一；
g1，g2，g3为凹形槽的长度减去中心蚀刻长度的数值；
u1、u2，u3为凹形槽的长度，取得数值一般为百分九十的w2。
实施例9，未采用蚀刻处理的频率为12.0GHz，范围为7.3GHz，采用蚀刻处理的频率为11.0GHz，范围为10.1GHz，带宽明显提升，使得共模影响更加小，EMI方面更加优化。
首先，在高速线的附近，w1为在高速线下蚀刻的宽度，w2为未蚀刻的宽度，w1一般选取单端导线的宽度，w2去5的w1；
d1，d2为蚀刻图形的间隔缝隙，选取高速线线距的三分之二分之一；
b1，b2为蚀刻矩形的宽度，取高速线线距的三分之一到二分之一；
a1、a2为蚀刻矩形的长度，取w1的二分之一到一；
g1，g2，g3为凹形槽的长度减去中心蚀刻长度的数值；
u1、u2，u3为凹形槽的长度，取得数值一般为百分九十的w2。
本发明将设定好叠层，介电常数，激励源以及求解器分别得到不同蚀刻模型的数值，再分别研究这两种蚀刻造型的特性，在实际高速线走线时选取具体尺寸，从而能有效解决在高速线共模干扰的问题，这样既可以节省走线空间，又可以减少共模干扰，从而能够实现较小成本获得高质量的信号处理方式，能够节省电容器件，增加走线空间，能够将高速线走线耦合部分共模降低。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。
Claims (7)
1.一种降低高速线共模干扰的电路结构，其特征在于，包含地参考平面及高速线，所述地平面形成至少一凹形蚀刻图案，所述高速线设置于凹形蚀刻图案上方。
2.根据权利要求1所述的降低高速线共模干扰的电路结构，其特征在于，所述凹形蚀刻图案包括与所述高速线垂直的线状的中部，以及连接于所述中部两端的条状的侧部，所述侧部的延伸方向与所述高速线一致。
3.根据权利要求2所述的降低高速线共模干扰的电路结构，其特征在于，所述侧部沿所述中部的一侧延伸。
4.根据权利要求3所述的降低高速线共模干扰的电路结构，其特征在于，所述中部与所述侧部的连接处形成有沟槽，所述沟槽的延伸方向与所述中部一致。
5.根据权利要求2所述的降低高速线共模干扰的电路结构，其特征在于，所述侧部沿所述中部的两侧延伸。
6.根据权利要求1所述的降低高速线共模干扰的电路结构，其特征在于，所述高速线包括两条并行的走线。
7.根据权利要求1所述的降低高速线共模干扰的电路结构，其特征在于，还包括位于所述地参考平面与所述高速线之间的绝缘层。
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