CN111834214A - 半导体结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 129
- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 239000010410 layer Substances 0.000 claims abstract description 490
- 239000000463 material Substances 0.000 claims abstract description 246
- 238000005530 etching Methods 0.000 claims abstract description 148
- 238000000151 deposition Methods 0.000 claims abstract description 65
- 230000008021 deposition Effects 0.000 claims abstract description 56
- 239000011241 protective layer Substances 0.000 claims abstract description 53
- 238000005137 deposition process Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims description 54
- 239000012792 core layer Substances 0.000 claims description 39
- 229910052799 carbon Inorganic materials 0.000 claims description 18
- 229920000642 polymer Polymers 0.000 claims description 18
- 238000000231 atomic layer deposition Methods 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 22
- 229910052710 silicon Inorganic materials 0.000 description 22
- 239000010703 silicon Substances 0.000 description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 238000002955 isolation Methods 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- 239000007789 gas Substances 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 9
- 238000000059 patterning Methods 0.000 description 9
- 230000009286 beneficial effect Effects 0.000 description 8
- 239000003989 dielectric material Substances 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 6
- 230000002349 favourable effect Effects 0.000 description 6
- 238000012546 transfer Methods 0.000 description 6
- 229910003481 amorphous carbon Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 4
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052582 BN Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000011160 research Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体结构及其形成方法，形成方法包括：形成待刻蚀层结构；在待刻蚀层结构上形成底部掩膜材料层和位于底部掩膜材料层上的图形化的顶部掩膜层；以顶部掩膜层为掩膜，进行多次沉积刻蚀步骤，刻蚀底部掩膜材料层，形成底部掩膜层；其中，沉积刻蚀步骤包括：进行沉积处理，在顶部掩膜层表面沉积保护层；在沉积处理之后，以顶部掩膜层和保护层为掩膜对底部掩膜材料层进行刻蚀处理；形成底部掩膜层后，以顶部掩膜层和底部掩膜层为掩膜刻蚀待刻蚀层结构，形成目标图形结构。沉积处理中形成的保护层在刻蚀处理中保护顶部掩膜层，使得顶部掩膜层不易被消耗，从而以顶部掩膜层和底部掩膜层为掩膜刻蚀待刻蚀层结构后，提高了目标图形结构的图形精度。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体集成电路制造工艺中，会采用一系列的工序，例如淀积、光刻、刻蚀和平坦化工艺等，从而形成半导体结构。其中，光刻和刻蚀是半导体制造过程中主要的图形化手段。
光刻工艺通常是在一个基底上形成光敏材料层(例如：光刻胶层)，然后将掩膜板(mask)上的图形通过曝光转移至光敏材料层上，从而在所述光敏材料层内形成图形，以形成图形化的掩膜层，定义出待刻蚀区域；而刻蚀工艺通常是以所述掩膜层为掩膜，对待刻蚀层中的待刻蚀区域进行刻蚀，从而将所述掩膜层内的图形转移至待刻蚀层中，进而在所述待刻蚀层内形成所需的结构。
随着超大集成电路的不断发展，半导体器件的关键尺寸(critical dimension，CD)不断减小，光刻工艺对器件性能的影响越来越明显。因此，在关键尺寸越来越小的情况下，如何提高图形转移的精准度和稳定性成为业界的研究热点。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：形成待刻蚀层结构；在所述待刻蚀层结构上形成底部掩膜材料层和位于所述底部掩膜材料层上的图形化的顶部掩膜层；以所述顶部掩膜层为掩膜，进行多次沉积刻蚀步骤，刻蚀所述底部掩膜材料层，形成底部掩膜层；其中，所述沉积刻蚀步骤包括：进行沉积处理，在所述顶部掩膜层表面沉积保护层；在所述沉积处理之后，以所述顶部掩膜层和保护层为掩膜对所述底部掩膜材料层进行刻蚀处理；形成所述底部掩膜层后，以所述顶部掩膜层和底部掩膜层为掩膜刻蚀所述待刻蚀层结构，形成目标图形结构。
可选的，采用等离子体刻蚀工艺进行所述沉积刻蚀步骤，所述等离子体刻蚀工艺的偏置电压具有方波脉冲。
可选的，所述沉积处理采用的偏置电压为第一电压；所述刻蚀处理采用的偏置电压为第二电压，所述第二电压大于第一电压。
可选的，所述第一电压为300V至500V。
可选的，所述第二电压为900V至1100V。
可选的，所述方波脉冲的占空比为70％至95％。
可选的，所述沉积刻蚀步骤的刻蚀气体包括C4F6或者C4F6。
可选的，所述沉积刻蚀步骤的工艺参数包括：刻蚀气体包括C4F6，C4F6的流量为10sccm至20sccm。
可选的，所述保护层的材料包括：含C和F的聚合物。
可选的，所述保护层的厚度为2纳米至4纳米。
可选的，所述沉积刻蚀步骤的次数为2次至5次。
可选的，形成所述顶部掩膜层的步骤包括：在所述待刻蚀层结构上形成底部掩膜材料层后，在所述底部掩膜材料层上形成核心层；在所述核心层以及所述核心层露出的底部掩膜材料层上保形覆盖侧墙材料层；去除所述核心层顶部以及所述底部掩膜材料层上的侧墙材料层，位于所述核心层侧壁上的剩余侧墙材料层作为顶部掩膜层；所述半导体结构的形成方法还包括：在形成所述顶部掩膜层后，去除所述核心层。
可选的，采用原子层沉积工艺或者化学气相沉积工艺形成所述侧墙材料层。
可选的，形成待刻蚀层结构的步骤包括：提供基底；在所述基底上形成栅极材料结构；刻蚀所述待刻蚀层结构的步骤包括：刻蚀所述栅极材料结构，形成栅极结构，所述栅极结构作为所述目标图形结构。
相应的，本发明实施例还提供一种半导体结构，包括：待刻蚀层结构；底部掩膜材料层，位于所述待刻蚀层结构上；多个顶部掩膜层，分立于所述底部掩膜材料层上；保护层，位于所述顶部掩膜层的表面。
可选的，所述保护层的材料包括：含C和F的聚合物。
可选的，所述保护层的厚度为2纳米至4纳米。
可选的，所述待刻蚀层结构包括基底以及位于所述基底上的栅极材料结构。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例以所述顶部掩膜层为掩膜，进行多次沉积刻蚀步骤，刻蚀所述底部掩膜材料层，形成底部掩膜层；形成所述底部掩膜层后，以所述顶部掩膜层和底部掩膜层为掩膜刻蚀待刻蚀层结构，形成目标图形结构。其中所述沉积刻蚀步骤包括：进行沉积处理，在所述顶部掩膜层表面沉积保护层；沉积处理之后，以所述顶部掩膜层和保护层为掩膜对所述底部掩膜材料层进行刻蚀处理。沉积处理中形成的保护层用于在刻蚀处理中保护顶部掩膜层，使得所述顶部掩膜层不易被消耗，在一个沉积刻蚀步骤结束后，进入下一个沉积刻蚀步骤，与采用表面未形成有保护层的顶部掩膜层作为掩膜来刻蚀底部掩膜材料层的情况相比，所述顶部掩膜层不易被消耗，相应的，提高了后续图形化工艺的工艺效果和图形转移的精度，以所述顶部掩膜层和底部掩膜层为掩膜刻蚀所述待刻蚀层结构后，提高了目标图形结构的图形精度，例如：改善线边缘粗糙度(line edge roughness，LER)和线宽粗糙度(line width roughness，LWR)。
附图说明
图1至图5一种半导体结构的形成方法中各步骤对应的结构示意图；
图6至图17是本发明一实施例半导体结构的形成方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图5示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1和图2所示，图1为垂直于所述鳍部延伸方向的剖面图，图2为平行于所述鳍部延伸方向的剖面图。提供基底，所述基底包括衬底1和位于所述衬底1上的鳍部2；在所述鳍部2露出的所述衬底1上形成隔离层9，所述隔离层9覆盖所述鳍部2的部分侧壁；形成覆盖所述衬底1和鳍部2的栅极材料结构3，所述栅极材料结构3覆盖所述鳍部2的顶部；在所述栅极材料结构3上形成底部掩膜材料层4；在所述底部掩膜材料层4上形成分立的核心层5。
如图3所示，在所述核心层5以及所述核心层5露出的底部掩膜材料层4上保形覆盖侧墙材料层6。
如图4所示，去除所述核心层5(如图3所示)上以及所述底部掩膜材料层4上的侧墙材料层6，位于所述核心层5侧壁上的剩余侧墙材料层6作为顶部掩膜层7；形成顶部掩膜层7后，去除所述核心层5。
如图5所示，以所述顶部掩膜层7(如图4所示)为掩膜刻蚀所述底部掩膜材料层4和栅极材料结构3，剩余栅极材料结构3作为栅极结构8，所述栅极结构8横跨所述鳍部2，且所述栅极结构8覆盖所述鳍部2的部分顶壁和侧壁。
以所述顶部掩膜层7为掩膜刻蚀所述底部掩膜材料层4以形成底部掩膜层10后，在所述顶部掩膜层7被消耗后，继续以所述底部掩膜层10为掩膜刻蚀所述栅极材料结构3，形成栅极结构8。在形成栅极结构8的过程中，所述顶部掩膜层7容易发生损耗，且因为所述顶部掩膜层7不够厚，还容易导致所述顶部掩膜层7被过早的消耗，从而导致形成的栅极结构8的线宽粗糙度(line width roughness，LWR)较大，所述栅极结构8易与后续形成的接触孔插塞(CT)连接，导致半导体结构的电学性能不佳。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：形成待刻蚀层结构；在所述待刻蚀层结构上形成底部掩膜材料层和位于所述底部掩膜材料层上的图形化的顶部掩膜层；以所述顶部掩膜层为掩膜，进行多次沉积刻蚀步骤，刻蚀所述底部掩膜材料层，形成底部掩膜层；其中，所述沉积刻蚀步骤包括：进行沉积处理，在所述顶部掩膜层表面沉积保护层；在所述沉积处理之后，以所述顶部掩膜层和保护层为掩膜对所述底部掩膜材料层进行刻蚀处理；形成所述底部掩膜层后，以所述顶部掩膜层和底部掩膜层为掩膜刻蚀所述待刻蚀层结构，形成目标图形结构。
本发明实施例以所述顶部掩膜层为掩膜，进行多次沉积刻蚀步骤，刻蚀所述底部掩膜材料层，形成底部掩膜层；形成所述底部掩膜层后，以所述顶部掩膜层和底部掩膜层为掩膜刻蚀待刻蚀层结构，形成目标图形结构。其中所述沉积刻蚀步骤包括：进行沉积处理，在所述顶部掩膜层表面沉积保护层；沉积处理之后，以所述顶部掩膜层和保护层为掩膜对所述底部掩膜材料层进行刻蚀处理。沉积处理中形成的保护层用于在刻蚀处理中保护顶部掩膜层，使得所述顶部掩膜层不易被消耗，在一个沉积刻蚀步骤结束后，进入下一个沉积刻蚀步骤，与采用表面未形成有保护层的顶部掩膜层作为掩膜来刻蚀底部掩膜材料层的情况相比，所述顶部掩膜层不易被消耗，相应的，提高了后续图形化工艺的工艺效果和图形转移的精度，以所述顶部掩膜层和底部掩膜层为掩膜刻蚀所述待刻蚀层结构后，提高了目标图形结构的图形精度，例如：改善线边缘粗糙度(line edge roughness，LER)和线宽粗糙度(line width roughness，LWR)
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图6至图17是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图6和图7，图6和图7为垂直于鳍部延伸方向的剖面图，形成待刻蚀层结构(未标示)。
所述待刻蚀层结构为后续刻蚀工艺的刻蚀对象，用于在剩余待刻蚀层结构上形成目标图形结构。
本实施例中，形成待刻蚀层结构的步骤包括：提供基底；在所述基底上形成栅极材料结构103(如图7所示)。其他实施例中，形成待刻蚀层结构的步骤还可以包括形成基底，所述基底用于形成鳍部。
本实施例以形成的半导体结构为鳍式场效应晶体管(FinFET)为例，基底包括衬底100以及位于衬底100上的鳍部101。在其他实施例中，形成的半导体结构还可以为平面结构，相应的，基底为平面衬底。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。
鳍部101用于后续提供鳍式场效应晶体管的沟道。
本实施例中，鳍部101与衬底100由对同一半导体层进行刻蚀所得到。在其他实施例中，鳍部也可以是外延生长于衬底上的半导体层，从而达到精确控制鳍部高度的目的。
因此，本实施例中，鳍部101的材料与衬底100的材料相同，鳍部101的材料为硅。在其他实施例中，鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，鳍部的材料也可以与衬底的材料不同。
本实施例中，所述基底还包括：隔离结构102，位于所述鳍部101露出的衬底100上，所述隔离结构102覆盖鳍部101的部分侧壁。
隔离结构102用于对相邻器件之间起到隔离作用。
隔离结构102为介电材料。具体的，隔离结构102的材料可以为氧化硅、氮化硅和氮氧化硅中的一种或多种。本实施例中，所述隔离结构102的材料为氧化硅。
本实施例中，所述栅极材料结构103覆盖所述鳍部101的顶部。
所述栅极材料结构103为后续形成横跨所述鳍部101的栅极结构做准备。所述栅极结构为后续形成金属栅极结构占据位置空间。
本实施例中，栅极材料结构103为叠层结构，栅极材料结构103包括保形覆盖鳍部101的栅氧化材料层(图中未示出)以及位于栅氧化材料层上的栅极材料层(图中未示出)。其他实施例中，栅极材料结构还可以为单层结构，即栅极材料结构仅包括栅极材料层。
本实施例中，栅氧化材料层的材料为氧化硅。其他实施例中，栅氧化材料层的材料还可以为氮氧化硅。本实施例中，栅极材料层的材料为多晶硅。其他实施例中，栅极材料层的材料还可以为非晶碳。
具体地，形成栅极材料结构103的步骤包括：形成保形覆盖鳍部101表面的栅氧化材料层；形成栅氧化材料层后，在栅氧化材料层上形成栅极材料层。
参考图8至图11，在所述栅极材料结构103上形成底部掩膜材料层104和位于所述底部掩膜材料层104上的图形化的顶部掩膜层105(如图10所示)。
后续以所述顶部掩膜层105为掩膜刻蚀底部掩膜材料层104后，剩余底部掩膜材料层104用于作为底部掩膜层，所述底部掩膜层和顶部掩膜层105一起作为后续刻蚀所述栅极材料结构103以形成栅极结构的刻蚀掩膜。
需要说明的是，所述底部掩膜材料层104的不宜过厚也不宜过薄。若所述底部掩膜材料层104的过厚，造成资源浪费，且会导致后续以顶部掩膜层刻蚀底部掩膜材料层104所需要的工艺时间过长。若所述底部掩膜材料层104的过薄，会导致后续以顶部掩膜层和底部掩膜层为掩膜刻蚀栅极材料结构103形成的栅极结构的线边缘粗糙度和线宽粗糙度过大，且若在形成栅极结构后，栅极结构顶部的底部掩膜层较薄，后续在栅极结构两侧的鳍部中通过外延生长的方式形成源漏掺杂层时，栅极结构顶端易生长出外延层，导致半导体结构的电学性能不佳。本实施例中，所述底部掩膜材料层104的厚度为90纳米至150纳米。
本实施例中，所述底部掩膜材料层104包括第一底部掩膜材料层1041和位于所述第一底部掩膜材料层1041上的第二底部掩膜材料层1042，且所述第一底部掩膜材料层1041的被刻蚀速率小于所述第二底部掩膜材料层1042的被刻蚀速率。所述第一底部掩膜材料层1041用于在后续形成顶部掩膜层的过程中和去除所述核心层106的过程中作为刻蚀停止层。所述第二底部掩膜材料层1042在后续被刻蚀形成第二底部掩膜层，所述第二底部掩膜层在后续形成层间介质层过程中的作为刻蚀停止层。
具体的，所述第一底部掩膜材料层1041的材料包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述第一底部掩膜材料层1041的材料为氮化硅。
本实施例中，所述第二底部掩膜材料层1042的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述第二底部掩膜材料层1042的工艺难度和工艺成本，且氧化硅的去除工艺简单，不易存有残留，为后续去除做准备。
所述顶部掩膜层105为硬掩膜层(Hard Mask，HM)，用于为后续图形化所述底部掩膜材料层104形成底部掩膜层做准备，也就是说，所述顶部掩膜层105为后续刻蚀栅极材料结构103，形成栅极结构做准备。
为使所述顶部掩膜层105能够在后续图形化所述底部掩膜材料层104和栅极材料结构103的步骤中起到掩膜的作用，所述顶部掩膜层105的材料与底部掩膜材料层104材料和栅极材料结构103材料具有较大的刻蚀选择比。
具体的，所述顶部掩膜层105的材料包括：氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，顶部掩膜层105的材料为氮化硅。
具体的，形成所述顶部掩膜层105的步骤包括：
如图8所示，在所述底部掩膜材料层104上形成核心层106。
所述核心层106为后续形成顶部掩膜层提供工艺基础。
所述核心层106的材料与后续形成的所述顶部掩膜层具有刻蚀选择比，后续在去除所述核心层106的过程中，使得所述顶部掩膜层被损伤的概率较低。
本实施例中，所述核心层106的材料为无定形碳。无定形碳是有机材料，具有较高的工艺兼容性，有利于降低形成所述核心层106的工艺难度和工艺成本，且无定形碳的去除工艺简单，不易存有残留，为后续去除核心层106做准备。其他实施例中，核心层的材料还可以为氧化硅或者多晶硅。
如图9所示，在所述核心层106以及所述核心层106露出的底部掩膜材料层104上保形覆盖侧墙材料层107。
本实施例中，采用原子层沉积工艺(Atomic Layer Deposition，ALD)形成所述侧墙材料层107。原子层沉积工艺具有较好的保形覆盖能力，有利于保证在形成所述侧墙材料层107的步骤中，所述侧墙材料层107能够保形覆盖于所述核心层106以及所述核心层106露出的所述底部掩膜材料层104上，而且通过采用原子层沉积工艺，还有利于提高所述侧墙材料层107的厚度均一性，相应有利于提高后续形成的顶部掩膜层的厚度均一性。其他实施例中，还可以通过化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成侧墙材料层。
如图10和图11，图11为图10在DD方向的剖视图。去除所述核心层106(如图9所示)顶部以及所述底部掩膜材料层104上的侧墙材料层107，位于所述核心层106侧壁上的剩余侧墙材料层107作为顶部掩膜层105。
本实施例中，采用无掩膜刻蚀工艺去除所述核心层106顶端以及所述底部掩膜材料层104上的侧墙材料层107，形成顶部掩膜层105。采用无掩膜刻蚀工艺不需用到光罩(Mask)，降低了工艺成本。
具体地，采用无掩膜干法刻蚀工艺进行刻蚀，干法刻蚀工艺具有各向异性刻蚀的特性，有利于保证将所述核心层106顶部以及所述底部掩膜材料层104上的侧墙材料层107完全去除的同时，对其他膜层结构的损伤较小，而且有利于避免对侧墙材料层107横向刻蚀使得形成的顶部掩膜层105厚度不易减薄，从而保证所述顶部掩膜层105能够在后续形成目标图形的步骤中起到刻蚀掩膜的作用。
所述半导体结构的形成方法还包括：在形成所述顶部掩膜层105后，去除所述核心层106。
本实施例中，采用干法刻蚀工艺去除所述核心层106。在干法刻蚀工艺去除所述核心层106的过程中，以所述第一底部掩膜材料层1042为刻蚀停止层。采用干法刻蚀工艺能够提高工艺兼容性，不用更换机台，有利于提高工作效率。其他实施例中，还可以采用灰化工艺去除所述核心层。
参考图12至图15，以所述顶部掩膜层105为掩膜，进行多次沉积刻蚀步骤，刻蚀所述底部掩膜材料层104，形成底部掩膜层111；其中，所述沉积刻蚀步骤包括：进行沉积处理108a，在所述顶部掩膜层105表面沉积保护层109；在所述沉积处理之后，以所述顶部掩膜层105和保护层109为掩膜对所述底部掩膜材料层104进行刻蚀处理。
后续以所述顶部掩膜层105和底部掩膜层111为掩膜刻蚀所述栅极材料结构103，形成栅极结构。其中，沉积处理108a中形成的保护层109用于在刻蚀处理108b中保护顶部掩膜层105，使得所述顶部掩膜层105不易被消耗，在一个沉积刻蚀步骤结束后，进入下一个沉积刻蚀步骤，多次沉积刻蚀步骤中，所述顶部掩膜层105上始终有保护层109，与采用表面未形成有保护层的顶部掩膜层作为掩膜来刻蚀底部掩膜材料层的情况相比，所述顶部掩膜层105不易被消耗，相应的，提高了后续图形化工艺的工艺效果和图形转移的精度，以所述顶部掩膜层105和底部掩膜层111为掩膜刻蚀所述栅极材料结构103后，有利于提高栅极结构的图形精度，例如：改善线边缘粗糙度和线宽粗糙度。
需要说明的是，所述沉积刻蚀步骤的次数不宜过多。若所述沉积刻蚀步骤的次数过多，易在底部掩膜层111与栅极材料结构103的拐角处残留含F和C的聚合物，后续在刻蚀栅极材料结构103形成栅极结构的过程中，残留含F和C的聚合物下方的栅极材料结构103不易被刻蚀，且随着沉积刻蚀步骤的进行，含F和C的聚合物不断堆积，最终导致所形成栅极结构的宽度变大，且相邻栅极结构的间距变小，进而容易导致半导体结构的漏电。本实施例中，所述沉积刻蚀步骤的次数为2至5次。
需要说明的是，在其他实施例中，根据所述底部掩膜材料层的厚度，可相应调整所述沉积刻蚀步骤的次数，以获得较佳的工艺效果。
本实施例中，采用等离子体刻蚀工艺来进行沉积刻蚀步骤。具体的，等离子刻蚀工艺的偏置电压具有方波脉冲。方波脉冲的一个周期中，包括高压和低压。
本实施例中，所述沉积处理108a中，采用的偏置电压为第一电压；所述刻蚀处理108b中，采用的偏置电压为第二电压，且所述第二电压大于第一电压。即第二电压为高压，第一电压为低压。
需要说明的是，方波脉冲中的占空比不宜过大也不宜过小。如果偏置电压的占空比过低，即一个周期内刻蚀处理108b的时间较短，导致刻蚀速率较慢，而且还会导致形成的保护层109过厚，易对底部掩膜材料层104的刻蚀造成阻碍，导致底部掩膜层111的形成质量较差，且尺寸难以满足工艺需求；若方波脉冲中的占空比过大，即一个周期内刻蚀处理108b的时间较长，导致用于形成保护层109的时间过短，相应的形成的保护层109过薄，保护层109在刻蚀处理108b中易被过早的去除，保护层109下方的顶部掩膜层105易被误刻蚀，不利于提高后续形成的栅极结构的图形精度。本实施例中，方波脉冲的占空比为70％至95％。
本实施例中，沉积刻蚀步骤的刻蚀气体包括C4F6。C4F6为传统刻蚀气体，该气体对氧化硅和氮化硅具有较大的刻蚀速率，且该气体中C和F含量高，在沉积处理108a中，易解离产生高分子聚合物，形成保护层109。其他实施例中，所述刻蚀停止还可以为C4F8。
需要说明的是，C4F6的流量不宜太大也不宜太小。若C4F6流量太大，在沉积处理108a中易产生较多的C和F的聚合物，相应的形成的保护层109过厚，顶部掩膜层105和保护层109露出的所述底部掩膜材料层104的区域较小，在后续刻蚀处理的过程中，不能够很好的刻蚀所述底部掩膜材料层104。若C4F6流量太小，易导致形成的保护层109过薄，在刻蚀处理中，保护层109易过早的被刻蚀去除，进而在刻蚀处理108b中消耗顶部掩膜层105，不利于提高后续以所述顶部掩膜层105和底部掩膜层为掩膜刻蚀形成的栅极结构的图形精度。本实施例中，在沉积处理108a的过程中，C4F6的流量为10sccm至20sccm。
所述沉积刻蚀步骤的工艺参数还包括：载气包括氦气和氩气，氦气的流量为200sccm至8000sccm；氩气的流量为200sccm至800sccm；腔室压强为10mTorr至20mTorr。
如图12和图13所示，图13为图12在CC截面的剖视图。在沉积处理108a的过程中，偏置电压为第一电压，刻蚀气体以脉冲的方式被离化为含C和F的聚合物，含C和F的聚合物沉积在顶部掩膜层105上，位于所述顶部掩膜层105表面的含C和F的聚合物作为保护层109。
本实施例中，保护层109的材料包括含C和F的聚合物。
本实施例中，保护层109不宜过厚也不宜过薄。若保护层109过厚，易导致相邻顶部掩膜层105上的保护层109之间的间距较小，在刻蚀处理108b的过程中，所述保护层109和顶部掩膜层105露出的底部掩膜材料层104的区域较小，在后续刻蚀处理的过程中，不能够很好的刻蚀所述底部掩膜材料层104；若保护层109过薄，在刻蚀处理108b中，保护层109易过早的被刻蚀去除，进而在刻蚀处理108b中消耗顶部掩膜层105，不利于提高后续以所述顶部掩膜层105和底部掩膜层为掩膜刻蚀形成的栅极结构的图形精度。本实施例中，保护层109的厚度为2纳米至4纳米。
需要说明的是，第一电压不易过高也不宜过低。如果第一电压过低，容易导致对等离子气体提供的动能过小，从而容易降低保护层109的形成速率，导致形成的保护层109厚度过小，且易导致等离子体不易到达所述顶部掩膜层105的底端，进而导致形成在顶部掩膜层105底端的保护层109的薄于顶部掩膜层105顶端的保护层109，在刻蚀处理中，保护层109易过早的被刻蚀去除，易导致在刻蚀处理中消耗顶部掩膜层105，相应的，不利于提高后续以所述顶部掩膜层105和底部掩膜层为掩膜刻蚀形成的栅极结构的图形精度。若第一电压过高，刻蚀气体不易被离化为含C和F的聚合物，导致保护层109的形成速率过慢，导致形成的保护层109厚度过小，且因为第一电压过高，方波脉冲将反应气体的等离子加速后，等离子刻蚀气体的刻蚀能力较强，使得保护层109不易形成，且后续在刻蚀处理时，因为形成的保护层109过薄，保护层109易过早的被刻蚀去除，保护层109下方的顶部掩膜层105易被消耗，不利于提高后续形成的栅极结构的图形精度。本实施例中，所述第一电压为300V至500V。
如图14所示，在刻蚀处理108b的过程中，偏置电压为第二电压，刻蚀气体被等离子体化，产生化学上易反应的自由基(离子化的原子或分子称为基)，这些自由基会明显地增加刻蚀速率；且第二电压将反应气体的等离子加速后，对顶部掩膜层105和保护层109露出的底部掩膜材料层104进行离子轰击，轰击能物理式地从表面移除材料，显著地提高刻蚀反应速率。
需要说明的是，第二电压不易过高也不宜过低。如果第二电压过低，容易导致对等离子体提供的动能过小，从而导致底部掩膜材料层104被刻蚀速率较低，导致形成底部掩膜层的工艺时间过长。若第二电压过高，等离子体刻蚀的能力过强，保护层109在刻蚀处理108b中易被过早的去除，保护层109下方的顶部掩膜层105易被消耗，不利于提高后续形成的栅极结构的图形精度。本实施例中，第二电压为900V至1100V。
本实施例中，方波脉冲的脉冲频率为100HZ至500HZ。通过合理设定偏置电压的第二电压以及第一电压的电压大小、占空比和脉冲频率，并相互配合，使得保护层109在一个沉积刻蚀步骤中，不易被刻蚀去除，进而使得顶部掩膜层105不易被消耗，提高半导体结构的电学性能。
需要说明的是，在刻蚀处理108b的过程中，以顶部掩膜层105和保护层109为掩膜刻蚀底部掩膜材料层104的过程中，部分厚度的底部掩膜材料层104被刻蚀形成初始底部掩膜层110，在后续进行的沉积处理108a的过程中，离化产生的含C和F的聚合物除了形成在顶部掩膜层105上，还有少量的含C和F的聚合物形成在初始底部掩膜层110上，可以通过调整偏置电压的大小来改变等离子获得的能量，控制进入到顶部掩膜层105底端的等离子量，减少形成在初始底部掩膜层110上的保护层109的厚度。
如图15所示，进行多次沉积刻蚀步骤后，所述底部掩膜材料层104被刻蚀形成底部掩膜层111。
具体的，所述底部掩膜层111包括第一底部掩膜层1111和位于所述第一底部掩膜层1111上的第二底部掩膜层1112。
需要说明的是，所述底部掩膜层111是以顶部掩膜层105和保护层109为掩膜刻蚀形成的，也就是说底部掩膜层111的宽度等于所述顶部掩膜层105宽度与两个保护层109厚度之和，相应的后续形成的栅极结构的宽度等于底部掩膜层111的宽度。
还需要说明的是，在形成底部掩膜层111后，所述顶部掩膜层105已被消耗去大部分，沉积处理108a(如图12所示)中形成的保护层109还覆盖在所述底部掩膜层111的侧壁上，所述底部掩膜层111侧壁上的保护层109在图中未示出。所述半导体结构的形成方法还包括：在形成底部掩膜层111后，刻蚀栅极材料结构103前，采用O2去除所述底部掩膜层111侧壁上的保护层109。
在其他实施例中，也可以不去除所述保护层，在后续刻蚀过程中，所述保护层能够被去除。
参考图16至图17，图17为图16中沿B-B方向的剖视图。形成所述底部掩膜层111后，以所述顶部掩膜层105(如图15所示)和底部掩膜层111为掩膜刻蚀所述待刻蚀层结构，形成目标图形结构。
本实施例中，以所述顶部掩膜层105和底部掩膜层111为掩膜刻蚀所述待刻蚀层结构的意思是，以所述顶部掩膜层105、保护层109以及底部掩膜层111为掩膜刻蚀所述待刻蚀层结构。
具体地，刻蚀所述待刻蚀层结构中的栅极材料结构103，以形成栅极结构112(如图16所示)，所述栅极结构112作为所述目标图形结构。所述栅极结构112横跨多个所述鳍部101，且所述栅极结构112覆盖所述鳍部101的部分顶壁和部分侧壁。
需要说明的是，在刻蚀栅极材料结构103形成栅极结构112的过程中，在所述顶部掩膜层105(如图11所示)被完全消耗后，以所述底部掩膜层111为掩膜继续刻蚀所述栅极材料结构103。
本实施例中，采用干法刻蚀工艺刻蚀所述栅极材料结构103，形成栅极结构112。等离子刻蚀处理具有各向异性的刻蚀特性，以及具有较高的剖面控制性，有利于提高图形转移的精确度，使形成的栅极结构的剖面形貌满足工艺需求。
所述半导体结构的形成还包括：在所述栅极结构112两侧的所述鳍部101中，形成凹槽；形成所述凹槽后，在所述凹槽中通过外延生长的方式形成源漏掺杂层；形成所述源漏掺杂层后，形成覆盖所述源漏掺杂层的层间介质材料层，所述层间介质材料层覆盖所述栅极结构112；回刻蚀部分厚度的所述层间介质材料层，并以第一底部掩膜层1111为刻蚀停止层，剩余的层间介质材料层作为层间介质层；去除所述第一底部掩膜层1111；去除所述第一底部掩膜层1111后，去除栅极结构112，在所述层间介质层中形成开口；在所述开口中形成金属栅极结构。
相应的，本发明实施例还提供一种半导体结构。图12和图13示出了本发明半导体结构一实施例的结构示意图。
参考图12和图13，图13为图12在CC方向的剖视图。半导体结构包括：待刻蚀层结构(未标示)；底部掩膜材料层104，位于所述待刻蚀层结构上；多个顶部掩膜层105，分立于所述底部掩膜材料层104上；保护层109，位于所述顶部掩膜层105的表面。
保护层109位于顶部掩膜层105上，后续以所述顶部掩膜层105和保护层109为掩膜对所述底部掩膜材料层104进行刻蚀形成底部掩膜层的过程中，所述保护层109用于保护顶部掩膜层105，使得所述顶部掩膜层105不易被消耗，从而提高了后续图形化工艺的工艺效果和图形转移的精度。具体地，后续以所述顶部掩膜层105、保护层109和底部掩膜层为掩膜刻蚀所述待刻蚀层结构以形成目标图形结构后，有利于提高目标图形结构的图形精度，例如：改善线边缘粗糙度和线宽粗糙度。
所述待刻蚀层结构为后续刻蚀工艺的刻蚀对象，用于在剩余待刻蚀层结构上形成目标图形结构。
本实施例中，所述待刻蚀层结构包括基底以及位于所述基底上的栅极材料结构103。
本实施例以形成的半导体结构为鳍式场效应晶体管(FinFET)为例，基底包括衬底100以及位于衬底上的鳍部101。在其他实施例中，形成的半导体结构还可以为平面结构，相应的，基底为平面衬底。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。
鳍部101用于后续提供鳍式场效应晶体管的沟道。
本实施例中，鳍部101与衬底100由对同一半导体层进行刻蚀所得到。在其他实施例中，鳍部也可以是外延生长于衬底上的半导体层，从而达到精确控制鳍部高度的目的。
因此，本实施例中，鳍部101的材料与衬底100的材料相同，鳍部101的材料为硅。在其他实施例中，鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，鳍部的材料也可以与衬底的材料不同。
本实施例中，所述基底还包括：隔离结构102，位于所述鳍部101露出的衬底100上，所述隔离结构102覆盖鳍部101的部分侧壁。
隔离结构102用于对相邻器件之间起到隔离作用。
隔离结构102为介电材料。具体的隔离结构102的材料可以为氧化硅、氮化硅和氮氧化硅中的一种或多种。本实施例中，所述隔离结构102的材料为氧化硅。
具体的，所述栅极材料结构103覆盖所述鳍部101的顶部。
所述栅极材料结构103为后续形成横跨所述鳍部101的栅极结构做准备。所述栅极结构为后续形成金属栅极结构占据位置空间。
本实施例中，栅极材料结构103为叠层结构，栅极材料结构103包括保形覆盖鳍部101的栅氧化材料层(图中未示出)以及位于栅氧化材料层上的栅极材料层(图中未示出)。其他实施例中，栅极材料结构还可以为单层结构，即栅极材料结构仅包括栅极材料层。
本实施例中，栅氧化材料层的材料为氧化硅。其他实施例中，栅氧化材料层的材料还可以为氮氧化硅。本实施例中，栅极材料层的材料为多晶硅。其他实施例中，栅极材料层的材料还可以为非晶碳。
所述底部掩膜材料层104后续被刻蚀形成底部掩膜层，底部掩膜层和顶部掩膜层105一起作为后续刻蚀所述栅极材料结构103以形成栅极结构的刻蚀掩膜。
需要说明的是，所述底部掩膜材料层104的不宜过厚也不宜过薄。若所述底部掩膜材料层104的过厚，造成资源浪费，且会导致后续以顶部掩膜层105刻蚀底部掩膜材料层104所需工艺时间过长。若所述底部掩膜材料层104的过薄，会导致后续以顶部掩膜层和底部掩膜层为掩膜刻蚀栅极材料结构103形成的栅极结构的线边缘粗糙度和线宽粗糙度过大，且若在形成栅极结构后，栅极结构顶部的底部掩膜层较薄，后续在栅极结构两侧的鳍部中通过外延生长的方式形成源漏掺杂层时，栅极结构顶端易生长出外延层，导致半导体结构的电学性能不佳。本实施例中，所述底部掩膜材料层104的厚度为90纳米至150纳米。
本实施例中，所述底部掩膜材料层104包括第一底部掩膜材料层1041和位于所述第一底部掩膜材料层1041上的第二底部掩膜材料层1042，且所述第一底部掩膜材料层1041的被刻蚀速率小于所述第二底部掩膜材料层1042的被刻蚀速率。
后续以所述保护层109和顶部掩膜层105为掩膜刻蚀所述底部掩膜材料层104，形成第一底部掩膜层和位于所述第一底部掩膜层上的第二底部掩膜层。后续形成栅极结构后，在所述栅极结构两侧的基底中形成源漏掺杂层，形成源漏掺杂层后，形成覆盖源漏掺杂层的层间介质层，所述第一底部掩膜层在后续形成层间介质层的过程中作为刻蚀停止层。
具体的，所述第一底部掩膜材料层1041的材料包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述第一底部掩膜材料层1041的材料为氮化硅。
本实施例中，所述第二底部掩膜材料层1042的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述第二底部掩膜材料层1042的工艺难度和工艺成本，且氧化硅的去除工艺简单，不易存有残留，为后续去除做准备。
所述顶部掩膜层105为硬掩膜层，用于为后续图形化所述底部掩膜材料层104，形成底部掩膜层做准备，也就是说，所述顶部掩膜层105为后续刻蚀栅极材料结构103，形成栅极结构做准备。
为使所述顶部掩膜层105能够在后续图形化所述底部掩膜材料层104和栅极材料结构103的步骤中起到掩膜的作用，所述顶部掩膜层105的材料与底部掩膜材料层104材料和栅极材料结构103材料具有较大的刻蚀选择比。
具体的，所述顶部掩膜层105的材料包括：氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，顶部掩膜层105的材料为氮化硅。
本实施例中，保护层109的材料包括含C和F的聚合物。含C和F的聚合物为易于去除的材料，易于采用O2去除，有利于简化工艺复杂度。
本实施例中，保护层109不宜过厚也不宜过薄。若保护层109过厚，易导致相邻顶部掩膜层105上的保护层109之间的间距较少，在后续刻蚀处理的过程中，所述保护层109和顶部掩膜层105露出的底部掩膜材料层104的区域较小，在后续刻蚀处理的过程中，不能够很好的刻蚀所述底部掩膜材料层104；若保护层109过薄，在刻蚀处理中，保护层109易过早的被刻蚀去除，进而在刻蚀处理中消耗顶部掩膜层105，不利于提高后续以所述顶部掩膜层105和底部掩膜层为掩膜刻蚀形成的栅极结构的图形精度。本实施例中，保护层109的厚度为2纳米至4纳米。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体结构的形成方法，其特征在于，包括：
形成待刻蚀层结构；
在所述待刻蚀层结构上形成底部掩膜材料层和位于所述底部掩膜材料层上的图形化的顶部掩膜层；
以所述顶部掩膜层为掩膜，进行多次沉积刻蚀步骤，刻蚀所述底部掩膜材料层，形成底部掩膜层；其中，所述沉积刻蚀步骤包括：
进行沉积处理，在所述顶部掩膜层表面沉积保护层；在所述沉积处理之后，以所述顶部掩膜层和保护层为掩膜对所述底部掩膜材料层进行刻蚀处理；形成所述底部掩膜层后，以所述顶部掩膜层和底部掩膜层为掩膜刻蚀所述待刻蚀层结构，形成目标图形结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，采用等离子体刻蚀工艺进行所述沉积刻蚀步骤，所述等离子体刻蚀工艺的偏置电压具有方波脉冲。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述沉积处理采用的偏置电压为第一电压；所述刻蚀处理采用的偏置电压为第二电压，所述第二电压大于第一电压。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一电压为300V至500V。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第二电压为900V至1100V。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，所述方波脉冲的占空比为70％至95％。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述沉积刻蚀步骤的刻蚀气体包括C4F6或者C4F6。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述沉积刻蚀步骤的工艺参数包括：刻蚀气体包括C4F6，C4F6的流量为10sccm至20sccm。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的材料包括：含C和F的聚合物。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的厚度为2纳米至4纳米。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述沉积刻蚀步骤的次数为2次至5次。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述顶部掩膜层的步骤包括：
在所述待刻蚀层结构上形成底部掩膜材料层后，在所述底部掩膜材料层上形成核心层；
在所述核心层以及所述核心层露出的所述底部掩膜材料层上保形覆盖侧墙材料层；
去除所述核心层顶部以及所述底部掩膜材料层上的侧墙材料层，位于所述核心层侧壁上的剩余侧墙材料层作为顶部掩膜层；
所述半导体结构的形成方法还包括：在形成所述顶部掩膜层后，去除所述核心层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或者化学气相沉积工艺形成所述侧墙材料层。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述待刻蚀层结构的步骤包括：提供基底；在所述基底上形成栅极材料结构；
刻蚀所述待刻蚀层结构的步骤包括：刻蚀所述栅极材料结构，形成栅极结构，所述栅极结构作为所述目标图形结构。
15.一种半导体结构，其特征在于，包括：
待刻蚀层结构；
底部掩膜材料层，位于所述待刻蚀层结构上；
多个顶部掩膜层，分立于所述底部掩膜材料层上；
保护层，位于所述顶部掩膜层的表面。
16.如权利要求15所述的半导体结构，其特征在于，所述保护层的材料包括：含C和F的聚合物。
17.如权利要求15所述的半导体结构，其特征在于，所述保护层的厚度为2纳米至4纳米。
18.如权利要求15所述的半导体结构，其特征在于，所述待刻蚀层结构包括基底以及位于所述基底上的栅极材料结构。
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| Application Number | Priority Date | Filing Date | Title |
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