CN111796624B

CN111796624B - 一种超高电源纹波抑制比cmos电压基准电路

Info

Publication number: CN111796624B
Application number: CN202010733510.5A
Authority: CN
Inventors: 吴建辉; 瞿剑; 吴志强; 谢祖帅; 周全才
Original assignee: Southeast University
Current assignee: Southeast University
Priority date: 2020-07-27
Filing date: 2020-07-27
Publication date: 2022-02-18
Anticipated expiration: 2040-07-27
Also published as: CN111796624A

Abstract

本发明公开了一种超高电源纹波抑制比CMOS电压基准电路，所述基准电路包括第一晶体管(M1)、第二晶体管(M2)、第三晶体管(M3)、第四晶体管(M4)、第五晶体管(M5)、第六晶体管(M6)、第七晶体管(M7)；其中，第六晶体管(M6)、第七晶体管(M7)构成传统的二晶体管电压基准结构，第一晶体管(M1)、第二晶体管(M2)、第三晶体管(M3)、第四晶体管(M4)、第五晶体管(M5)构成反馈结构，用于优化电压基准电路的性能参数；在二晶体管CMOS电压基准电路的漏极串联两个本征MOS管，并通过引入负反馈回路，使得二晶体管CMOS的漏极为低阻态，优化电路的电源纹波抑制比和线性灵敏度。电路的结构简单，因此可以在相对较低的电源电压下工作，并且MOS管工作在亚阈值区，降低了功耗。

Description

一种超高电源纹波抑制比CMOS电压基准电路

技术领域

本发明属于电压基准电路领域，特别涉及一种能够实现超高电源纹波抑制比的CMOS电压基准电路。

背景技术

在模拟电路和数模混合电路中，电压基准电路是一个重要的基本模块。该电路可以提供一个与供电电压、温度、工艺参数无关的基准电压，供电路的其他模块使用。近年来，随着5G技术的迅速发展，物联网节点设备具备的低电压、低功耗的特性，给电压基准电路提出了新的要求。因此本发明提出了一种可以实现超高电源纹波抑制比的CMOS电压基准电路，该电路主要应用于能量采集等低输入电压系统中。

目前主要的电压基准可以分为带隙基准电压和CMOS基准电压。由于带隙基准电压需要使用BJT器件，受到BJT器件本身特性的影响，带隙基准电路很难在低电压的条件下工作。工作在低电压的电压基准电路一般采用CMOS结构。最传统的CMOS电压基准是二晶体管基准源，其主要思想是令流过一个低阈值NMOS和一个高阈值NMOS的电流相等，从而得到基准电压的表达式，基准电压的表达式中包含了由于两个不同类型的管子的阈值电压差值所构成的正温度系数项以及通过调整管子尺寸所构成的负温度项，将两项相加得到一个零温度系数的基准电压。但是当供电电压VDD发生变化时，会导致输出电压产生波动，最终弱化电路的电源纹波抑制比和线性灵敏度。所以本发明提出了一种高电源纹波抑制比的亚阈值CMOS电压基准，在原有的二晶体管结构的基础上引入负反馈回路，增强电路的电源纹波抑制比。

发明内容

技术问题：本发明的目的是提出一种能够实现超高电源纹波抑制比的CMOS电压基准电路，该电路作为模拟电路的基本单元，可实现具有超高电源纹波抑制比的电压基准。

技术方案：为解决上述技术问题，本发明采用如下一种超高电源纹波抑制比CMOS电压基准电路，所述基准电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管；其中，第六晶体管、第七晶体管构成传统的二晶体管电压基准结构，第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管构成反馈结构，用于优化电压基准电路的性能参数；

二晶体管电压基准电路中，在第六晶体管的漏极即反馈电路的输入点A串联两个本征NMOS管即第一晶体管、第五晶体管，其中，本征NMOS管即第五晶体管的源极与第六晶体管的漏极即反馈电路的输入点A相连，第五晶体管的漏极与第一晶体管的源极即反馈电路的输出点B相连；输入端接输入信号VDD，电路的输出端为输出信号V_REF。

所述第一晶体管、第二晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管为NMOS晶体管；第三晶体管为PMOS晶体管。

所述输入信号VDD与第一晶体管的漏极相连；第一晶体管的源极分别与第二晶体管的漏极、第三晶体管的源极和第五晶体管的漏极相连；第一晶体管的栅极与第一晶体管的源极相连。

所述第二晶体管的漏极与第三晶体管的源极和第五晶体管的漏极相连；第二晶体管的源极与地信号GND相连；第二晶体管的栅极与第三晶体管的漏极和第四晶体管的漏极相连。

所述第三晶体管的源极与第五晶体管的漏极相连；第三晶体管的漏极与第四晶体管的漏极相连；第三晶体管的栅极与第五晶体管的源极和第六晶体管的漏极相连。

所述第四晶体管的源极与地信号GND相连；第四晶体管的栅极与第七晶体管的栅极、漏极以及第五晶体管的栅极相连。

所述第五晶体管的栅极与第七晶体管的栅极、漏极和第六晶体管的源极相连；第五晶体管的源极与第六晶体管的漏极相连。

所述第六晶体管的源极与第七晶体管的漏极和输出信号V_REF相连；第六晶体管的栅极与地信号GND相连。

所述第七晶体管的栅极与第七晶体管的漏极相连；第七晶体管的源极与地信号GND相连。

有益效果：与现有的技术相比，本发明具有以下优点：

本发明提出的超高电源纹波抑制比的CMOS电压基准电路在二晶体管CMOS电压基准的基础上引入负反馈回路，提高了电路的电源纹波抑制比。另一方面，由于较简单的电路结构，且MOS管工作在亚阈值区，因此该电压基准电路具有较小的芯片面积和较低的功耗。

附图说明

图1为本发明的电路拓扑图；

图2为采用本发明实现的CMOS电压基准的线性灵敏度特性曲线；

图3为采用本发明实现的CMOS电压基准的电源抑制比特性曲线；

图4为采用本发明实现的CMOS电压基准的温度特性曲线。

图中有：第一晶体管M7-第七晶体管M7，输入点A，输出点B，偏置点C，输出信号V_REF，输入信号为VDD，地信号GND。

具体实施方式

下面结合附图对本发明做进一步说明。

如图1所示，本发明的目的是提出一种超高电源纹波抑制比的CMOS电压基准电路，在二晶体管CMOS电压基准电路的漏极串联两个本征MOS管，将本征NMOS管M5的源极与负反馈电路的输入相连，M5的漏极与反馈电路的输出相连。

输入端输入信号为VDD，电路的输出信号为V_REF。

所述输入信号VDD与NMOS第一晶体管M1的漏极相连；NMOS第一晶体管M1的源极分别与NMOS第二晶体管M2的漏极、PMOS第三晶体管M3的源极和NMOS第五晶体管M5的漏极相连；NMOS第一晶体管M1的栅极与NMOS第一晶体管M1的源极相连；NMOS第二晶体管M2的漏极与PMOS第三晶体管M3的源极和NMOS第五晶体管M5的漏极相连；NMOS第二晶体管M2的源极与地信号GND相连；NMOS第二晶体管M2的栅极与PMOS第三晶体管M3的漏极和NMOS第四晶体管M4的漏极相连；PMOS第三晶体管M3的源极与NMOS第五晶体管M5的漏极相连；PMOS第三晶体管M3的漏极与NMOS第四晶体管M4的漏极相连；PMOS第三晶体管M3的栅极与NMOS第五晶体管M5的源极和NMOS第六晶体管M6的漏极相连；NMOS第四晶体管M4的源极与地信号GND相连；NMOS第四晶体管M4的栅极与NMOS第七晶体管M7的栅极、漏极以及NMOS第五晶体管M5的栅极相连；NMOS第五晶体管M5的栅极与NMOS第七晶体管M7的栅极、漏极和NMOS第六晶体管M6的源极相连；NMOS第五晶体管M5的源极与NMOS第六晶体管M6的漏极相连；NMOS第六晶体管M6的源极与NMOS第七晶体管M7的漏极和输出信号V_REF相连；NMOS第六晶体管M6的栅极与地信号GND相连；NMOS第七晶体管M7的栅极与NMOS第七晶体管M7的漏极相连；NMOS第七晶体管M7的源极与地信号GND相连。

本发明所提出的超高电源纹波抑制比CMOS电压基准电路通过引入负反馈回路，优化了电路的电源纹波抑制比和线性灵敏度参数。下面结合具体的电路和仿真结果对其工作原理进行详细说明。

如图1所示，本发明的主体电路部分包括三个本征NMOS管第一晶体管M1，第五晶体管M5，第六晶体管M6以及一个标准NMOS第七晶体管M7，除了第一晶体管M1，第五晶体管M5管外，其它所有的MOS管都工作在亚阈值区。工作在亚阈值区的电流公式如(1)所示。

其中KW/L表示MOS管的宽长比，μ表示MOS管的迁移率，C_ox表示单位面积的栅氧电容，m表示亚阈值斜率因子，V_T＝kT/q表示热电压，其中k是玻尔兹曼常数，T是绝对温度，q是基本电荷。V_GS和V_TH分别是晶体管的栅源电压和阈值电压。e是常数，值约为2.718。

因为流过第六晶体管M6和第七晶体管M7的电流相等，可以得到公式(2)。

其中K6，K7分别表示M6，M7的宽长比，μ6，μ7分别表示M6，M7的迁移率，C_OX6，C_OX7分别表示M6，M7单位面积的栅氧电容，m6，m7分别表示M6，M7的亚阈值斜率因子，V_TH6，V_TH7分别表示M6，M7的阈值电压，V_REF表示输出基准电压。

假设C_OX6＝C_OX7，m₂＝m₃，对公式(2)做化简可以得到V_REF的表达式如公式(3)所示。

其中第一项与温度成正相关，通过调整K₆和K₇的值可以使第二项与温度成负相关，两项相叠加即可得到零温度系数的基准电压。在M6管的漏端串联一个本征NMOS管M5，通过将M5的栅极偏置与输出基准相连使M5相当于一个阻抗很大的电流源。同理，将本征NMOS管M1的栅源相连使M1工作在饱和区，因此M1也是一个阻抗很大的电流源。而M7管由于采用二极管连接，为低阻态。因此，高阻态的M1，M5对A点起到电源抑制的作用。但是因为M1，M5都为高阻，当电源电压VDD发生变化时，B点的电压也会发生变化，从而影响输出基准电压。因此本发明通过M2、M3、M4管引入了负反馈回路，来稳定B点的电压波动。将M4管的栅极偏置与输出基准相连，提供偏置电流。将A节点与M3管的栅极相连，M3的漏极与M2的栅极相连，假设当B点的电压产生波动增大，那么通过cascode连接的C点的电压增大，之后通过M2共源放大管后，B点的电压减小，因此进一步优化电路的电源纹波抑制比和线性灵敏度。由于大部分晶体管都工作在亚阈值区，所以本发明可以在低至0.45V的电源电压下工作。

图2为采用本发明实现的CMOS电压基准的线性灵敏度特性曲线，从图中可以看出所提出的电压基准具有较低的线性灵敏度，为0.007％/V。在供电电压为0.45V，室温27℃下，输出基准电压81.13mV。

图3为采用本发明实现的CMOS电压基准的电源纹波抑制比特性曲线，在频率为10Hz处的电源抑制比为120.39dB,在频率为1kHz处的电源抑制比为109.64dB,在频率为1MHz处的电源抑制比为77.32dB。仿真结果表明，该CMOS电压基准具有较高的电源抑制比，可以有效的抑制电源电压对输出电压的影响。

图4为采用本发明实现的CMOS电压基准的温度特性曲线，温漂系数71.79ppm/℃，满足所需要的零温度系数参考电压。

以上所述仅为本发明的较佳实施方式，本发明的保护范围并不以上述实施方式为限，但凡本领域普通技术人员根据本发明所揭示内容所作的等效修饰或变化，皆应纳入权利要求书中记载的保护范围内。

Claims

1.一种超高电源纹波抑制比CMOS电压基准电路，其特征在于，所述基准电路包括第一晶体管（M1）、第二晶体管（M2）、第三晶体管（M3）、第四晶体管（M4）、第五晶体管（M5）、第六晶体管（M6）、第七晶体管（M7）；其中，第六晶体管(M6)、第七晶体管(M7)构成传统的二晶体管电压基准结构，第一晶体管(M1)、第二晶体管(M2)、第三晶体管(M3)、第四晶体管(M4)、第五晶体管(M5)构成反馈结构，用于优化电压基准电路的性能参数；

二晶体管电压基准电路中，在第六晶体管(M6)的漏极即反馈电路的输入点A串联两个本征NMOS管即第一晶体管(M1)、第五晶体管(M5)，其中，本征NMOS管即第五晶体管（M5）的源极与第六晶体管(M6)的漏极即反馈电路的输入点A相连，第五晶体管（M5）的漏极与第一晶体管(M1)的源极即反馈电路的输出点B相连；输入端接输入信号VDD，电路的输出端为输出信号V_REF；

所述第一晶体管（M1）、第二晶体管（M2）、第四晶体管（M4）、第五晶体管（M5）、第六晶体管（M6）、第七晶体管（M7）为NMOS晶体管；第三晶体管（M3）为PMOS晶体管；

所述输入信号VDD与第一晶体管（M1）的漏极相连；第一晶体管（M1）的源极分别与第二晶体管（M2）的漏极、第三晶体管（M3）的源极和第五晶体管（M5）的漏极相连；第一晶体管（M1）的栅极与第一晶体管（M1）的源极相连；

所述第二晶体管（M2）的漏极与第三晶体管（M3）的源极和第五晶体管（M5）的漏极相连；第二晶体管（M2）的源极与地信号GND相连；第二晶体管（M2）的栅极与第三晶体管（M3）的漏极和第四晶体管（M4）的漏极相连；

所述第三晶体管（M3）的源极与第五晶体管（M5）的漏极相连；第三晶体管（M3）的漏极与第四晶体管（M4）的漏极相连；第三晶体管（M3）的栅极与第五晶体管（M5）的源极和第六晶体管（M6）的漏极相连；

所述第四晶体管（M4）的源极与地信号GND相连；第四晶体管（M4）的栅极与第七晶体管（M7）的栅极、漏极以及第五晶体管（M5）的栅极相连；

所述第五晶体管（M5）的栅极与第七晶体管（M7）的栅极、漏极和第六晶体管（M6）的源极相连；第五晶体管（M5）的源极与第六晶体管（M6）的漏极相连。

2.根据权利要求1所述的超高电源纹波抑制比CMOS电压基准电路，其特征在于，所述第六晶体管（M6）的源极与第七晶体管（M7）的漏极和输出信号V_REF相连；第六晶体管（M6）的栅极与地信号GND相连。

3.根据权利要求1所述的超高电源纹波抑制比CMOS电压基准电路，其特征在于，所述第七晶体管（M7）的栅极与第七晶体管（M7）的漏极相连；第七晶体管（M7）的源极与地信号GND相连。