CN108227809A - 一种基于亚阈区mos分压的高电源抑制比基准电路 - Google Patents

Abstract

一种基于亚阈区MOS分压的高电源抑制比基准电路，属于电子电路技术领域。包括启动电路和基准核心电路，基准核心电路用于产生正温度系数电压和负温度系数电压，并将两者叠加形成基准电压；启动电路在上电时使得基准核心电路脱离零电位，在基准电路正常工作后关闭。一些实施例中还包括辅助运放电路和预调整电路，辅助运放电路采用单管简单运放的形式，和基准核心电路构成负反馈环，来提高电路的电源抑制比；预调整电路采用超级源随器结构来降低核心电路供电电压的对地阻抗，来进一步提高电路的电源抑制比。本发明提出的基准电路能够实现低供电电压、超低功耗、低温度系数和高电源抑制比。

Description

一种基于亚阈区MOS分压的高电源抑制比基准电路

技术领域

本发明属于电子电路技术领域，具体涉及到一种基于亚阈区MOS分压的高电源抑制比基准电路。

背景技术

在模拟集成电路或混合信号设计领域，基准电压源是十分重要而且常用的模块，通常应用在线性稳压器、功率放大器、模数转换器、功率转换器、能量采集器等电路中，它的目的是为系统提供一个不随温度和供电电压变化的稳定可靠的参考电位。日前，随着IC的不断发展，低基准源的供电电压和功耗提出了新的要求，而传统的带隙基准已经不能很好的满足这些要求了。

传统带隙基准电路如图1所示。其包括运放A1，PNP三极管T1、T2、T3，PMOS管电流镜P1、P2、P3，以及电阻R1、R2，图中M为并联的三极管的个数。根据双极型晶体管的电压电流特性得到基准输出电压V_REF：

其中V_EBQ3是双极型晶体管T3的发射极与基极电压差；热电压k是波尔兹曼常数，q是单位电子电荷的电量，T是温度；N为并联的PNP三极管T2的个数。

传统的带隙基准电路由于使用三级管以及大电阻导致版图面积很大，虽然其中大电阻可以在一定程度上降低功耗；而且要实现好的电源抑制比需要使用到运放A1来进行箝位，导致电路整体功耗比较高，而且运放A1的失调会很大程度上影响输出基准的精确度。

发明内容

针对上述不足之处，本发明用工作在亚阈区的MOS管构成一个能实现低供电电压、超低功耗、低温度系数、高电源抑制比的基准电路，确保基准核心电路的正常工作。

本发明的技术方案为：

一种基于亚域区MOS分压的高电源抑制比基准电路，包括启动电路和基准核心电路，

所述基准核心电路用于产生正温度系数电压和负温度系数电压，并将两者叠加形成基准电压Vref；所述启动电路在上电时使得所述基准核心电路脱离零电位，在所述基准电路正常工作后关闭；

所述基准核心电路包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第一NMOS管M0、第二NMOS管M1、第三NMOS管M2、第四NMOS管M3、第五NMOS管M4、第六NMOS管M5、第七NMOS管N1和第八NMOS管N2，

第一NMOS管M0的漏极连接第一PMOS管MP1的漏极，其栅极连接第六NMOS管M5的栅极和漏极以及第二PMOS管MP2的漏极，其源极连接第二NMOS管M1的源极并接地GND；

第五NMOS管M4的栅漏短接并连接第六NMOS管M5的源极，其源极连接第四NMOS管M3的栅极和漏极；第三NMOS管M2的栅漏短接并连接第四NMOS管M3和第七NMOS管N1的源极，其源极连接第二NMOS管M1的栅极和漏极；

第三PMOS管MP3的栅极连接第一PMOS管MP1和第二PMOS管MP2的栅极，其源极连接第一PMOS管MP1和第二PMOS管MP2的源极并连接电源电压，其漏极连接第八NMOS管N2的栅极和漏极以及第七NMOS管N1的栅极；

第七NMOS管N1的漏极连接第八NMOS管N2的源极并作为所述基准核心电路的输出端输出基准电压Vref。

具体的，还包括辅助运放电路，所述辅助运放电路与所述基准核心电路构成负反馈结构，包括第九NMOS管N0、第十NMOS管MR、第四PMOS管P0和电容Cc，

第四PMOS管P0的栅漏短接并连接第九NMOS管N0的漏极和所述基准核心电路中第一PMOS管MP1的栅极，其源极连接电源电压；

第十NMOS管MR的栅极连接所述基准核心电路中第一NMOS管M0的栅极，其漏极通过电容Cc后连接第九NMOS管N0的栅极和所述基准核心电路中第一NMOS管M0的漏极，其源极连接第九NMOS管N0的源极并接地GND。

具体的，所述启动电路包括第十一NMOS管MS1、第十二NMOS管MS2和第五PMOS管MC，

第十一NMOS管MS1的栅极连接所述基准电压Vref，其漏极连接第十二NMOS管MS2和第五PMOS管MC的栅极，其源极连接第十二NMOS管MS2的源极并接地GND；第十二NMOS管MS2的漏极连接所述辅助运放电路中第九NMOS管N0的漏极；第五PMOS管MC的漏极和源极连接电源电压。

具体的，其特征在于，还包括预调整电路，所述预调整电路用于产生调整后的电源电压Vreg作为所述基准电路的电源电压；

所述预调整电路包括第十三NMOS管N1_re、第十四NMOS管N2_re、第十五NMOS管N3_re、第十六NMOS管N4_re、第六PMOS管P1_re、第七PMOS管P2_re、第八PMOS管P3_re和第九PMOS管P4_re，

第六PMOS管P1_re的栅漏短接并连接第七PMOS管P2_re的栅极和第十三NMOS管N1_re的漏极，其源极连接第七PMOS管P2_re的源极并连接外部电源提供的电源电压；

第十四NMOS管N2_re的栅漏短接并连接第十三NMOS管N1_re和第十五NMOS管N3_re的栅极以及第八PMOS管P3_re的漏极，其源极连接第十三NMOS管N1_re、第十五NMOS管N3_re和第十六NMOS管N4_re的源极并接地GND；

第八PMOS管P3_re的栅极连接所述基准核心电路中第一PMOS管MP1的栅极，其源极连接第七PMOS管P2_re和第十六NMOS管N4_re的漏极以及第九PMOS管P4_re的源极并产生调整后的电源电压Vreg作为所述基准核心电路、辅助运放电路和启动电路的电源电压；

第九PMOS管P4_re的栅极连接所述基准核心电路中第一NMOS管M0栅极，其漏极连接第十五NMOS管N3_re的漏极和第十六NMOS管N4_re的栅极。

本发明的有益效果：本发明提出的基准电路的所有MOS管均工作在亚阈区，使得电路的整体功耗保持在nW级的同时大大降低了对供电电压的要求；一些实施例中引入了辅助运放电路和预调整电路，降低了电路的温度系数，极大地提高了电路的电源抑制比；另外电路中没有使用三极管和大电阻，减小了版图面积。

附图说明

图1为传统基准电路的示意图。

图2为本发明提出的一种基于亚阈区MOS分压的高电源抑制比基准电路的结构示意图。

图3为实施例中辅助运放电路和基准核心电路构成的负反馈通路的结构示意图。

图4为实施例中具有提高电源抑制比PSRR的预调整电路在本发明中的结构示意图。

具体实施方式

下面结合附图和具体实施例详细描述本发明。

本发明提出的一种基于亚阈区MOS分压的高电源抑制比基准电路包括启动电路和基准核心电路，一些实施例中还包括辅助运放电路和预调整电路，本发明中的MOS管均工作在亚阈区。启动电路是为了使得基准核心电路在上电时摆脱零电位的亚稳态，保证基准电路能正常工作；同时在基准电路正常工作后关闭。基准核心电路完成正负温度系数电压的叠加，产生并输出稳定的基准电压Vref。辅助运放电路采用单管简单运放的形式，和基准核心电流构成负反馈环，来提高电路的电源抑制比(PSRR)。预调整电路采用超级源随器结构来降低核心电路供电电压的对地阻抗，来进一步提高电路的电源抑制比PSRR。

如图2所示，基准核心电路包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第一NMOS管M0、第二NMOS管M1、第三NMOS管M2、第四NMOS管M3、第五NMOS管M4、第六NMOS管M5、第七NMOS管N1和第八NMOS管N2，第一NMOS管M0的漏极连接第一PMOS管MP1的漏极，其栅极连接第六NMOS管M5的栅极和漏极以及第二PMOS管MP2的漏极，其源极连接第二NMOS管M1的源极并接地GND；第五NMOS管M4的栅漏短接并连接第六NMOS管M5的源极，其源极连接第四NMOS管M3的栅极和漏极；第三NMOS管M2的栅漏短接并连接第四NMOS管M3和第七NMOS管N1的源极，其源极连接第二NMOS管M1的栅极和漏极；第三PMOS管MP3的栅极连接第一PMOS管MP1和第二PMOS管MP2的栅极，其源极连接第一PMOS管MP1和第二PMOS管MP2的源极并连接电源电压，其漏极连接第八NMOS管N2的栅极和漏极以及第七NMOS管N1的栅极；第七NMOS管N1的漏极连接第八NMOS管N2的源极并作为所述基准核心电路的输出端输出基准电压Vref。

本实施例中辅助运放电路包括第九NMOS管N0、第十NMOS管MR、第四PMOS管P0和电容Cc，第四PMOS管P0的栅漏短接并连接第九NMOS管N0的漏极和所述基准核心电路中第一PMOS管MP1的栅极，其源极连接电源电压；第十NMOS管MR的栅极连接所述基准核心电路中第一NMOS管M0的栅极，其漏极通过电容Cc后连接第九NMOS管N0的栅极和所述基准核心电路中第一NMOS管M0的漏极，其源极连接第九NMOS管N0的源极并接地GND。

本实施例中启动电路包括第十一NMOS管MS1、第十二NMOS管MS2和第五PMOS管MC，第十一NMOS管MS1的栅极连接所述基准电压Vref，其漏极连接第十二NMOS管MS2和第五PMOS管MC的栅极，其源极连接第十二NMOS管MS2的源极并接地GND；第十二NMOS管MS2的漏极连接所述辅助运放电路中第九NMOS管N0的漏极；第五PMOS管MC的漏极和源极连接电源电压。

第五PMOS管MC作为MOS电容，在基准电路VDD上电后，由于MOS电容MC两端电压不能突变，则第五PMOS管MC的栅极电压也跟随电源电压VDD升高，于是第十二NMOS管MS2的栅极电压升高，导致第十二NMOS管MS2导通，将辅助运放电路中第四PMOS管P0的栅极(X点)电位拉低，于是辅助运放电路中第四PMOS管P0以及基准核心电路中第一PMOS管MP1、第二PMOS管MP2和第三PMOS管MP3均导通，所以第六NMOS管M5的栅极(A点)电位升高，第一NMOS管M0-第六NMOS管M5均导通，同时第三NMOS管M2的栅极(B)点也升高，基准核心电路均开启，基准电压Vref产生。在基准电压Vref产生后，由于第十一NMOS管MS1的栅极连接基准电压Vref，所以第十一NMOS管MS1导通，MOS电容MC上电荷迅速释放，使得第十二NMOS管MS2的栅极被拉低，启动支路退出，上电完成。

基准核心电路中第一NMOS管M0至第六NMOS管M5管是高阈值的NMOS管，其它MOS均是普通阈值的MOS，第二NMOS管M1-第六NMOS管M5均是二极管连接形式。具体基准电压Vref的公式推导如下：

根据亚阈区MOS管的电流电压公式：

上式中S是MOS管的宽长比，热电压单位面积漏衬电流I_SQ＝μC_ox(m-1)V_T ²，m为亚阈区斜率因子，C_OX是栅氧电容，μ是电子迁移率，V_TH是阈值电压。

在MOS管的漏源电压满足：V_DS>100mV时，(1)式中最后一项可以忽略并将MOS管的栅源电压解出得到：

因为第一PMOS管MP1、第二PMOS管MP2和第三PMSO管MP3的宽长比比例为S_MP1:S_MP2:S_MP3＝I₀:I₁:I₂＝K₁:1:K₂，所以得到第二NMSO管M1到第六NMOS管M5管的电流比例为：I_M1:I_M2:I_M3:I_M4:I_M5＝(1+K2):(1+K2):1:1:1，所以有：

第二NMOS管M1或第三NMOS管M2的栅源电压V_GS为：

第四NMOS管M3、第五NMOS管M4、第六NMOS管M5的栅源电压V_GS为：

V_TH1是第二NMOS管M1-第六NMOS管M5的阈值电压，S₁是第二NMOS管M1-第六NMOS管M5的宽长比，I_SQ1＝μC_ox(m-1)V_T ²。

将(3)式和(4)式相减得到：

ΔV_GS＝V_GS1-V_GS3＝mV_Tln(1+K₂) (5)

将(2)式应用到第一NMOS管M0有：

V_TH0是第一NMOS管M0的阈值电压，要比V_TH1大，S₀是第一NMOS管M0的宽长比，I_SQ0＝I_SQ1。

因为第二NMOS管M1-第六NMOS管M5均为二极管连接形式，所以第一NMOS管M0的栅源电压V_GS0全部降在第二NMOS管M1-第六NMOS管M的栅源电压V_GS上。

V_Gs0＝2V_GS1+3V_GS3＝NV_Gs3+2ΔV_GS (7)

联立(4)(5)(6)(7)解得：

同理将(2)式运用到第七NMOS管N1和第八NMOS管N2，得到第七NMOS管N1管的漏源电压为：

S_N1是第七NMOS管N1的宽长比，S_N2是第八NMOS管N2的宽长比。

最终得到基准电压Vref的表达式：

将(10)式对温度求一阶倒数得到：

其中k_t1是第一NMOS管M0阈值电压的一阶温度系数，k_t1’是第二NMOS管M1到第六NMOS管M5管阈值电压的一阶温度系数，μ₀是第一NMOS管M0的迁移率，μ₁是第二NMOS管M1到第六NMOS管M5的迁移率，K是玻尔兹曼常数，q是电子电荷。

在(11)式中，第一项是两个MOS管的阈值电压的温度系数的差值，整体表现为负温特性；第三项是正温项；第二项中μ₁/μ₀表现出负温特性，而m是正温特性。在低温区，因为第一项比较大，所以基准表现出负温特性；在中温区，由于第三项中m随温度的升高会变大，此时第三项的正温大于第一项的负温使得基准表现出正温特性；在高温区，由于μ₁/μ₀在温度比较高时迅速减小，其负温特性比m的正温特性强，导致基准又表现出负温特性。所以最终基准TC特性曲线会出现两个拐点，整体电路表现出很好的温度系数TC特性。

辅助运放电路中第四PMOS管P0和基准核心电路中第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3构成电流镜，将基准核心电路的电流镜像出来给第九NMOS管N0提供偏置电流。第九NMOS管N0作为共源级结构，起到运放的作用。

负反馈环路如图3中箭头所示，包括第九NMOS管N0、第四PMOS管P0、第二NMOS管M1、第三NMOS管M2、第四NMOS管M3、第五NMOS管M4和第六NMOS管M5支路构成。当A点电压升高时，第一NMOS管M0的栅极电压升高，导致第一NMOS管M0的漏级电流增大，所以D点电压降低；同理导致第九NMOS管N0的漏级X点电压升高，所以第二PMOS管MP2的栅源电压V_GS减小，其漏级电流也减小，最终导致A点电压降低，构成了负反馈。辅助运放中的补偿电容Cc和补偿MOS电阻MR是为了降低负反馈环的主极点，衰减环路增益，提高环路的相位裕度，起到稳定环路，提高电路PSRR的作用。

在一些实施例中，本发明还提出了一种预调整pre_regulation的电路来进一步提高电路的电源抑制比PSRR。预调整电路如图4所示，预调整电路用于产生调整后的电源电压Vreg作为基准电路的电源电压；预调整电路包括第十三NMOS管N1_re、第十四NMOS管N2_re、第十五NMOS管N3_re、第十六NMOS管N4_re、第六PMOS管P1_re、第七PMOS管P2_re、第八PMOS管P3_re和第九PMOS管P4_re，第六PMOS管P1_re的栅漏短接并连接第七PMOS管P2_re的栅极和第十三NMOS管N1_re的漏极，其源极连接第七PMOS管P2_re的源极并连接外部电源提供的电源电压；第十四NMOS管N2_re的栅漏短接并连接第十三NMOS管N1_re和第十五NMOS管N3_re的栅极以及第八PMOS管P3_re的漏极，其源极连接第十三NMOS管N1_re、第十五NMOS管N3_re和第十六NMOS管N4_re的源极并接地GND；第八PMOS管P3_re的栅极连接所述基准核心电路中第一PMOS管MP1的栅极，其源极连接第七PMOS管P2_re和第十六NMOS管N4_re的漏极以及第九PMOS管P4_re的源极并产生调整后的电源电压Vreg作为所述基准核心电路、辅助运放电路和启动电路的电源电压；第九PMOS管P4_re的栅极连接所述基准核心电路中第一NMOS管M0栅极，其漏极连接第十五NMOS管N3_re的漏极和第十六NMOS管N4_re的栅极。

其中第六PMOS管P1_re和第七PMOS管P2_re构成的电流镜为整个基准电路提高电流；第八PMOS管P3_re用于从核心基准电路引一股电流回来作为预调整电路的偏置电流，这股镜像回来的电流又被第十三NMOS管N1_re、第十四NMOS管N2_re、第十五NMOS管N3_re构成的电流镜所镜像，为其他MOS管提供偏置电流；第九PMOS管P4_re的栅极和基准核心电路中的第一NMOS管M0和第二NMOS管M1的栅极是接在一起的，它和第十六NMOS管N4_re管构成超级源随器，使得从基准核心电路的供电电位Vreg点往下看到地的阻抗大大减小。所以从外部电源提供的电源电压VDD看到调整后的电源电压Vreg的增益就等于从Vreg看到地的阻抗和第七PMOS管P2_re的输出阻抗的分压比例，是一个非常小的值。所以外部电源提供的电源电压的噪声在传递到调整后的电源电压Vreg时已经被大大衰减了，所以最终基准电路的电源抑制比PSRR为预调整电路的电源抑制比PSRR和基准核心电路的电源抑制比PSRR相加，很容易就实现100dB以上。

通过实验仿真可以得到，本发明提出的基准电路的整体功耗可以达到nW量级，同时电路正常工作的供电电压可低至1V以下。

本发明使用工作在亚阈区的MOS管，大大降低了电路功耗，同时也减小了最低供电电压，而且保证了基准电路具有高的电源抑制比和优良的温度系数TC特性，为电子电路提供了一个稳定可靠的电压参考电位。

本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (4)

1.一种基于亚域区MOS分压的高电源抑制比基准电路，包括启动电路和基准核心电路，

所述基准核心电路用于产生正温度系数电压和负温度系数电压，并将两者叠加形成基准电压(Vref)；所述启动电路在上电时使得所述基准核心电路脱离零电位，在所述基准电路正常工作后关闭；

其特征在于，所述基准核心电路包括第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第一NMOS管(M0)、第二NMOS管(M1)、第三NMOS管(M2)、第四NMOS管(M3)、第五NMOS管(M4)、第六NMOS管(M5)、第七NMOS管(N1)和第八NMOS管(N2)，

第一NMOS管(M0)的漏极连接第一PMOS管(MP1)的漏极，其栅极连接第六NMOS管(M5)的栅极和漏极以及第二PMOS管(MP2)的漏极，其源极连接第二NMOS管(M1)的源极并接地(GND)；

第五NMOS管(M4)的栅漏短接并连接第六NMOS管(M5)的源极，其源极连接第四NMOS管(M3)的栅极和漏极；第三NMOS管(M2)的栅漏短接并连接第四NMOS管(M3)和第七NMOS管(N1)的源极，其源极连接第二NMOS管(M1)的栅极和漏极；

第三PMOS管(MP3)的栅极连接第一PMOS管(MP1)和第二PMOS管(MP2)的栅极，其源极连接第一PMOS管(MP1)和第二PMOS管(MP2)的源极并连接电源电压，其漏极连接第八NMOS管(N2)的栅极和漏极以及第七NMOS管(N1)的栅极；

第七NMOS管(N1)的漏极连接第八NMOS管(N2)的源极并作为所述基准核心电路的输出端输出基准电压(Vref)。

2.根据权利要求1所述的基于亚域区MOS分压的高电源抑制比基准电路，其特征在于，还包括辅助运放电路，所述辅助运放电路与所述基准核心电路构成负反馈结构，包括第九NMOS管(N0)、第十NMOS管(MR)、第四PMOS管(P0)和电容(Cc)，

第四PMOS管(P0)的栅漏短接并连接第九NMOS管(N0)的漏极和所述基准核心电路中第一PMOS管(MP1)的栅极，其源极连接电源电压；

第十NMOS管(MR)的栅极连接所述基准核心电路中第一NMOS管(M0)的栅极，其漏极通过电容(Cc)后连接第九NMOS管(N0)的栅极和所述基准核心电路中第一NMOS管(M0)的漏极，其源极连接第九NMOS管(N0)的源极并接地(GND)。

3.根据权利要求2所述的基于亚域区MOS分压的高电源抑制比基准电路，其特征在于，所述启动电路包括第十一NMOS管(MS1)、第十二NMOS管(MS2)和第五PMOS管(MC)，

第十一NMOS管(MS1)的栅极连接所述基准电压(Vref)，其漏极连接第十二NMOS管(MS2)和第五PMOS管(MC)的栅极，其源极连接第十二NMOS管(MS2)的源极并接地(GND)；第十二NMOS管(MS2)的漏极连接所述辅助运放电路中第九NMOS管(N0)的漏极；第五PMOS管(MC)的漏极和源极连接电源电压。

4.根据权利要求1至3中任一项所述的基于亚域区MOS分压的高电源抑制比基准电路，其特征在于，还包括预调整电路，所述预调整电路用于产生调整后的电源电压(Vreg)作为所述基准电路的电源电压；

所述预调整电路包括第十三NMOS管(N1_re)、第十四NMOS管(N2_re)、第十五NMOS管(N3_re)、第十六NMOS管(N4_re)、第六PMOS管(P1_re)、第七PMOS管(P2_re)、第八PMOS管(P3_re)和第九PMOS管(P4_re)，

第六PMOS管(P1_re)的栅漏短接并连接第七PMOS管(P2_re)的栅极和第十三NMOS管(N1_re)的漏极，其源极连接第七PMOS管(P2_re)的源极并连接外部电源提供的电源电压；

第十四NMOS管(N2_re)的栅漏短接并连接第十三NMOS管(N1_re)和第十五NMOS管(N3_re)的栅极以及第八PMOS管(P3_re)的漏极，其源极连接第十三NMOS管(N1_re)、第十五NMOS管(N3_re)和第十六NMOS管(N4_re)的源极并接地(GND)；

第八PMOS管(P3_re)的栅极连接所述基准核心电路中第一PMOS管(MP1)的栅极，其源极连接第七PMOS管(P2_re)和第十六NMOS管(N4_re)的漏极以及第九PMOS管(P4_re)的源极并产生调整后的电源电压(Vreg)作为所述基准核心电路、辅助运放电路和启动电路的电源电压；

第九PMOS管(P4_re)的栅极连接所述基准核心电路中第一NMOS管(M0)栅极，其漏极连接第十五NMOS管(N3_re)的漏极和第十六NMOS管(N4_re)的栅极。