CN111737069A - 一种调试电路、开发板、调试方法以及设备 - Google Patents
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Abstract
本申请公开了一种调试电路，包括FPGA芯片、电平转换芯片、开关芯片以及CPU芯片；所述FPGA芯片与所述CPU芯片均分别连接所述电平转换芯片与所述开关芯片，且所述FPGA芯片还连接所述CPU芯片；所述FPGA芯片，用于输出第一控制信号至所述电平转换芯片与所述开关芯片，以择一的使所述电平转换芯片或所述开关芯片工作；输出第二控制信号至所述CPU芯片，以使所述CPU芯片根据所述第二控制信号调整复用接口的功能。该调试电路能够节省调试时间，提高电路稳定性，降低开发板失效风险。本申请还公开了一种开发板、调试方法、设备及计算机可读存储介质，均具有上述技术效果。
Description
技术领域
本申请涉及芯片设计技术领域，特别涉及一种调试电路；还涉及一种开发板、调试方法、设备以及计算机可读存储介质。
背景技术
随着芯片设计的复杂度提升，成功设计一款芯片所牵扯的步骤和过程也愈加复杂。鉴于芯片的流片费用较高，因此，在芯片制造出来之前会借助FPGA芯片来模拟芯片的行为，以帮助硬件与软件开发者提升工作效率。通常利用FPGA芯片设计硬件电路，以验证FPGA所模拟的芯片行为是否符合要求。FPGA芯片模拟芯片的行为，芯片的接口管脚经常具有复用功能，如LPC即Low Pin Count接口总线与ESPI(Enhanced Serial PeripheralInterface，增强型串行外设接口)接口总线复用。两种接口总线管脚复用，但接口电平不同，LPC接口总线的电平是3.3V，ESPI接口总线的电平是1.8V。如果FPGA芯片的接口为功能复用接口，且其应用不同功能时所需的电平不同，此时需搭建外围电路在能够进行电平转换的同时需要进行电路切换，以适应不同应用功能下电平不同的情况。针对上述情况，目前在硬件电路设计时是在FPGA芯片与CPU芯片之间添加电平转换芯片以及电阻，当需要进行电平转换时，需手动摘除板上的电阻，断掉电阻的路径，板上仅保留电平转换芯片。当不需要进行电平转换时，再把电阻焊接在板上，并关闭电平转换芯片。
以LPC与ESPI接口功能复用为例：所选用的FPGA芯片的接口电平最高只支持1.8V，FPGA芯片的LPC与ESPI接口复用。根据LPC协议，信号电平规定为3.3V。根据ESPI协议，信号电平规定为1.8伏。与FPGA芯片进行LPC或ESPI通信的是CPU芯片，CPU芯片的LPC与ESPI接口也复用，CPU芯片支持1.8V供电，也支持3.3V供电，CPU芯片LPC与ESPI复用接口的电平可以根据需求进行软件调整，当用LPC功能时调整为3.3V，当用ESPI功能时调整为1.8V。
FPGA芯片与CPU芯片之间连接1.8V转3.3V的电平转换芯片和一些电阻。电平转换芯片用于走LPC信号路径，电阻用于走ESPI信号路径。当需要验证LPC功能时，需硬件工程师手动摘除板上电阻，断掉电阻路径，板子上仅保留电平转换芯片。FPGA芯片1.8V上电工作，FPGA芯片通知CPU芯片进行复用接口功能及电平的切换，CPU芯片LPC/ESPI接口默认电源域是1.8V，当CPU芯片接到通知需要应用LPC功能时，CPU芯片通过运行软件把CPU芯片内LPC/ESPI接口电源域切换到3.3V，LPC/ESPI接口切换到LPC功能；同时，电平转换芯片工作，FPGA芯片1.8V的LPC信号通过电平转换芯片转成3.3V与CPU芯片通信。
当需要验证ESPI功能时，需硬件工程师再把电阻焊接在板子上，FPGA芯片1.8V上电工作，FPGA芯片通知CPU芯片进行复用接口功能及电平的切换，当CPU芯片接到通知需要应用ESPI功能时，由于CPU芯片LPC/ESPI接口默认电源域为1.8V，CPU芯片内LPC/ESPI接口默认功能是ESPI，无需通过软件进行电源域及功能的切换。同时，电平转换芯片不工作，FPGA芯片1.8V的ESPI信号通过电阻与CPU芯片通信。
在调试过程中手动更改电路，焊接器件，不仅增加了硬件电路的不稳定性，而且增加了元器件及开发板的失效风险，并增加了调试时间。另外，CPU芯片内部不同功能接口的电源域需支持不同电平的动态转换，由此对CPU芯片的选择有要求，增加了芯片选型时间与开发板设计时间，且由于传统的电源域切换方式为软件切换，从而增加了软件工作量。
有鉴于此，如何解决上述技术缺陷已成为本领域技术人员亟待解决的技术问题。
发明内容
本申请的目的是提供一种调试电路，能够节省调试时间，提高电路稳定性，降低开发板失效风险。本申请的另一目的是提供的一种开发板、调试方法、设备以及计算机可读存储介质，均具有上述技术效果。
为解决上述技术问题，本申请提供了一种调试电路，包括：
FPGA芯片、电平转换芯片、开关芯片以及CPU芯片；所述FPGA芯片与所述CPU芯片均分别连接所述电平转换芯片与所述开关芯片，且所述FPGA芯片还连接所述CPU芯片；
所述FPGA芯片，用于输出第一控制信号至所述电平转换芯片与所述开关芯片，以择一的使所述电平转换芯片或所述开关芯片工作；输出第二控制信号至所述CPU芯片，以使所述CPU芯片根据所述第二控制信号调整复用接口的功能。
可选的，所述电平转换芯片与所述开关芯片连接所述FPGA芯片的同一个管脚，所述CPU芯片连接所述FPGA芯片的另一个管脚。
可选的，所述电平转换芯片、所述开关芯片以及所述CPU芯片连接所述FPGA芯片的同一个管脚。
可选的，还包括：
排针与跳帽，用于当所述跳帽套在所述排针的不同位置时，所述排针为所述CPU芯片提供不同的电压。
可选的，所述排针为包括三个针的排针。
为解决上述技术问题，本申请还提供了一种开发板，所述开发板包括如上所述的调试电路。
为解决上述技术问题，本申请还提供了一种调试方法，包括：
输出第一控制信号至电平转换芯片与开关芯片，以择一的使所述电平转换芯片或所述开关芯片工作；
输出第二控制信号至CPU芯片，以使所述CPU芯片根据所述第二控制信号调整复用接口的功能。
可选的，切换提供给所述CPU芯片的电压的方式为：
通过调整跳帽在连接所述CPU芯片的排针上的位置，切换提供给所述CPU芯片的电压。
为解决上述技术问题，本申请还提供了一种调试设备，包括：
存储器，用于存储计算机程序；
执行器，用于执行所述计算机程序时实现如上所述的调试方法。
为解决上述技术问题，本申请还提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序被处理器执行时实现如上所述的调试方法。
本申请所提供的调试电路，包括：FPGA芯片、电平转换芯片、开关芯片以及CPU芯片；所述FPGA芯片与所述CPU芯片均分别连接所述电平转换芯片与所述开关芯片，且所述FPGA芯片还连接所述CPU芯片；所述FPGA芯片，用于输出第一控制信号至所述电平转换芯片与所述开关芯片，以择一的使所述电平转换芯片或所述开关芯片工作；输出第二控制信号至所述CPU芯片，以使所述CPU芯片根据所述第二控制信号调整复用接口的功能。
可见，本申请所提供的调试电路，以开关芯片取代传统硬件电路中的电阻，并通过FPGA芯片来控制电平转换芯片与开关芯片，择一的使电平转换芯片或开关芯片工作，即当需要进行电平转换时，使电平转换芯片工作，在FPGA芯片与CPU芯片之间进行电平转换，当不需要电平转换时，使开关芯片工作，FPGA芯片与CPU芯片之间不进行电平转换。在调试过程中通过FPGA芯片即可进行电路切换，而无需手动焊接与摘除元器件，从而能够有效节省调试时间，提高电路稳定性，降低开发板失效风险。
本申请所提供的开发板、调试方法、设备以及计算机可读存储介质均具有上述技术效果。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例所提供的一种调试电路的示意图；
图2为本申请实施例所提供的另一种调试电路的示意图；
图3为本申请实施例所提供的又一种调试电路的示意图；
图4为本申请实施例所提供的再一种调试电路的示意图；
图5为本申请实施例所提供的一种调试方法的流程示意图。
具体实施方式
本申请的核心是提供一种调试电路，能够节省调试时间，提高电路稳定性，降低开发板失效风险。本申请的另一核心是提供的一种开发板、调试方法、设备以及计算机可读存储介质，均具有上述技术效果。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参考图1，图1为本申请实施例所提供的一种调试电路的示意图，参考图1所示，该调试电路包括：
FPGA芯片10、电平转换芯片20、开关芯片30以及CPU芯片40；FPGA芯片10与CPU芯片40均分别连接电平转换芯片20与开关芯片30，且FPGA芯片10还连接CPU芯片40；
FPGA芯片10，用于输出第一控制信号至电平转换芯片20与开关芯片30，以择一的使电平转换芯片20或开关芯片30工作；输出第二控制信号至CPU芯片40，以使CPU芯片40根据第二控制信号调整复用接口的功能。
具体的，本申请所提供的调试电路主要包括FPGA芯片10、电平转换芯片20、开关芯片30以及CPU芯片40。FPGA芯片10与电平转换芯片20、开关芯片30以及CPU芯片40均相连，负责控制电平转换芯片20以及开关芯片30工作与否，以及通知CPU芯片40使其将相关的复用接口设置为当前所需功能。
具体而言，FPGA芯片10输出第一控制信号至电平转换芯片20与开关芯片30的使能管脚，择一的使电平转换芯片20或开关芯片30工作。如当第一控制信号为高电平时，电平转换芯片20工作而开关芯片30不工作，当第二控制信号为低电平时，电平转换芯片20不工作而开关芯片30工作。另外，FPGA芯片10还输出第二控制信号至CPU芯片40，进而CPU芯片40识别此第二控制信号的电平高低而确定相关复用接口的功能。
其中，需要说明的是，第一控制信号是用于控制电平转换芯片20与开关芯片30工作与否的信号，第二控制信号是用于通知CPU芯片40设置复用接口功能的信号。第一与第二的表述不指代信号的个数，也不用于表示信号的先后。第一控制信号与第二控制信号可以为同一个信号。第一控制信号与第二控制信号也可以为不同的信号。
参考图2所示，在一种具体的实施方式中，电平转换芯片20与开关芯片30连接FPGA芯片10的同一个管脚，CPU芯片40连接FPGA芯片10的另一个管脚。
具体的，本实施例中，第一控制信号与第二控制信号为FPGA芯片10输出的两路信号。电平转换芯片20与开关芯片30连接于FPGA芯片10的同一个管脚，FPGA芯片10通过此管脚输出第一控制信号至电平转换芯片20与开关芯片30。CPU芯片40所连接的管脚与电平转换芯片20及开关芯片30所连接的管脚不同，FPGA芯片10通过连接CPU芯片40的管脚输出第二控制信号至CPU芯片40。
例如，电平转换芯片20与开关芯片30连接于FPGA芯片10的SW管脚，FPGA芯片10通过此SW管脚输出第一控制信号至电平转换芯片20与开关芯片30。CPU芯片40连接FPGA芯片10的SW1管脚，FPGA芯片10通过此SW1管脚输出第二控制信号至CPU芯片40。
以LPC与ESPI接口功能复用为例：
当进行LPC功能调试时，FPGA芯片10的SW管脚输出的第一控制信号为高电平，此时，电平转换芯片20的使能管脚EN的电平为高，电平转换芯片20工作，开关芯片30的使能管脚EN2的电平为高，开关芯片30关闭不工作。另外，FPGA芯片10的SW1管脚输出的第二控制信号为高电平，CPU芯片40的使能管脚EN1为高，CPU芯片40识别此高电平后，将LPC/ESPI接口用于LPC功能。FPGA芯片10的1.8V的LPC信号通过电平转换芯片20转成3.3V信号与CPU芯片40进行通信。
当进行ESPI功能调试时，FPGA芯片10的SW管脚输出的第一控制信号为低电平，此时，电平转换芯片20的使能管脚EN的电平为低，电平转换芯片20不工作，开关芯片30的使能管脚EN2的电平为低，开关芯片30工作。另外，FPGA芯片10的SW1管脚输出的第二控制信号为低电平，CPU芯片40的使能管脚EN1的电平为低，CPU芯片40识别此低电平后，将LPC/ESPI接口用于ESPI功能。FPGA芯片10的1.8V的ESPI信号通过开关芯片30与CPU芯片40进行通信。
参考图3所示，在另一种具体的实施方式中，电平转换芯片20、开关芯片30以及CPU芯片40连接FPGA芯片10的同一个管脚。
具体的，本实施例中，第一控制信号与第二控制信号为FPGA芯片10输出的一路信号。电平转换芯片20、开关芯片30以及CPU芯片40连接于FPGA芯片10的同一个管脚，FPGA芯片10通过此管脚输出控制信号(第一控制信号与第二控制信号为同一个控制信号)至电平转换芯片20、开关芯片30以及CPU芯片40。
例如，电平转换芯片20、开关芯片30以及CPU芯片40均连接于FPGA芯片10的SW管脚，FPGA芯片10通过此SW管脚输出控制信号至电平转换芯片20、开关芯片30以及CPU芯片40。
同样，以LPC与ESPI接口功能复用为例：
当进行LPC功能调试时，FPGA芯片10的SW管脚输出的控制信号为高电平，此时，电平转换芯片20的使能管脚EN的电平为高，电平转换芯片20工作，开关芯片30的使能管脚EN2的电平为高，开关芯片30关闭不工作，CPU芯片40的使能管脚EN1的电平为高，CPU芯片40识别此高电平后，将LPC/ESPI接口用于LPC功能。FPGA芯片10的1.8V的LPC信号通过电平转换芯片20转成3.3V信号与CPU芯片40进行通信。
当进行ESPI功能调试时，FPGA芯片10的SW管脚输出的控制信号为低电平，此时，电平转换芯片20的使能管脚EN的电平为低，电平转换芯片20不工作，开关芯片30的使能管脚EN2的电平为低，开关芯片30工作，CPU芯片40的使能管脚EN1的电平为低，CPU芯片40识别此低电平后，将LPC/ESPI接口用于ESPI功能。FPGA芯片10的1.8V的ESPI信号通过开关芯片30与CPU芯片40进行通信。
对于CPU芯片40、电平转换芯片20以及开关芯片30的具体类型，本申请不做具体限定，可以根据实际需要进行差异性设置，如开关芯片30为TS3L501ERUAR型开关芯片30等。
进一步，参考图4所示，在一种具体的实施方式中，还包括：排针与跳帽，用于当跳帽套在排针的不同位置时，排针为CPU芯片40提供不同的电压。另外，排针可以为包括三个针的排针(如图中所示3Pin Header)。
具体的，本实施例中，芯片调试电路还包括排针与跳帽，通过手动调整跳帽在排针上的位置，而实现电源域的切换。具体而言，排针连接CPU芯片40以及不同电压源，当跳帽套在排针的不同位置时，排针为CPU提供不同的电压。从而有效节省软件开发时间与工作，不需选择支持接口电源域动态切换功能的CPU芯片40。
例如，三个针的排针的管脚1连接3.3V的电压源，三个针的排针的管脚3连接1.8V的电压源，三个针的排针的管脚2连接CPU芯片40。当进行LPC功能调试时，将跳帽套在三个针的排针的管脚1与管脚2，此时三个针的排针为CPU芯片40提供3.3V的电压，CPU芯片40的LPC/ESPI接口电平为3.3V。当进行ESPI功能调试时，将跳帽套在三个针的排针的管脚3与管脚2，此时三个针的排针为CPU芯片40提供1.8V的电压，CPU芯片40的LPC/ESPI接口电平为1.8V。
综上所述，本申请所提供的调试电路，以开关芯片取代传统硬件电路中的电阻，并通过FPGA芯片来控制电平转换芯片与开关芯片，择一的使电平转换芯片或开关芯片工作，即当需要进行电平转换时，使电平转换芯片工作，在FPGA芯片与CPU芯片之间进行电平转换，当不需要电平转换时，使开关芯片工作，FPGA芯片与CPU芯片之间不进行电平转换。在调试过程中通过FPGA芯片即可进行电路切换，而无需手动焊接与摘除元器件，从而能够有效节省调试时间，提高电路稳定性，降低开发板失效风险。
本申请还提供了一种开发板，该开发板包括如上所述的调试电路。对于本申请所提供的开发板的介绍请参照上述调试电路的实施例，本申请在此不做赘述。
本申请还提供了一种调试方法，下文描述的该方法可以与上文描述的电路相互对应参照。请参考图5，图5为本申请实施例所提供的一种调试方法的流程示意图，参考图5所示，该调试方法包括：
S101：输出第一控制信号至电平转换芯片与开关芯片，以择一的使电平转换芯片或开关芯片工作；
S102：输出第二控制信号至CPU芯片，以使CPU芯片根据第二控制信号调整复用接口的功能。
在上述实施例的基础上，可选的，输出第一控制信号至电平转换芯片与开关芯片以及输出第二控制信号至CPU芯片包括：
通过一个管脚输出第一控制信号至电平转换芯片与开关芯片，通过另一个管脚输出第二控制信号至CPU芯片。
在上述实施例的基础上，可选的，输出第一控制信号至电平转换芯片与开关芯片以及输出第二控制信号至CPU芯片包括：
通过同一个管脚输出第一控制信号至电平转换芯片与开关芯片以及输出第二控制信号至CPU芯片；第一控制信号与第二控制信号为同一个控制信号。
在上述实施例的基础上，可选的，切换提供给CPU芯片的电压的方式为：
通过调整跳帽在连接CPU芯片的排针上的位置，切换提供给CPU芯片的电压。
本申请还提供了一种调试设备，该设备包括存储器和处理器。其中，存储器，用于存储计算机程序；处理器，用于执行计算机程序实现如下的步骤：
输出第一控制信号至电平转换芯片与开关芯片，以择一的使电平转换芯片或开关芯片工作；输出第二控制信号至CPU芯片，以使CPU芯片根据第二控制信号调整复用接口的功能。
对于本申请所提供的设备的介绍请参照上述方法实施例，本申请在此不做赘述。
本申请还提供了一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时可实现如下的步骤：
输出第一控制信号至电平转换芯片与开关芯片，以择一的使电平转换芯片或开关芯片工作；输出第二控制信号至CPU芯片，以使CPU芯片根据第二控制信号调整复用接口的功能。
该计算机可读存储介质可以包括：U盘、移动硬盘、只读存储器(Read-OnlyMemory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
对于本申请所提供的计算机可读存储介质的介绍请参照上述方法实施例，本申请在此不做赘述。
说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置、设备以及计算机可读存储介质而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
以上对本申请所提供的技术方案进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围。
Claims (10)
1.一种调试电路，其特征在于，包括：
FPGA芯片、电平转换芯片、开关芯片以及CPU芯片；所述FPGA芯片与所述CPU芯片均分别连接所述电平转换芯片与所述开关芯片，且所述FPGA芯片还连接所述CPU芯片；
所述FPGA芯片，用于输出第一控制信号至所述电平转换芯片与所述开关芯片，以择一的使所述电平转换芯片或所述开关芯片工作；输出第二控制信号至所述CPU芯片，以使所述CPU芯片根据所述第二控制信号调整复用接口的功能。
2.根据权利要求1所述的调试电路，其特征在于，所述电平转换芯片与所述开关芯片连接所述FPGA芯片的同一个管脚，所述CPU芯片连接所述FPGA芯片的另一个管脚。
3.根据权利要求1所述的调试电路，其特征在于，所述电平转换芯片、所述开关芯片以及所述CPU芯片连接所述FPGA芯片的同一个管脚。
4.根据权利要求1至3任一项所述的调试电路，其特征在于，还包括：
排针与跳帽，用于当所述跳帽套在所述排针的不同位置时，所述排针为所述CPU芯片提供不同的电压。
5.根据权利要求4所述的调试电路，其特征在于，所述排针为包括三个针的排针。
6.一种开发板，其特征在于，所述开发板包括如权利要求1至5任一项所述的调试电路。
7.一种调试方法，其特征在于，包括：
输出第一控制信号至电平转换芯片与开关芯片，以择一的使所述电平转换芯片或所述开关芯片工作；
输出第二控制信号至CPU芯片，以使所述CPU芯片根据所述第二控制信号调整复用接口的功能。
8.根据权利要求7所述的调试方法，其特征在于，切换提供给所述CPU芯片的电压的方式为：
通过调整跳帽在连接所述CPU芯片的排针上的位置，切换提供给所述CPU芯片的电压。
9.一种调试设备，其特征在于，包括：
存储器，用于存储计算机程序；
执行器，用于执行所述计算机程序时实现如权利要求7或8所述的调试方法。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求7或8所述的调试方法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113037506A (zh) * | 2021-02-25 | 2021-06-25 | 山东英信计算机技术有限公司 | 接口切换控制方法、装置、设备及计算机可读存储介质 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101581759A (zh) * | 2009-06-16 | 2009-11-18 | 华为技术有限公司 | Jtag转接接口、单板、jtag接口转换板及单板测试系统 |
| CN102169454A (zh) * | 2011-05-09 | 2011-08-31 | 瑞斯康达科技发展股份有限公司 | 多处理器调试串口电路切换方法、装置及系统 |
| US20140239971A1 (en) * | 2013-02-27 | 2014-08-28 | Hong Fu Jin Precision Industry (Shenzhen) Co., Ltd. | Debugging circuit and circuit board using same |
| CN207571730U (zh) * | 2017-09-26 | 2018-07-03 | 合肥惠科金扬科技有限公司 | 一种调试切换电路及调试电路板 |
| CN207720114U (zh) * | 2017-12-30 | 2018-08-10 | 深圳飞安瑞科技股份有限公司 | 一种电平转换电路和接口复用电路 |
| CN108762458A (zh) * | 2018-05-31 | 2018-11-06 | 郑州云海信息技术有限公司 | 一种同时实现电路通断控制和电压转换的方法及装置 |
-
2020
- 2020-06-19 CN CN202010567746.6A patent/CN111737069A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101581759A (zh) * | 2009-06-16 | 2009-11-18 | 华为技术有限公司 | Jtag转接接口、单板、jtag接口转换板及单板测试系统 |
| CN102169454A (zh) * | 2011-05-09 | 2011-08-31 | 瑞斯康达科技发展股份有限公司 | 多处理器调试串口电路切换方法、装置及系统 |
| US20140239971A1 (en) * | 2013-02-27 | 2014-08-28 | Hong Fu Jin Precision Industry (Shenzhen) Co., Ltd. | Debugging circuit and circuit board using same |
| CN207571730U (zh) * | 2017-09-26 | 2018-07-03 | 合肥惠科金扬科技有限公司 | 一种调试切换电路及调试电路板 |
| CN207720114U (zh) * | 2017-12-30 | 2018-08-10 | 深圳飞安瑞科技股份有限公司 | 一种电平转换电路和接口复用电路 |
| CN108762458A (zh) * | 2018-05-31 | 2018-11-06 | 郑州云海信息技术有限公司 | 一种同时实现电路通断控制和电压转换的方法及装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113037506A (zh) * | 2021-02-25 | 2021-06-25 | 山东英信计算机技术有限公司 | 接口切换控制方法、装置、设备及计算机可读存储介质 |
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