CN111684604A - 半导体装置 - Google Patents

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Abstract

在IGBT等中提高导通时的空穴的抽出性。提供一种半导体装置，其具备设置有晶体管部的半导体基板，晶体管部中的半导体基板具备：第一导电型的漂移区、设置于漂移区与半导体基板的上表面之间且掺杂浓度高于漂移区的第一导电型的积累区、设置于半导体基板的下表面与漂移区之间的第二导电型的集电区、以及从半导体基板的上表面起设置到比积累区深的位置并在半导体基板的上表面沿预先设定的延伸方向延伸而设置且沿与延伸方向正交的排列方向排列的多个栅极沟槽部和多个虚设沟槽部，晶体管部具有包括栅极沟槽部的第一区域和在排列方向上的单位长度内配置的虚设沟槽部的数量比第一区域多的第二区域。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
以往，在绝缘栅双极型晶体管(IGBT)等半导体装置中，已知在P型基区与N型漂移区的PN结附近设置比较高浓度的N型杂质区(积累区)的结构(例如，参照专利文献1)。
专利文献1：WO2002/061845号
发明内容
技术问题
如果在半导体装置设置积累区，则积累区成为屏障并积累空穴。因此，在半导体装置导通时，栅极被充电，存在导通时的半导体装置的控制性变差的情况。
技术方案
为了解决上述问题，在本发明的一个方式中，提供一种具备设置有晶体管部的半导体基板的半导体装置。晶体管部中的半导体基板可以具备第一导电型的漂移区。半导体基板可以具备设置在漂移区与半导体基板的上表面之间且掺杂浓度比漂移区高的第一导电型的积累区。半导体基板可以具备设置在半导体基板的下表面与漂移区之间的第二导电型的集电区。半导体基板可以具备从半导体基板的上表面起设置到比积累区更深的位置并在半导体基板的上表面沿预先设定的延伸方向延伸而设置且沿与延伸方向正交的排列方向排列的多个栅极沟槽部和多个虚设沟槽部。晶体管部可以具有：第一区域，包括栅极沟槽部；以及第二区域，在排列方向上的单位长度内配置的虚设沟槽部的数量比第一区域多。
第二区域可以配置于晶体管部的排列方向上的中央。
第一区域可以包括在排列方向上连续地配置的多个栅极沟槽部，且不包括虚设沟槽部。
第二区域可以包括虚设沟槽部和栅极沟槽部双方。
第一区域和第二区域可以在排列方向上排列配置。
第一区域和第二区域可以在延伸方向上排列配置。
在半导体基板可以还设置有二极管部。晶体管部和二极管部可以在排列方向上交替地配置。至少一个晶体管部可以在排列方向上未被夹在二极管部之间。至少一个晶体管部可以在排列方向上被夹在二极管部之间。未被夹在二极管部之间的晶体管部中的第二区域在排列方向上的宽度可以大于被夹在二极管部之间的晶体管部中的第二区域在排列方向上的宽度。
晶体管部中，越是在排列方向上与二极管部的距离大的区域，虚设沟槽部的数量相对于栅极沟槽部的数量的比率可以越大。
第二区域可以在延伸方向和排列方向这两个方向上被夹在第一区域之间而配置。
第一区域可以在延伸方向和排列方向这两个方向上被夹在第二区域之间而配置。
应予说明，上述发明内容并未列举本发明的全部必要特征。此外，这些特征组的子组合也能够成为发明。
附图说明
图1是示出本发明的一个实施方式的半导体装置100的一例的俯视图。
图2是将图1中的区域A放大而得到的俯视图。
图3是示出图2中的B-B截面的一例的图。
图4是夹在栅极沟槽部40和虚设沟槽部30之间的台面部60的放大图。
图5是示出导通时的积累区16的下方区域的空穴浓度分布的一例的示意图。
图6是示出积累区16的下方区域17的图。
图7是示出图1中的区域A的另一例的俯视图。
图8是示出第一区域72和第二区域74的另一配置例的图。
图9是图8中的区域D的放大图。
图10是示出图8中的区域D的另一例的图。
图11是示出第一区域72和第二区域74的另一配置例的图。
图12是示出第一区域72和第二区域74的另一配置例的图。
图13是示出第一区域72和第二区域74的另一配置例的图。
图14是示出本发明的另一实施方式的半导体装置200的一例的俯视图。
图15是将图14中的区域F放大而得到的俯视图。
图16是示出图15中的H-H截面的一例的图。
图17是示出晶体管部70中的第一区域72和第二区域74的配置例的图。
图18是示出晶体管部70中的第一区域72和第二区域74的另一配置例的图。
符号说明
10：半导体基板
12：发射区
14：基区
15：接触区
16：积累区
17：下方区域
18：漂移区
20：缓冲区
21：上表面
22：集电区
23：下表面
24：集电电极
25：连接部
30：虚设沟槽部
32：虚设绝缘膜
34：虚设导电部
38：层间绝缘膜
40：栅极沟槽部
42：栅极绝缘膜
44：栅极导电部
50：栅极布线
52：发射电极
54：接触孔
60：台面部
61：台面部
70：晶体管部
72：第一区域
74：第二区域
80：二极管部
82：阴极区
90：边缘区
96：中央
100：半导体装置
200：半导体装置
具体实施方式
以下，通过发明的实施方式对本发明进行说明，但以下的实施方式并不限定权利要求所涉及的发明。另外，在实施方式中所说明的特征的全部组合并不一定是发明的解决手段所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或其他部件的两个主面中的一面称为上表面，将另一面称为下表面。“上”和“下”的方向不限于重力方向或安装半导体装置时的方向。
在各实施例中，示出了将第一导电型设为N型，将第二导电型设为P型的例子，但也可以将第一导电型设为P型，将第二导电型设为N型。在此情况下，各实施例中的基板、层、区域等的导电型分别成为相反的极性。此外，在本说明书中，在记载为P+型(或N+型)的情况下意味着掺杂浓度比记载为P型(或N型)时高，并且在记载为P-型(或N-型)的情况下意味着掺杂浓度比记载为P型(或N型)时低。
在本说明书中，掺杂浓度是指施主化或受主化而得的掺杂剂的浓度。在本说明书中，有时将施主和受主的浓度差(即净掺杂浓度)设为掺杂浓度。在此情况下，掺杂浓度能够用SR法来测定。此外，可以将施主和受主的化学浓度设为掺杂浓度。在此情况下，掺杂浓度能够用SIMS法来测定。如果没有特别限定，则可以使用上述中的任一种作为掺杂浓度。如果没有特别限定，则可以将掺杂区域中的掺杂浓度分布的峰值作为该掺杂区域中的掺杂浓度。
图1是示出本发明的一个实施方式的半导体装置100的一例的俯视图。半导体装置100包括半导体基板10。半导体基板10可以是硅基板，可以是碳化硅基板，也可以是氮化镓等氮化物半导体基板等。本例的半导体基板10是硅基板。在本说明书中，将俯视时的半导体基板10的外周端部设为外周端。俯视是指从半导体基板10的上表面侧与Z轴平行地观察的情况。
半导体装置100包括晶体管部70和边缘区90。晶体管部70是设置有IGBT等晶体管元件的区域。本例的晶体管部70是在将晶体管元件控制为导通状态的情况下，主电流在半导体基板10的上表面与下表面之间流动的纵向型元件。
边缘区90在半导体基板10的上表面，设置在晶体管部70与半导体基板10的外周端之间。边缘区90在半导体基板10的上表面可以以包围晶体管部70的方式配置为环状。本例的边缘区90沿着半导体基板10的外周端配置。边缘区90可以缓和半导体基板10的上表面侧的电场集中。边缘区具有例如保护环、场板、降低表面电场结构及将它们组合而成的结构。
在半导体基板10的上表面，设置有栅极焊盘和发射极焊盘等焊盘，但在图1中省略。此外，在半导体基板10的上表面设置有与栅极焊盘连接的栅极布线(栅极流道)和与发射极焊盘连接的发射电极，但在图1中省略。发射电极可以不设置在边缘区90之上。
例如，栅极布线具有设置为在俯视半导体基板10时包围晶体管部70的部分。此外，栅极布线可以具有设置为在俯视半导体基板10时横穿晶体管部70的部分。发射电极可以设置为覆盖晶体管部70的上方。
在半导体基板10的上表面设置有与栅极布线连接的栅极沟槽部和与发射电极连接的虚设沟槽部。各沟槽部设置为从半导体基板10的上表面到半导体基板10的预定的深度。
晶体管部70具有第一区域72和第二区域74。在第一区域72至少设置有栅极沟槽部。在第二区域74至少设置有虚设沟槽部。第二区域74可以是设置于每单位面积的虚设沟槽部的密度比第一区域72大的区域。半导体装置100由于具备设置有较多虚设沟槽部的第二区域，因此在晶体管部70导通时等，容易将产生的空穴抽出到发射电极侧。因此，晶体管部70的控制性得到提高。关于空穴的抽出将在后面叙述。
图2是将图1中的区域A放大而得到的俯视图。区域A包括第一区域72和第二区域74。在晶体管部70，以在半导体基板10的上表面沿预先设定的延伸方向延伸的方式设置有多个栅极沟槽部40和多个虚设沟槽部30。在本申请的附图中，有时在栅极沟槽部40标记“G”符号，并在虚设沟槽部30标记“E”符号。本例的栅极沟槽部40和虚设沟槽部30具有沿延伸方向延伸的直线状的部分。在本说明书中，延伸方向是Y轴方向。在本说明书中，有时将栅极沟槽部40和虚设沟槽部30称为沟槽部。
沟槽部沿与延伸方向正交的排列方向进行排列。即，沟槽部在排列方向上以预定的间隔配置。该间隔可以是恒定的，也可以不是恒定的。在本说明书中，排列方向是X轴方向。
在本说明书中，将在X轴方向上夹在两个沟槽部之间的半导体基板10的部分称为台面部60。台面部60配置于各个沟槽部之间。在各个台面部60，可以设置在半导体基板10的上表面露出的第一导电型的发射区12。本例的发射区12是N+型。发射区12被设置为与沟槽部接触。本例的发射区12与台面部60的两侧的两个沟槽部两者接触。
在各个台面部60可以设置在半导体基板10的上表面露出的第二导电型的接触区15。本例的接触区15是P+型。接触区15可以被设置为与沟槽部接触，也可以设置为远离沟槽部。本例的接触区15与台面部60的两侧的两个沟槽部两者接触。在各个台面部60，可以沿着Y轴方向交替地配置发射区12和接触区15。
如上所述，第一区域72包括栅极沟槽部40。在图2的例子中，第一区域72沿X轴方向连续地配置有栅极沟槽部40，未配置有虚设沟槽部30。然而，在第一区域72中也可以配置虚设沟槽部30。
如上所述，第二区域74与第一区域72相比以更高密度包括虚设沟槽部30。即，在第二区域74中，配置在X轴方向上的单位长度内的虚设沟槽部30的数量大于在第一区域72中配置在X轴方向上的单位长度内的虚设沟槽部30的数量。在图2的例子中，第二区域74沿X轴方向连续地配置有虚设沟槽部30，未配置有栅极沟槽部40。然而，在第二区域74中也可以配置虚设沟槽部30和栅极沟槽部40这双方。
应予说明，与栅极沟槽部40接触的台面部60和不与栅极沟槽部40接触的台面部60(即，夹在虚设沟槽部30之间的台面部60)之间，发射区12等掺杂区域的结构可以不同。例如，在夹在虚设沟槽部30之间的台面部60可以不设置发射区12。在夹在虚设沟槽部30之间的台面部60可以设置P型区来代替发射区12。在夹在虚设沟槽部30之间的台面部60的上表面露出的P型的区域(包括P+、P-型的区域)的面积可以大于在与栅极沟槽部40接触的台面部60的上表面露出的P型的区域(包括P+、P-型的区域)的面积。
图3是示出图2中的B-B截面的一例的图。本例的B-B截面是跨越第一区域72和第二区域74的XZ面，并且是通过发射区12的截面。本例的半导体装置100在该截面中具有半导体基板10、层间绝缘膜38、发射电极52和集电电极24。层间绝缘膜38是添加有例如硼和磷等杂质的硅酸盐玻璃。层间绝缘膜38选择性地形成在半导体基板10的上表面21。发射电极52设置在半导体基板10和层间绝缘膜38的上表面。集电电极24设置在半导体基板10的下表面23。
在半导体基板10设置有N-型的漂移区18。本例的漂移区18是半导体基板10中的没有形成发射区12、基区14、积累区16、缓冲区20和集电区22等掺杂区域而剩余的区域。
在半导体基板10的上表面21与漂移区18之间设置有P-型的基区14。基区14可以通过从半导体基板10的上表面21注入硼等P型的杂质来形成。
在基区14上设置有N+型的发射区12。发射区12可以通过从半导体基板10的上表面21注入磷等N型的杂质来形成。应予说明，在图2中通过接触区15的XZ截面中，配置有接触区15来代替图3所示的发射区12。发射区12和接触区15经由设置在层间绝缘膜38的接触孔54而连接于发射电极52。
在漂移区18与半导体基板10的上表面21之间设置有积累区16。本例的积累区16设置在漂移区18与基区14之间。积累区16可以通过从半导体基板10的上表面21注入磷或质子等N型杂质来形成。积累区16是掺杂浓度比漂移区18高的N+型。
通过设置积累区16，能够抑制空穴从漂移区18逃逸到基区14。因此，能够在漂移区18积累空穴，并且能够降低晶体管部70的导通电压。
在本例中，栅极沟槽部40和虚设沟槽部30被设置为从半导体基板10的上表面21贯通发射区12、基区14和积累区16。即，沟槽部被设置为从半导体基板10的上表面21到比积累区16深的位置。
本例的栅极沟槽部40和虚设沟槽部30的底部配置在漂移区18内。应予说明，沟槽部贯通各区域并不限于以在掺入杂质而形成各区域之后形成沟槽部的顺序制造而成。在形成沟槽部之后，在沟槽部之间形成各区域的情况也包括在沟槽部贯通各区域的情况中。
缓冲区20设置在漂移区18的下表面侧。缓冲区20的掺杂浓度高于漂移区18的掺杂浓度。缓冲区20可以作为防止从基区14的下表面侧扩展的耗尽层到达P+型的集电区22的场截止层发挥功能。
集电区22设置在半导体基板10的下表面23与漂移区18之间。本例的集电区22设置在缓冲区20的下表面侧。集电区22是掺杂浓度比基区14高的P+型。
如图2和图3所示，晶体管部70可以是指在半导体基板10的下表面23设置有集电区22，并且在半导体基板10的上表面21沿X轴方向排列有沟槽部的区域。晶体管部70中的沟槽部的间隔可以是恒定的，也可以不是恒定的。
栅极沟槽部40具有栅极绝缘膜42和栅极导电部44。栅极绝缘膜42以覆盖栅极沟槽的内壁的方式设置。栅极绝缘膜42可以通过将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部被栅极绝缘膜42所包覆。即，栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。
栅极导电部44在深度方向上至少包括与邻接的基区14对置的区域。该截面中的栅极沟槽部40在半导体基板10的上表面21被层间绝缘膜38覆盖。如果对栅极导电部44施加预定的电压，则在基区14中的与栅极沟槽部40接触的界面的表层形成沟道。
本例的虚设沟槽部30具有虚设绝缘膜32和虚设导电部34。虚设绝缘膜32以覆盖虚设沟槽的内壁的方式设置。虚设导电部34设置在虚设沟槽部30的内部并被虚设绝缘膜32包覆。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设导电部34可以由与栅极导电部44相同的材料形成。例如，虚设导电部34由多晶硅等导电材料形成。虚设导电部34在深度方向上可以具有与栅极导电部44相同的长度。该截面中的虚设沟槽部30在半导体基板10的上表面21被层间绝缘膜38覆盖。
虚设导电部34与发射电极52电连接。例如，在覆盖虚设沟槽部30的层间绝缘膜38的一部分区域中，设置有将虚设导电部34与发射电极52电连接的接触孔。
图4是夹在栅极沟槽部40与虚设沟槽部30之间的台面部60的放大图。通过在台面部60设置积累区16，积累区16成为针对空穴的屏障。由此，在晶体管部70导通时等，从集电区22注入到漂移区18的空穴的一部分积累在积累区16的下方。特别地，在栅极沟槽部40侧，空穴的密度变高。例如，与在全栅结构的晶体管部70不设置积累区16的情况相比，如果在全栅结构的晶体管部70设置积累区16，则栅极沟槽部40的下端附近的空穴密度有时会上升10倍左右。
因此，在全栅结构的晶体管部70的情况下，由于沟槽部附近的空穴而使栅极沟槽部40被充电，导致在晶体管部70导通时栅极导电部44处的栅极电压升高。其结果，由于导通时的发射极-集电极间电流的时间波形的倾斜度(di/dt)变高，因此有时抗噪性会变低。虽然希望通过与栅极导电部44电连接的外部的驱动电阻来降低该di/dt，但是由于无法抑制栅极电压的升高，因此无法降低di/dt。另外，如果因导通时di/dt变高而使发射极-集电极间电流上升并超过预定量进行流动，则有时发射极-集电极间电流的时间波形会发生振荡。
与此相对，在虚设沟槽部30侧，在导通时容易将积累在积累区16的下方的空穴抽出。例如，在晶体管部70导通时，在栅极导电部44施加正的栅极电压，另一方面，虚设导电部34保持在发射极电位。其结果，具有正电荷的空穴在导通时容易聚集在虚设沟槽部30的附近。如果空穴聚集在虚设沟槽部30的附近，则虚设沟槽部30的附近的区域C中的积累区16反转为P型。因此，容易使空穴通过反转为P型的区域C而被抽出到基区14。到达基区14的空穴通过图2所示的接触区15而被抽出到发射电极52。因此，通过设置虚设沟槽部30，从而能够降低导通时的空穴密度。
应予说明，介由虚设沟槽部30抽出的空穴不限于夹在该虚设沟槽部30与栅极沟槽部40之间的台面部60的空穴。与虚设沟槽部30分开的台面部60的空穴也能够介由该虚设沟槽部30而被抽出。但是，抽出的空穴的量随着与虚设沟槽部30的距离越大而越少。此外，抽出的空穴的量随着虚设沟槽部30越多而变得越多。
如上所述，第一区域72与第二区域74相比，配置有更多栅极沟槽部40。例如，第一区域72是设置有栅极沟槽部40并且没有设置虚设沟槽部30的全栅结构。通过配置较多栅极沟槽部40，从而能够提高载流子累积效应和沟道密度，因此能够降低导通电压。
第二区域74与第一区域72相比，配置有更多虚设沟槽部30。例如，第二区域74中，在X轴方向上的单位长度排列的虚设沟槽部30的数量是在第一区域72中在X轴方向上的单位长度排列的虚设沟槽部30的数量的两倍以上。在第二区域74中，沿X轴方向排列的虚设沟槽部30的数量可以大于在第二区域74中沿X轴方向排列的栅极沟槽部40的数量。通过设置第二区域74，从而能够在晶体管部70导通时降低第一区域72中的积累区16的下方的空穴密度。
即，通过设置第一区域72和第二区域74，从而能够提高载流子累积效应和沟道密度，并且使导通时的晶体管部70的特性也得到提高。如图1所示，第一区域72和第二区域74可以在X轴方向上交替地排列配置。即，至少一个第一区域72可以在X轴方向上夹在第二区域74之间。此外，至少一个第二区域74可以在X轴方向上夹在第一区域72之间。
在第一区域72中，越是靠近第二区域74的区域，则越容易通过第二区域74抽出空穴。因此，通过交替地配置第一区域72和第二区域74，从而容易通过第二区域74而抽出整个第一区域72的空穴。
此外，如图1所示，第一区域72和第二区域74可以在Y轴方向上交替地排列配置。至少一个第一区域72可以在Y轴方向上夹在第二区域74之间。此外，至少一个第二区域74可以在Y轴方向上夹在第一区域72之间。通过这样的结构，在Y轴方向上，也容易通过第二区域74而抽出第一区域72的空穴。
第一区域72可以在X轴方向和Y轴方向这两个方向上夹在第二区域74之间而配置。此外，第二区域74可以在X轴方向和Y轴方向这两个方向上夹在第一区域之间而配置。如图1所示，多个第二区域74可以在X轴方向上以等间隔配置。此外，多个第二区域74可以在Y轴方向上以等间隔配置。在第二区域74之间可以配置第一区域72。此外，在晶体管部70的端部与第二区域74之间可以配置第一区域72。在此情况下，第二区域74在俯视时被第一区域72包围。通过这样的结构，容易通过第二区域74抽出第一区域72的空穴。
在X轴方向上，在各个第二区域74中包括多个沟槽部。在X轴方向上邻接的第一区域72和第二区域74中所包括的沟槽部的数量可以相同，可以是第一区域72所包括的沟槽部的数量更多，也可以是第二区域74所包括的沟槽部的数量更多。
图5是示出导通时的积累区16的下方区域的空穴浓度分布的一例的示意图。在图5中示出了第一区域72和第二区域74中的沿X轴方向的空穴浓度分布。图5中的纵轴是用对数来表示空穴浓度[cm-3]的轴，横轴是表示X轴方向上的位置[μm]的轴。
图6是示出积累区16的下方区域17的图。本例的下方区域17是夹在各沟槽之间的台面部60中比积累区16更靠下侧且比沟槽部的下端更靠上侧的区域。在图5中示出了下方区域17内的预定的深度位置处的空穴浓度的大致情况。如图5所示，第二区域74中的空穴浓度变低。此外，第一区域72中的空穴浓度也在第二区域74的附近变低，并且随着与第二区域74的距离变得越大，第一区域72中的空穴浓度变得越高。
图7是示出图1中的区域A的另一例的俯视图。本例的区域A中，第二区域74中的沟槽部的排列与图2所示的例子不同。本例的第二区域74具有虚设沟槽部30和栅极沟槽部40。在第二区域74中沿排列方向设置的栅极沟槽部40的数量可以为虚设沟槽部30的数量以下。在图7的例子中，第二区域74中的栅极沟槽部40的数量与虚设沟槽部30的数量之比为1：2。
第一区域72与第二区域74相比栅极沟槽部40的数量更多，因此能够注入较多从背面产生的空穴。另一方面，第二区域74能够从设置于栅极沟槽部40的发射区12向漂移区18注入电子。因此，在第一区域72与第二区域74的边界区域中，通过由第二区域74注入到漂移区18的电子，容易抽出第一区域72和第二区域74的空穴。因此，能够降低第一区域72与第二区域74的边界区域的空穴密度。
如图2所示，第一区域72可以是全栅结构，也可以包括虚设沟槽部30。在第一区域72包括虚设沟槽部30的情况下，第一区域72中的虚设沟槽部30的密度小于第二区域74中的虚设沟槽部30的密度。通过在第一区域72配置虚设沟槽部30，从而在第一区域72的内部也能够促进空穴的抽出。
图8是示出第一区域72和第二区域74的另一配置例的图。在本例中，在俯视时的晶体管部70的中央96处配置有第二区域74。晶体管部70的中央96是指X轴方向和Y轴方向这两个方向上的中央。晶体管部70的X轴方向上的中央可以是晶体管部70中夹在配置在X轴方向上的两端的沟槽部之间的区域的中央。晶体管部70的Y轴方向上的中央可以是晶体管部70中夹在配置在Y轴方向上的两端的发射区12之间的区域的中央。也可以将半导体基板10的中央位置作为晶体管部70的中央96。
由于晶体管部70的中央96还容易被从周围的区域流入空穴，因此，与其他区域相比，容易在积累区16的下方积累空穴。本例的半导体装置100在包括晶体管部70的中央96的区域配置有第二区域74。因此，能够高效地抽出空穴。可以以使第二区域74的中央与晶体管部70的中央96一致的方式配置第二区域74。此外，多个第二区域74中的一个第二区域74可以配置在晶体管部70的中央96。
配置在晶体管部70的中央96处的第二区域74可以在俯视时被第一区域72包围。在本例中，多个第二区域74分别被第一区域72包围。
图9是图8中的区域D的放大图。在图9中，省略了发射区12等掺杂区域。区域D是包括两个第一区域72和夹在第一区域72之间的第二区域74的区域。在区域D中，第一区域72和第二区域74沿Y轴方向排列配置。
两个第一区域72配置在晶体管部70的Y轴方向上的两端。此外，半导体装置100具备配置为在俯视时包围晶体管部70的栅极布线50。例如，栅极布线50是设置在半导体基板10的上表面的上方的金属层。栅极布线50与半导体基板10通过层间绝缘膜38和栅极绝缘膜42等绝缘膜来进行绝缘。
本例的晶体管部70具有栅极沟槽部40-1和栅极沟槽部40-2。栅极沟槽部40-1以通过第二区域74的方式沿Y轴方向连续地从一个第一区域72设置到另一个第一区域72。
栅极沟槽部40-2设置在两个第一区域72，但未设置在第二区域74。栅极沟槽部40-2在各个第一区域72中以X轴方向上的位置相同的方式配置。即，配置在一个第一区域72的栅极沟槽部40-2与配置在另一个第一区域72的栅极沟槽部40-2在Y轴方向上面对地配置。
在各个第一区域72的栅极沟槽部40-2之间设置有虚设沟槽部30-1。虚设沟槽部30-1被配置为在X轴方向上的位置与栅极沟槽部40-2相同。但是，虚设沟槽部30-1与栅极沟槽部40-2在Y轴方向上分开地配置。通过这样的结构，能够在沿Y轴方向排列的第一区域72和第二区域74中使栅极沟槽部40和虚设沟槽部30的比率容易地改变。
本例的晶体管部70还具有虚设沟槽部30-2。虚设沟槽部30-2以通过第二区域74的方式沿Y轴方向连续地从一个第一区域72设置到另一个第一区域72。通过设置虚设沟槽部30-2，从而能够容易地调整晶体管部70整体中的虚设沟槽部30-2的密度。
在本例中，栅极沟槽部40-1和40-2在X轴方向上相邻地配置。栅极沟槽部40-1和40-2从第一区域72沿Y轴方向延伸到栅极布线50的下方，并与栅极布线50电连接。在栅极沟槽部40与栅极布线50之间的绝缘膜设置有用于将栅极沟槽部40与栅极布线50连接的接触孔。栅极沟槽部40-1和40-2可以在栅极布线50的下方彼此连接。两个栅极沟槽部40可以在俯视时以曲线状的连接部分进行连接。通过设置曲线状的连接部分，能够缓和栅极沟槽部40的Y轴方向上的端部处的电场集中。
在半导体基板10与栅极布线50之间的绝缘膜内部的一部分也可以设置在半导体基板10的上表面的上方设置的导电性的多晶硅层。半导体基板10与导电性的多晶硅层通过氧化膜等绝缘膜进行绝缘。但是，导电性的多晶硅层与栅极导电部44通过设置于绝缘膜的接触孔等电连接。在导电性的多晶硅层与栅极布线50之间可以设置层间绝缘膜38等绝缘膜。但是，通过设置于绝缘膜的接触孔等，将导电性的多晶硅层与栅极布线50电连接。
虚设沟槽部30-2沿Y轴方向延伸而设置在不与栅极布线50重叠的范围内。虚设沟槽部30-1和30-2经由连接部25与发射电极52电连接。连接部25可以配置在各个虚设沟槽部30的Y轴方向上的两端。
例如，连接部25是设置在半导体基板10的上表面的上方的导电性的多晶硅层。连接部25与半导体基板10通过氧化膜等绝缘膜进行绝缘。但是，连接部25与虚设导电部34通过设置在绝缘膜的接触孔等电连接。在连接部25与发射电极52之间可以设置层间绝缘膜38等绝缘膜。但是，通过设置于绝缘膜的接触孔等将连接部25与发射电极52电连接。
在图9的例子中，在第一区域72中，沿X轴方向反复地配置有虚设沟槽部30-2、栅极沟槽部40-2和栅极沟槽部40-1。在第二区域74中，沿X轴方向反复地配置有虚设沟槽部30-2、虚设沟槽部30-1和栅极沟槽部40-1。即，在图9的例子中，第一区域72中的虚设沟槽部30与栅极沟槽部40的比率为1：2，第二区域74中的虚设沟槽部30与栅极沟槽部40的比率为2：1。如上所述，虚设沟槽部30-2连续地配置在第一区域72和第二区域74中。此外，栅极沟槽部40-1连续地配置在第一区域72和第二区域74中。
图10是示出图8中的区域D的另一例的图。在图10中，省略了发射区12等掺杂区域。在本例的第一区域72中，以沿X轴方向夹着虚设沟槽部30-2的方式配置有栅极沟槽部40-2。如上所述，虚设沟槽部30-2连续地设置于第一区域72和第二区域74。栅极沟槽部40-2在第一区域72的区域内终止。
在本例中，夹着虚设沟槽部30-2的两个栅极沟槽部40-2在栅极布线50的下方以曲线状的连接部分进行连接。此外，相对于栅极沟槽部40-2，在与虚设沟槽部30-2相反一侧配置有栅极沟槽部40-1。如上所述，栅极沟槽部40-1连续地设置于第一区域72和第二区域74。
在本例的第一区域72中，沿X轴方向反复地配置有栅极沟槽部40-2、虚设沟槽部30-2、栅极沟槽部40-2和栅极沟槽部40-1。第一区域72中的虚设沟槽部30与栅极沟槽部40的比率为1：3。
在本例的第二区域74中，沿X轴方向反复地配置有虚设沟槽部30-1、虚设沟槽部30-2、虚设沟槽部30-1和栅极沟槽部40-1。如上所述，第二区域74的虚设沟槽部30-1以夹在第一区域72的栅极沟槽部40-2之间的方式配置。虚设沟槽部30-2连续地配置在第一区域72和第二区域74中。此外，栅极沟槽部40-1连续地配置在第一区域72和第二区域74中。第二区域74中的虚设沟槽部30与栅极沟槽部40的比率为3：1。应予说明，在虚设沟槽部30在X轴方向上连续配置的情况下，连接部25可以如图10所示跨越多个虚设沟槽部30而设置，也可以如图9所示针对每个虚设沟槽部30而设置。
这样，通过使用虚设沟槽部30-1和30-2以及栅极沟槽部40-1和40-2，能够容易地调整沿Y轴方向排列的第一区域72和第二区域74中的虚设沟槽部30与栅极沟槽部40的比率。此外，能够容易地将栅极沟槽部40与各个栅极布线50连接。
图11是示出第一区域72和第二区域74的另一配置例的图。在本例中，将图1所示的第一区域72和第二区域74的位置反转。即，多个第一区域72被分散地配置，并且各个第一区域72被第二区域74包围。此外，在晶体管部70的端部配置有第二区域74。通过这样的配置，也容易从第二区域74抽出第一区域72的空穴。
图12是示出第一区域72和第二区域74的另一配置例的图。在本例中，第二区域74沿X轴方向横穿晶体管部70而配置。即，第二区域74沿与沟槽部交叉的方向延伸而配置。此外，第二区域74在Y轴方向上以夹在第一区域72之间的方式配置。通过这样的配置，能够对沿Y轴方向延伸的台面部60中的每一个台面部配置第二区域74。因此，能够容易地抽出各台面部60的空穴。
在图12的例子中，示出了在晶体管部70配置有一个第二区域74的例子，但是晶体管部70也可以具有多个第二区域74。在此情况下，各个第二区域74可以在Y轴方向上以预定的间隔配置。
图13是示出第一区域72和第二区域74的另一配置例的图。在本例中，第二区域74沿Y轴方向横穿晶体管部70而配置。即，第二区域74沿与沟槽部平行的方向延伸而配置。此外，第二区域74在X轴方向上以夹在第一区域72之间的方式配置。在本例中，可以不像图9或图10所示的虚设沟槽部30-1和栅极沟槽部40-2那样沿Y轴方向排列虚设沟槽部30和栅极沟槽部40。因此，变得容易形成沟槽部。
图14是示出本发明的另一实施方式的半导体装置200的一例的俯视图。半导体装置200与半导体装置100的不同之处在于，除了具备晶体管部70之外，还具备二极管部80。对于二极管部80以外的构成，半导体装置200可以具有与半导体装置100相同的构成。
晶体管部70和二极管部80在X轴方向上交替地配置。各个晶体管部70和二极管部80可以是在俯视时在Y轴方向上具有长边的矩形形状。
至少一个晶体管部70具有第一区域72和第二区域74。在本例中，所有晶体管部70具有第一区域72和第二区域74。各个晶体管部70中的第一区域72及第二区域74的配置可以与图1至图13中说明的任一种方式的晶体管部70相同。图14中的晶体管部70中，以沿Y轴方向横穿晶体管部70的方式配置有第二区域74。第二区域74可以配置在各个晶体管部70的X轴方向上的中央。
图15是将图14中的区域F放大而得到的俯视图。区域F包括晶体管部70和二极管部80。晶体管部70的结构与图1至图14中说明的任一种方式的晶体管部70相同。
在二极管部80以在半导体基板10的上表面沿预先设定的延伸方向延伸的方式设置有多个虚设沟槽部30。在二极管部80中的台面部61，可以不设置发射区12。本例的台面部61与晶体管部70的台面部60相比，在上表面露出的P型的区域的面积大。在台面部61的上表面可以露出基区14。台面部61可以在台面部60中设置有发射区12和接触区15的Y轴方向上的位置处设置有基区14。
图16是示出图15中的H-H截面的一例的图。本例的H-H截面是跨越晶体管部70和二极管部80的XZ面，并且是通过晶体管部70的发射区12的截面。晶体管部70的截面结构与图3中说明的晶体管部70相同。
二极管部80在该截面中具有半导体基板10、层间绝缘膜38、发射电极52和集电电极24。在半导体基板10设置有N-型的漂移区18。
在半导体基板10的上表面21与漂移区18之间设置有P-型的基区14。应予说明，在本例的二极管部80中，以直到在半导体基板10的上表面21露出的方式设置有基区14，并且没有设置发射区12。此外，在图16中，示出了在二极管部80的各台面部61设置有积累区16的例子，但是也可以不在二极管部80的各台面部61设置积累区16。
在二极管部80，沿X轴方向连续地排列有多个虚设沟槽部30。可以不在二极管部80设置栅极沟槽部40。二极管部80的虚设沟槽部30的结构和大小可以与晶体管部70中的虚设沟槽部30相同。二极管部80中的沟槽部的间隔可以与晶体管部70中的沟槽部的间隔相同，也可以与晶体管部70中的沟槽部的间隔不同。
在二极管部80中，在漂移区18与半导体基板10的下表面23之间设置有阴极区82。本例的阴极区82设置在缓冲区20与半导体基板10的下表面23之间。阴极区82是掺杂浓度高于漂移区18的第一导电型的区域。本例的阴极区是N+型。阴极区82与集电电极24电连接。
在本例中，将晶体管部70与二极管部80在X轴方向上的边界位置设为位置Xb。此外，将在晶体管部70中设置在X轴方向上的最靠端部的栅极沟槽部40设为栅极沟槽部40-e。此外，将与栅极沟槽部40-e接触且与栅极沟槽部40-e相比更靠近二极管部80配置的台面部60设为台面部60-e。本例的位置Xb是台面部60-e的与栅极沟槽部40-e相反一侧的端部。
晶体管部70可以在与二极管部80的边界(即，与位置Xb相接的位置)处具有第一区域72。与二极管部80的边界附近的台面部60的空穴能够在晶体管部70导通时从二极管部80抽出。因此，通过在与二极管部80的边界处配置第一区域72，从而能够提高载流子累积效应和沟道密度，并提高从第一区域72抽出空穴的抽出性。
如图14所示，在各个晶体管部70中，第二区域74可以配置在X轴方向上的中央。由此，能够高效地从夹在第二区域74与二极管部80之间的第一区域72抽出空穴。
图17是示出晶体管部70中的第一区域72和第二区域74的配置例的图。图17将半导体基板10的端部附近放大而示出。在本例中，至少一个晶体管部70在X轴方向上没有夹在两个二极管部80之间。例如，如图17所示，在X轴方向上与边缘区90接触的晶体管部70-1被夹在边缘区90与二极管部80之间。此外，至少一个晶体管部70在X轴方向上被夹在两个二极管部80之间。例如，如图17所示，在X轴方向上远离边缘区90而配置的晶体管部70-2被夹在两个二极管部80之间。本例的边缘区90中，在上方没有设置发射电极52。因此，从边缘区90不抽出空穴。
在本例中，晶体管部70-1中的第二区域74-1与晶体管部70-2中的第二区域74-2相比，在X轴方向上的宽度更大。即，第二区域74-1的宽度W1大于第二区域74-2的宽度W2。宽度W1可以是宽度W2的1.2倍以上，也可以是宽度W2的1.5倍以上。晶体管部70-1中，仅在X轴方向上的一侧配置有二极管部80，因此由二极管部80实现的空穴的抽出量变少。与此相对，通过使第二区域74-1的宽度大于第二区域74-2的宽度，从而能够提高晶体管部70-1中的空穴的抽出量。
此外，晶体管部70-1中的第二区域74-1在X轴方向上的位置可以与晶体管部70-1的中央相比更偏向边缘区90侧。即，如果将X轴方向上的边缘区90与第二区域74-1之间的距离设为L1，将二极管部80与第二区域74-1之间的距离设为L2，则距离L1小于距离L2。由此，能够高效地抽出与边缘区90相接的第一区域72的空穴。
图18是示出晶体管部70中的第一区域72和第二区域74的另一配置例的图。本例的晶体管部70中，越是在X轴方向上与二极管部80的距离D大的区域，虚设沟槽部30的数量相对于栅极沟槽部40的数量的比率(在本说明书中，有时称为虚设比率)越大。应予说明，越是虚设比率小的区域，栅极沟槽部40的数量越多，并且沟道密度越高。
例如，晶体管部70具有第二区域74-3和虚设比率大于第二区域74-3的第二区域74-4。在X轴方向上，从二极管部80到第二区域74-4的距离D2大于从二极管部80到第二区域74-3的距离D1。例如，第二区域74-4配置在X轴方向上的晶体管部70的中央。第二区域74-3可以配置为与第二区域74-4的X轴方向上的两侧接触。在第二区域74-3中包括栅极沟槽部40。在第二区域74-4中也可以包括栅极沟槽部40。
通过这样的构成，即使在远离二极管部80的区域中也能够高效地抽出空穴。在图18的例子中示出了像第二区域74-3和第二区域74-4那样，第二区域74的虚设比率以两个等级变化的例子，但是第二区域74的虚设比率可以以更多的等级变化。
以上，使用实施方式对本发明进行了说明，但是本发明的技术范围并不限于上述实施方式所记载的范围。对本领域技术人员来说可以对上述实施方式进行各种变更或改进是显而易见的。根据权利要求书的记载，进行了那样的变更或改进的方式显然也可以包括在本发明的技术范围内。

Claims (10)

1.一种半导体装置，其特征在于，具备设置有晶体管部的半导体基板，
所述晶体管部中的所述半导体基板具备：
第一导电型的漂移区；
第一导电型的积累区，设置在所述漂移区与所述半导体基板的上表面之间，且掺杂浓度比所述漂移区高；
第二导电型的集电区，设置在所述半导体基板的下表面与所述漂移区之间；以及
多个栅极沟槽部和多个虚设沟槽部，从所述半导体基板的上表面起设置到比所述积累区更深的位置，并在所述半导体基板的上表面沿预先设定的延伸方向延伸而设置，且沿与所述延伸方向正交的排列方向排列；
所述晶体管部具有：
第一区域，包括栅极沟槽部；以及
第二区域，在所述排列方向上的单位长度内配置的虚设沟槽部的数量比所述第一区域多。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第二区域配置于所述晶体管部的所述排列方向上的中央。
3.根据权利要求1或2所述的半导体装置，其特征在于，
所述第一区域包括在所述排列方向上连续地配置的多个所述栅极沟槽部，且不包括所述虚设沟槽部。
4.根据权利要求1或2所述的半导体装置，其特征在于，
所述第二区域包括所述虚设沟槽部和所述栅极沟槽部双方。
5.根据权利要求1～4中任一项所述的半导体装置，其特征在于，
所述第一区域和所述第二区域在所述排列方向上排列配置。
6.根据权利要求1～5中任一项所述的半导体装置，其特征在于，
所述第一区域和所述第二区域在所述延伸方向上排列配置。
7.根据权利要求1～6中任一项所述的半导体装置，其特征在于，
在所述半导体基板还设置有二极管部，
所述晶体管部和所述二极管部在所述排列方向上交替地配置，
至少一个所述晶体管部在所述排列方向上未被夹在所述二极管部之间，
至少一个所述晶体管部在所述排列方向上被夹在所述二极管部之间，
未被夹在所述二极管部之间的所述晶体管部中的所述第二区域在所述排列方向上的宽度大于被夹在所述二极管部之间的所述晶体管部中的所述第二区域在所述排列方向上的宽度。
8.根据权利要求1～7中任一项所述的半导体装置，其特征在于，
在所述半导体基板还设置有二极管部，
所述晶体管部和所述二极管部在所述排列方向上交替地配置，
所述晶体管部中，越是在所述排列方向上与所述二极管部的距离大的区域，所述虚设沟槽部的数量相对于所述栅极沟槽部的数量的比率越大。
9.根据权利要求1～8中任一项所述的半导体装置，其特征在于，
所述第二区域在所述延伸方向和所述排列方向这两个方向上被夹在所述第一区域之间而配置。
10.根据权利要求1～8中任一项所述的半导体装置，其特征在于，
所述第一区域在所述延伸方向和所述排列方向这两个方向上被夹在所述第二区域之间而配置。
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