CN111641417A - 一种基于fpga的完成矩阵列置换交织的装置 - Google Patents

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Abstract

本发明提供一种基于FPGA的完成矩阵列置换交织的装置，包括数据拼接模块，存储控制中心模块和数据拆分模块，其中以各模块的地址产生器为核心，通过产生有一定规律性的读写地址来完成矩阵列置换交织。本发明通过使用高速率器件改善矩阵列置换交织存储带宽利用率低的问题，对不同传输速率和不同交织帧长具有可配性，可兼容各种长度帧长的交织处理。硬件实现具有单一，简单，可配置性，以较少的面试即可换取最优速率的优点，可兼容完成各种高速率复杂的矩阵列置换交织以及更普遍的矩阵交织，有效地解决了基于FPGA使用高速率存储器件完成矩阵列置换交织的高复杂度的问题。

Description

一种基于FPGA的完成矩阵列置换交织的装置
技术领域
本发明涉及数字通信技术，具体涉及一种适用于使用高速率存储器件完成矩阵列置换交织的FPGA实现技术。
背景技术
在数字通信系统中，由于传输信道固有的噪声特性和衰落特性，信息在传输的过程中会受到不同的干扰和衰落，产生传输差错，这样会对通信系统的可靠性产生严重的影响。因此为了提高通信系统的可靠性，降低信息传输的误码率，相关研究人员提出了各种信道编码技术进行传输纠错，然而信息在传输过程受到突发干扰的影响时，会产生连续的多个误码，同时信道编码技术只有在检测和校正单个或较短差错串时才有效。因此目前的处理方法是首先在编码之后加上信道交织技术来打乱成串连续的差错误码，使其变成随机的较短的差错串，以此来纠正成串发生的比特差错和一些突发比特差错，再进行调制，提高信道的纠错能力。
随着科技的发展和人们对生活水平要求的提高，如今的通信系统往往需要支持多用户接入，同时还要支持多种速率。由于交织和解交织的特性，若要在FPGA完成通信链路系统的基带处理，仅实现一个信道交织与解交织功能就需要消耗大量的片内RAM的存储资源，这样对FPGA的硬件资源要求较高，而高传输速率一般对应着较长交织帧数据，为了降低资源消耗，可以把交织和解交织处理放在片外的存储器来实现，如DDR3，但是一般片外存储器都远远高于信道传输速率，因此可以把片外这一类的存储器看做是高速率的存储器。使用片外存储资源的缺点在于会增加成本，若考虑支持多用户接入的通信系统，各用户传输信息的交织及解交织处理共用同一个片外存储器，这样既能达到降低FPGA资源消耗的问题，也能降低整个开发成本。
发明内容
本发明所要解决的问题是，提供一种适用于使用高速率存储器件完成矩阵列置换交织的FPGA实现结构。
本发明为解决上述技术问题所采用的技术方案是，一种基于FPGA的完成矩阵列置换交织的装置，包括数据拼接模块，存储控制中心模块和数据拆分模块，其中以各模块的地址产生器为核心，通过产生有一定规律性的读写地址来完成矩阵列置换交织。
本发明的有益效果是，使用高速率器件改善矩阵列置换交织存储带宽利用率低的问题，对不同传输速率和不同交织帧长具有可配性，可兼容各种长度帧长的交织处理。硬件实现具有单一，简单，可配置性，以较少的面试即可换取最优速率的优点，可兼容完成各种高速率复杂的矩阵列置换交织以及更普遍的矩阵交织，有效地解决了基于FPGA使用高速率存储器件完成矩阵列置换交织的高复杂度的问题。
附图说明
图1为行写列读的矩阵交织器；
图2为硬件实现总体框图；
图3为数据拼接模块实现结构图；
图4为存储控制中心硬件实现框图；
图5为列置换格式图；
图6为实例一数据拼接方式及对应存储地址图；
图7为实例一拼接后数据传输及存储地址图；
图8为实例一Modelsim仿真波形图；
具体实施方式
下面结合具体实现架构对本发明作进一步的详细描述。但不应将此理解为本发明上述主题的范围仅限于以下的实例，凡基于本发明内容所实现的技术均属于本发明的范围。
本发明是基于简单的实现结构，通过灵活设计各存储结构的读写地址以完成矩阵列置换交织的硬件实现方法。
下面具体说明：
A.提出了一种基于高速率存储器件完成矩阵列置换交织的FPGA装置。
B.硬件实现架构包括数据拼接模块、存储控制中心和数据拆分模块。待交织数据输入至数据拼接模块，数据拼接模块的输出端与存储控制中心的输入端相连，存储控制中心的输出端与数据拆分模块的输入端相连，数据拆分模块的输出端输出完成交织的数据。
C.数据拼接模块主要包含数据移位拼接逻辑模块、地址产生器、乒阶段RAM和乓阶段RAM，数据移位拼接逻辑模块用于完成输入数据的组合过程，组合后的数据采用乒乓操作的方式存入乒阶段RAM和乓阶段RAM中，乒阶段RAM和乓阶段RAM的读写地址根据矩阵列置换交织规则由地址产生器生成。
D.存储控制中心包含写过程状态机器、读过程状态机器、地址产生器和存储器DDR3；DDR3的读写地址根据矩阵列置换交织规则由地址产生器生成，通过写过程状态机器控制将拼接后的数据存入DDR3中，通过读过程状态机器控制将数据从DDR3中读出。
E.数据拆分模块包含数据拆分逻辑模块、地址产生器、乒阶段RAM和乓阶段RAM。从存储控制中心的DDR3中读出的数据在数据拆分逻辑模块中进行拆分，拆分后的数据采用乒乓操作的方式存入乒阶段RAM和乓阶段RAM中，乒阶段RAM和乓阶段RAM的读写地址根据矩阵列置换交织规则由地址产生器生成，乒阶段RAM和乓阶段RAM的输出数据为矩阵列置换交织后的数据。
一种基于高速率存储器件完成矩阵列置换交织的FPGA实现装置，不但适用于基于高速率存储器件(如DDR3)完成矩阵列置换交织的系统。该装置综合考虑实际的矩阵列置换交织系统的实现方式，结合系统要求的交织帧长，交织深度与宽度，所需最小吞吐量及交织过程的主要存储器件等灵活配置一些参数即可完成矩阵列置换交织过程，此外该方法也适用最基础的矩阵交织。
硬件实现架构如图2所示，包括数据拼接模块、存储控制中心和数据拆分模块。其中数据拼接模块完成数据的拼接，通过读写控制完成数据交织的第一阶段；存储控制中心将拼接后的数据存入存储器DDR3中，通过读写控制完成数据交织的第二阶段，存储控制中心每读出一个数据即送入数据拆分模块；数据拆分模块完成数据的拆分还原数据位宽，最终通过读写控制完成数据交织的第三阶段，从而整个交织过程完成。
对数据拼接和数据拆分以灵活的方式进行数据交织时综合考虑运算处理时间，系统所需最小吞吐率和高速率存储器件DDR3的性能，尽可能满足系统所需最大吞吐率和尽可能高的运行频率来实现矩阵列置换交织过程。
数据拼接模块硬件实现结构如图3所示，包含数据移位拼接逻辑模块、地址产生器、乒阶段RAM和乓阶段RAM，数据移位拼接逻辑模块用于完成输入数据的组合过程，组合后的数据采用乒乓操作的方式存入乒阶段RAM和乓阶段RAM中，乒阶段RAM和乓阶段RAM的读写地址根据矩阵列置换交织规则由地址产生器生成。
针对使用高速率存储器件完成矩阵列置换交织的情况，且实际通信系统基带处理的传输速率一般都远远低于高速率存储器件的最大速率，如DDR3。为了尽可能的利用存储器件的传输带宽，提高吞吐率，通过移位拼接逻辑对输入数据进行拼接，增大数据位宽。要实现矩阵列置换交织功能，需对数据的拼接方式进行合理设计以完成矩阵列置换交织的第一阶段。
假如要完成矩阵列置换交织的交织深度(交织矩阵行数)为H，交织宽度(交织矩阵列数)为W，输入待交织的数据位宽为d，初始值为全0，每n(n值取决于实际情况)个输入数据拼接成一个位宽为n*d的数据。输入数据按列存入交织矩阵，交织矩阵的行方向上每一组位宽为n*d的数据为一组拼接数据，同一组拼接数据对应相同的RAM地址，一个RAM地址中存储同一组拼接数据中从高到低的n个位段的数据。数据拼接过程需要使用深度为H，宽度为n*d的乒阶段RAM和乓阶段RAM交替存储数据，每一个输入数据按照所在拼接数据中的位段的存入乒阶段RAM或乓阶段RAM相应位置去更新数据(初始数据为0)。将输入数据存入乒阶段RAM或乓阶段RAM需要先将待更新数据读出，再根据分配的写地址将输入数据写入该地址中。根据矩阵列置换的交织原理，拼接后数据中的n个原始数据在完成交织后必须是连续输出的，因此每输入H个数据就将RAM(乒阶段RAM或乓阶段RAM)中的数据读出，用输入数据替换掉读出的数据中某个位段的n个比特，以从高位段到低位段的顺序，如此重复直到n*d个比特全部更新，因此RAM的深度即为交织深度H。当RAM中H个数据的每一个比特全部用替换成输入数据后，即为写完一次buffer，则开始更新另一个RAM中的数据，同时读出该RAM中的所有数据，直至读完所有数据(读完一次buffer)。
RAM的读写地址由地址产生器产生：首先根据列置换表生成写地址并循环，循环的次数根据交织数据帧的长度而定。然后每输入交织深度H个数据生成一个读地址，顺序同样为列置换的编号顺序，首先和写地址的循环次数一样进行循环产生，最后再从0开始递增至交织深度数终止。上述仅为对RAM的一次循环读写，地址产生需循环上述地址产生过程，循环次数根据交织数据帧的长度而定。
存储控制中心的硬件实现结构如图4所示，主要包括写过程状态机，读过程状态机，地址产生器和片外高速率存储器DDR3。存储控制中心将对拼接完成后的数据进行第二阶段的数据交织过程，该过程需对所有待交织数据进行处理，通过读写DDR3来完成。当写完一次缓冲区buffer后，存储控制中心从数据拼接模块的RAM中读出数据发送一个启动写状态机的信号并且控制地址产生器产生写过程的地址。根据矩阵列置换交织原则及上述数据拼接模块的工作原理，每次在读buffer阶段读出顺序相同的数据都是顺序传输的，同时从最后一个buffer中读出的第一个数据和从第一个buffer中读出的第二个是连续的，从最后一个buffer中读出的第二个数据和从第一个buffer中读出的第三个是连续的，依次类推，因此该模块产生的写地址也具有很强的规律性，具体可参考图6，当将所有待交织的数据写入存储资源后，之后的读数据过程的地址只需要从0地址开始按序递增直至读出所有数据。
数据拆分模块是数据拼接模块的逆过程，其功能在于将存储控制中心的输出数据进行拆分，将位宽为n*d的拼接后数据按序拆分为位宽为d的原始数据，拆分后的数据即为矩阵列置换交织后的数据。
下面结合具体实例对本发明作更进一步的说明。
1.实例一：高速率存储器件为DDR3，完成矩阵列置换交织的FPGA仿真与实现
实例一所使用仿真平台为Matlab、Vivado 2018.2和Modelsim 10.6e，所实现的架构如图2所示。首先在Matlab中基于图1的数据交织规则建立矩阵列置换交织与解交织的仿真平台，生成数据源，得到各个模块处理后的数据及最终正确的仿真结果，用于FPGA仿真与实现。
实例一中仿真交织帧的数据个数为480384，位宽d为8bit，交织宽度W为96，深度H为5004，列置换表如图5所示，所用到高速率存储器件为16bit的DDR3，型号为MT41K256M16XX-107，采用突发长度为8的工作模式。因此对于数据拼接模块，其要实现的功能即为将n(n＝16)个8bit的数据拼接成一个128bit的数据。根据上述提供的关于数据拼接模块的地址产生原理，数据拼接形式及对应存放地址如图6所示，di代表输入的8bit数据，下标i代表输入数据顺序，由输入数据组成交织矩阵，矩阵行数对应交织宽度，矩阵列数对应交织深度(由于交织深度远小于交织宽度，为了方便，此处的交织深度对应矩阵行数，此时列置换可看成行置换)，虚线框对应每次更新完一次RAM后的拼接数据，拼接后数据的各位宽对应数据也在图中标出，再结合列置换交织表(图1)，得到如图6所示输入各数据所在比特位置及存放地址，最终按图6所示从上到下依次写地址，在读数据阶段按递增顺序产生读地址。
将拼接后的数据写入DDR3的对应地址中，写完一帧数据后再将其读出输入到数据拆分模块，得到最终的矩阵列置换交织结果，拼接后的数据也需要正确写入DDR3中以完成第二阶段的数据交织，该过程由存储控制中心的地址产生器控制，产生的地址及对应存放数据如图7所示，其中输入数据顺序是指拼接后数据输入到存储控制中心的数据顺序，输入拼接后数据Ci指的是拼接后数据中的高8位对应的原始数据顺序编号，比如C1指的是图4中第一个红框中第一行对应的所有数据，存入DDR3地址表示存储控制中心地址产生器产生的写地址顺序，最终存储控制中心地址产生器按图5所示方式产生写地址，在读数据阶按递增顺序产生读地址。
实例一的仿真波形如图8所示，Modelsim仿真结果和Matlab的仿真结果一致，说明该模型设计功能正确。
2.实例二：实例一实现模型中的吞吐率分析
实例二所使用的仿真平台为Vivado 2018.2和Modelsim 10.6e。实例中DDR3的工作频率为400MHZ，数据位宽16bit，采用突发长度为8的工作模式。实例二中使用一片DDR3完成两路数据的矩阵列置换交织操作，系统要求最低吞吐率为0.85Gb/s，使用该方法后DDR3的平均读写速率能达到1.075Gb/s，同时在一片DDR3上就能对两路输入的独立信号完成矩阵列置换交织处理。

Claims (3)

1.一种基于FPGA的完成矩阵列置换交织的装置，其特征在于，包括数据拼接模块、存储控制中心和数据拆分模块；待交织数据输入至数据拼接模块，数据拼接模块的输出端与存储控制中心的输入端相连，存储控制中心的输出端与数据拆分模块的输入端相连，数据拆分模块的输出端输出完成交织的数据；
数据拼接模块包含数据移位拼接逻辑模块、地址产生器、乒阶段RAM和乓阶段RAM；数据移位拼接逻辑模块用于完成输入数据的组合过程，组合后的数据采用乒乓操作的方式存入乒阶段RAM和乓阶段RAM中，乒阶段RAM和乓阶段RAM的读写地址根据矩阵列置换交织规则由数据拼接模块的地址产生器生成；
存储控制中心包含写过程状态机器、读过程状态机器、地址产生器和高速率存储器；高速率存储器的读写地址根据矩阵列置换交织规则由地址产生器生成，通过写过程状态机器控制将拼接后的数据存入高速率存储器中，通过读过程状态机器控制将数据从高速率存储器中读出；
数据拆分模块包含数据拆分逻辑模块、地址产生器、乒阶段RAM和乓阶段RAM；用于从存储控制中心的高速率存储器中读出的数据在数据拆分逻辑模块中进行拆分，拆分后的数据采用乒乓操作的方式存入乒阶段RAM和乓阶段RAM中，乒阶段RAM和乓阶段RAM的读写地址根据矩阵列置换交织规则由地址产生器生成，乒阶段RAM和乓阶段RAM的输出数据为矩阵列置换交织后的数据。
2.如权利要求1所述装置，其特征在于，数据移位拼接逻辑模块中设置要完成矩阵列置换的交织矩阵行数为H、阵列数为W、一组拼接数据拼接n个输入数据，输入数据的位宽为d，初始值为全0；每n个输入数据拼接成一个位宽为n*d的数据；数据移位拼接逻辑模块中输入数据按列存入交织矩阵，交织矩阵的行方向上每一组位宽为n*d的数据为一组拼接数据；
乒阶段RAM和乓阶段RAM用于交替存储深度为H、宽度为n*d的数据；同一组拼接数据对应相同的RAM地址，一个RAM地址中存储同一组拼接数据中从高到低的n个位段的数据；所述RAM地址为乒阶段RAM或乓阶段RAM的地址；
地址产生器用于产生RAM读写地址，控制每一个输入至乒阶段RAM或乓阶段RAM的数据按照所在拼接数据逻辑中的位段的存入乒阶段RAM或乓阶段RAM相应位置去更新数据；将输入数据存入乒阶段RAM或乓阶段RAM需要先将待更新数据读出，再根据矩阵列置换的交织原理分配的写地址将输入数据写入该地址中；每输入H个数据就将乒阶段RAM或乓阶段RAM中的数据读出，用输入数据替换掉读出的数据中一个位段的n个比特，以从高位段到低位段的顺序，重复直到n*d个比特全部更新；当乒阶段RAM或乓阶段RAM中H个数据的每一个比特全部用替换成输入数据后，则开始更新另一个RAM中的数据。
3.如如权利要求1或2所述装置，其特征在于，所述高速率存储器为DDR3。
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