CN111030780B - 一种可配置并行比特分组交织器及交织方法 - Google Patents

一种可配置并行比特分组交织器及交织方法 Download PDF

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一种可配置并行比特分组交织器及交织方法，所述交织器包括控制模块和FIFO存储模块；所述控制模块用于根据输入的参数动态重构FIFO存储模块，包括交织深度和交织宽度；还用于产生FIFO的读写使能信号，控制FIFO存储模块的读写操作；所述FIFO存储模块，用于在读写使能信号的控制下，将待交织数据并行按列写入，按行并行读出，完成并行比特分组交织。本发明的交织器具有可配置性，根据不同VCM的设置，动态配置交织器的交织深度与交织宽度，可以兼容不同的交织模式，提高了交织器的灵活性与通用性；该交织器为并行比特交织器，提高了数据处理速度，缩短了处理时延，降低了实现的复杂度。

Description

一种可配置并行比特分组交织器及交织方法
技术领域
本发明涉及通信技术领域，特别涉及一种可配置并行比特分组交织器及交织方法。
背景技术
在数字通信系统中，由于传输过程中存在各种干扰，最终接收到的信号会出现一些随机性差错和突发性差错，且差错常常成串发生，然而信道编码仅能检测和纠正单个差错和不太长的差错。采用交织技术，可以打乱比特之间的顺序，使一帧数据中的相继比特以非相继方式发送，消除了相邻比特之间的相关性，打散了长的突发性差错，进而在不增加编码开销的前提下，提高了系统的纠错性能与可靠性。
根据交织方式的不同，交织技术分为分组交织、卷积交织和伪随机交织。分组交织又称矩阵交织或块交织，是交织器中最直观最简单的一种交织方式，其基本原理是将编码后的比特序列按行填入一个m×n的矩阵，填满后，按列读出。其中，m和n是分组交织器的两个参数，分别为交织深度和交织宽度，而且分组交织器是以帧长为m×n的比特数据为单位进行交织的。
分组交织器的串行实现方式较为简单，且易于硬件实现，如图1所示，分组交织器由一个大小为(m×n)×1的双端口RAM、读写地址序列发生器以及读写使能控制组成。在实际应用中，为了完成数据的无缝缓冲与处理，通常以乒乓方式交替进行写和读操作，因此整个模块的有效数据吞吐率只有工作频率的一半，也就是说工作频率必需是数据吞吐率的2倍，这对于该模块的所有器件提出了很高的要求，从而增加了器件成本，而并行比特交织器输出并行比特数据流，相同的数据吞吐率要求下，降低了对工作频率的要求。在交替进行写和读操作的阶段，必须使用行地址计数器和列地址计数器分别对行和列地址进行递增运算，而且串行交织器的输出是串行比特流，在进行星座映射时需要进行串并转换，增加了硬件实现复杂度。
可变编码调制(variable coding modulation，VCM)是在通信过程中快速切换信道编码和调制方式的方法，可以在不增加卫星与地面站能量消耗和设备成本的条件下，降低链路资源浪费，优化星地数据传输的吞吐量。第二代卫星数字视频广播标准(DVB-S2)支持VCM模式，采用BCH和LDPC级联的信道编码技术，支持16200比特和64800比特两种帧长、11种码率；支持QPSK、8PSK、16APSK、32APSK的调制方式。在调制之前，采用分组交织技术将突发性错误转变为随机错误，提高系统纠错性能与可靠性，在不同的VCM模式下，交织方法相同，数据按列写入，按行读出，但是交织模式不同，即交织深度和交织宽度不同，现有的分组交织器的交织模式往往是固定的，无法根据实际情况进行配置以适应不同的VCM模式。
发明内容
本发明的目的在于克服现有串行分组交织器硬件实现复杂度高、器件成本高、以及分组交织器无法兼容各种交织模式的问题，从而提供一种可配置的并行比特分组交织器。
为实现上述目的，本发明提出了一种可配置的并行比特分组交织器，所述交织器包括控制模块和FIFO存储模块；
所述控制模块，用于根据输入的参数动态重构FIFO存储模块，包括交织深度和交织宽度；还用于产生FIFO的读写使能信号，控制FIFO存储模块的读写操作；
所述FIFO存储模块，用于在读写使能信号的控制下，将待交织数据并行按列写入，按行并行读出，完成并行比特分组交织。
作为上述装置的一种改进，所述待交织数据的比特长度为Ld，Ld的取值范围为k个不同的数值L1,L2,…Lk；令并行比特交织器的并行度为Md，Md的取值范围为j个不同的数值M1,M2…Mj；待交织数据数据位宽为P比特；所述控制模块根据输入参数得到编码数据帧比特长度Ld和调制阶数Md，并动态重构FIFO存储模块的交织模式，交织深度为Ld/Md，交织宽度为Md。
作为上述装置的一种改进，所述FIFO存储模块包括M个FIFO，M＝max(M1,M2…Mj)；每个FIFO的大小为L/min(M1,M2…Mj)，L＝max(L1,L2,…Lk)；每个FIFO的写数据位宽为P比特，读数据位宽为1比特。
本发明还提出了一种可配置的并行比特分组交织方法，基于上述的可配置的并行比特分组交织器实现，所述方法包括：
所述控制模块产生FIFO写使能和读使能信号；
在写使能信号的控制下，将编码后的P比特并行数据流依次写入Md个FIFO中，即第1个FIFO写满后再向第2个FIFO写入，第2个FIFO写满后再向第3个FIFO写入，依次类推，重复该步骤Ld/P次，写使能失效，则完成一帧待交织数据的写操作；
当第Md个FIFO写操作完成后，开始从Md个FIFO中同时并行读出Md个比特，每FIFO中读出1比特；整个FIFO存储模块的输出为M比特，当Md＜M时，低位填0，这M比特并行数据流直接进行比特星座映射，然后进行数字调制；重复该步骤Ld/Md次，读使能失效，则完成了对一帧数据的分组交织。
本发明的优势在于：
1、本发明的交织器具有可配置性，根据不同VCM的设置，动态配置交织器的交织深度与交织宽度，可以兼容不同的交织模式，提高了交织器的灵活性与通用性；
2、本发明的交织器为并行比特交织器，提高了数据处理速度，缩短了处理时延；而且在相同的数据吞吐率需求下，降低了对该模块工作频率的要求，绝大部分器件可以满足，从而降低了器件成本；
3、本发明的交织器的输出为并行比特流，可以不经过串并转换模块直接进行比特星座映射和数字调制，降低了硬件实现复杂度；
4、本发明的交织器使用FIFO代替双端口RAM对数据进行存储，减少了双端口RAM的读写地址计算和读写使能控制逻辑，从而降低了硬件实现复杂度。
附图说明
图1为现有技术的串行分组交织器结构图；
图2为分组交织器读写示意图；
图3为数据帧长度为64800比特，调制方式为8PSK时的分组交织示意图；
图4为本发明的可配置并行比特分组交织器结构图；
图5为本发明的针对DVB-S2标准可配置并行比特分组交织器结构图。
具体实施方式
下面结合附图对本发明的技术方案进行详细说明。
DVB-S2标准中，支持28种编码调制方式，采用BCH码和LDPC码级联的纠错编码方案，支持1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6、8/9、9/10共11种码率；可采用的调制方式包括：QPSK、8PSK、16APSK、32APSK。表1为该标准支持的编码调制方式。DVB-S2标准支持两种编码数据帧(FECFREAM)长度，分别为16200和64800，均支持这28种编码调制方式。
表1：DVB-S2标准编码调制方式
Figure BDA0002319503640000041
DVB-S2标准中，需针对8PSK、16APSK和32APSK调制方式进行比特交织，数据按列方向写入交织器、并横向读取。每种调制方式的交织深度和交织宽度如表2所示：
表2：DVB-S2标准每种调制方式的交织宽度及交织深度
Modulation Rows(for n<sub>ldpc</sub>＝64 800) Rows(for n<sub>ldpc</sub>＝16 200) Columns
8PSK 21 600 5 400 3
16APSK 16 200 4 050 4
32APSK 12 960 3 240 5
分组交织是一种简单的交织方式，其原理是将发送端待交织的输入数据均分成m个码组，每个码组由n段数据组成，这样便构成一个m×n的交织矩阵，如图2所示，其中m为交织深度，n为交织宽度。待交织数据按列写入，按行读出，这样就完成了对输入数据的分组交织。图3为数据帧长度为64800比特，调制方式为8PSK时的分组交织示意图。
如图4所示，本发明的可配置并行比特分组交织器包括控制模块和FIFO存储模块。
控制模块，用于根据输入的参数动态重构FIFO存储模块，包括交织深度以及交织宽度；用于产生FIFO的读写使能信号，控制FIFO存储模块的读写操作。
FIFO存储模块，用于在控制模块读写使能信号的控制下将数据并行按列写入，按行并行读出，完成并行比特分组交织。
令一帧待交织数据的比特长度为Ld(d＝1，2，…k)，Ld根据实际需求可以取k个不同的数值L1，L2，…，Lk。令并行比特交织器的并行度为Md(d＝1，2，…j)，亦即为调制阶数(如8PSK，Md＝3)，Md根据实际需求可以取j个不同的数值M1，M2，…，Mj。令编码输出为P比特并行数据流，即并行比特分组交织器的输入数据位宽为P比特。则该并行比特分组交织器如下：
控制模块根据输入参数得到编码数据帧比特长度Ld(d＝1,2,…k)和调制阶数Md(d＝1,2,…j)，并动态重构FIFO存储模块的交织模式，交织深度为Ld/Md，交织宽度为Md。
FIFO存储模块由M个FIFO组成，代替双端口RAM完成数据的存储以及读写操作，每个FIFO的大小为L/min{M1,M2,…，Mj}，写数据位宽为P比特，读数据位宽为1比特。为兼容不同的VCM模式，M取max{M1,M2,…，Mj}，L取max{L1,L2,…，Lk}。
控制模块产生FIFO写使能和读使能信号，在写使能信号的控制下，将编码后的P比特并行数据流依次写入Md个FIFO中，即第1个FIFO写满后再向第2个FIFO写入，第2个FIFO写满后再向第3个FIFO写入，依次类推，重复该步骤Ld/P次，写使能失效，则完成了对一帧待交织数据的写操作。
当第Md个FIFO写操作完成时，开始从Md个FIFO中同时并行读出Md个比特，每个FIFO中读出1比特。整个模块的输出为M比特，当Md＜M时，低位填0，这M比特并行数据流不需要经过串并转换，可以直接进行比特星座映射，然后进行数字调制。重复该步骤Ld/Md次，读使能失效，则完成了对一帧数据的分组交织。
对于DVB-S2标准，一帧待交织数据的比特长度Ld(d＝1,2)可取16200和64800两个值；并行比特交织器的并行度为Md，可取3、4、5三个值，分别对应8PSK、16APSK和32APSK三种调制方式。
为了兼容各VCM模式，取L＝max{L1,L2}＝max{16200,64800}＝64800，M＝max{M1,M2,M3}＝max{3,4,5}＝5，输入参数设置为6比特位宽，高5位表示28种MODCOD，其数值与表1对应，最低位表示数据帧长度，0表示数据帧长度为16200，1表示数据帧长度为64800。
根据上述分析，针对DVB-S2标准的可配置并行比特分组交织器结构图如图5所示，其中控制模块用于根据输入的参数动态重构FIFO存储模块，包括交织深度以及交织宽度；同时用于产生FIFO的读写使能信号，控制FIFO存储模块的读写操作。FIFO存储模块用于在控制模块读写使能信号控制下将数据并行按列写入，并行按行读出，完成分组交织。其具体步骤如下：
FIFO存储模块由5个FIFO组成，代替双端口RAM完成数据的存储及读写操作，每个FIFO的大小为21600，写数据位宽为P比特，读数据位宽为1比特。
控制模块根据输入参数Parameter[5:0]，包括编码调制方式和编码数据帧长度，得到编码数据帧比特长度Ld(d＝1,2)和交织器并行度Md(d＝1,2,3)，动态重构FIFO存储模块的交织模式，交织深度为Ld/Md，交织宽度为Md。
控制模块产生FIFO写使能和读使能信号，在写使能信号的控制下，将编码后的P比特并行数据流依次写入Md个FIFO中，即第1个FIFO写满后再向第2个FIFO写入，第2个FIFO写满后再向第3个FIFO写入，依次类推，重复该步骤Ld/P次，写使能无效，则完成了对一帧待交织数据的写操作。
当第Md个FIFO写操作完成时，开始从Md个FIFO中同时并行读出Md个比特，每个FIFO中读出1比特。整个模块的输出为5比特，当Md＜5时，低位填0，如Md＝3,即调制方式为8PSK，输出的并行5比特数据DOUT[4:0]＝{d1,d2,d3,2'b0}。该模块输出的位宽5比特的并行数据流不需要经过串并转换，可以直接进行比特星座映射，然后进行数字调制。重复该步骤Ld/Md次，读使能无效，则完成了对一帧数据的分组交织。
本发明的分组交织器具有可配置性，可以兼容DVB-S2标准不同VCM模式，具有通用性与灵活性。发明的分组交织器具有并行性，提高了数据处理速度，降低了对工作频率的要求，从而降低了器件成本；数据并行输出，避免了串并转换模块，降低了硬件实现复杂度。本发明的分组交织器基于FIFO实现，减少了双端口RAM的读写地址计算逻辑和读写控制逻辑，降低了硬件实现复杂度。
最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (2)

1.一种可配置的并行比特分组交织器，其特征在于，所述交织器包括控制模块和FIFO存储模块；
所述控制模块，用于根据输入的参数动态重构FIFO存储模块，包括交织深度和交织宽度；还用于产生FIFO的读写使能信号，控制FIFO存储模块的读写操作；
所述FIFO存储模块，用于在读写使能信号的控制下，将待交织数据并行按列写入，按行并行读出，完成并行比特分组交织；
所述待交织数据的比特长度为Ld，Ld的取值范围为k个不同的数值L1,L2,…Lk；令并行比特交织器的并行度为Md，Md的取值范围为j个不同的数值M1,M2…Mj；待交织数据数据位宽为P比特；所述控制模块根据输入参数得到编码数据帧比特长度Ld和调制阶数Md，并动态重构FIFO存储模块的交织模式，交织深度为Ld/Md，交织宽度为Md；
所述FIFO存储模块包括M个FIFO，M＝max(M1,M2…Mj)；每个FIFO的大小为L/min(M1,M2…Mj)，L＝max(L1,L2,…Lk)；每个FIFO的写数据位宽为P比特，读数据位宽为1比特；
所述FIFO存储模块将待交织数据并行按列写入的具体过程包括：
在写使能信号的控制下，将编码后的P比特并行数据流依次写入Md个FIFO中，即第1个FIFO写满后再向第2个FIFO写入，第2个FIFO写满后再向第3个FIFO写入，依次类推，重复该步骤Ld/P次，写使能失效，则完成一帧待交织数据的写操作；
所述FIFO存储模块按行并行读出的具体过程包括：
当第Md个FIFO写操作完成后，开始从Md个FIFO中同时并行读出Md个比特，每FIFO中读出1比特；整个FIFO存储模块的输出为M比特，当Md＜M时，低位填0，这M比特并行数据流直接进行比特星座映射，然后进行数字调制；重复该步骤Ld/Md次，读使能失效，则完成了对一帧数据的分组交织。
2.一种可配置的并行比特分组交织方法，基于权利要求1之一所述的可配置的并行比特分组交织器实现，所述方法包括：
所述控制模块产生FIFO写使能和读使能信号；
在写使能信号的控制下，将编码后的P比特并行数据流依次写入Md个FIFO中，即第1个FIFO写满后再向第2个FIFO写入，第2个FIFO写满后再向第3个FIFO写入，依次类推，重复该步骤Ld/P次，写使能失效，则完成一帧待交织数据的写操作；
当第Md个FIFO写操作完成后，开始从Md个FIFO中同时并行读出Md个比特，每FIFO中读出1比特；整个FIFO存储模块的输出为M比特，当Md＜M时，低位填0，这M比特并行数据流直接进行比特星座映射，然后进行数字调制；重复该步骤Ld/Md次，读使能失效，则完成了对一帧数据的分组交织；
所述待交织数据的比特长度为Ld，Ld的取值范围为k个不同的数值L1,L2,…Lk；令并行比特交织器的并行度为Md，Md的取值范围为j个不同的数值M1,M2…Mj；待交织数据数据位宽为P比特；所述控制模块根据输入参数得到编码数据帧比特长度Ld和调制阶数Md，并动态重构FIFO存储模块的交织模式，交织深度为Ld/Md，交织宽度为Md；
所述FIFO存储模块包括M个FIFO，M＝max(M1,M2…Mj)；每个FIFO的大小为L/min(M1,M2…Mj)，L＝max(L1,L2,…Lk)；每个FIFO的写数据位宽为P比特，读数据位宽为1比特。
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