CN111600612B - 一种用于leo卫星vcm数传系统的fec编码ip核 - Google Patents

一种用于leo卫星vcm数传系统的fec编码ip核 Download PDF

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Abstract

本发明公开了一种用于LEO卫星VCM数传系统的FEC编码IP核，所述FEC编码IP核包括输入缓存模块、BCH编码模块、LDPC编码模块、并行比特交织模块和输出缓存模块；所述输入缓存模块，用于接收并缓存待编码信息比特和用户设置的VCM模式参数；所述VCM模式包括码率R、编码帧长L和调制方式；所述BCH编码模块，用于根据DVB‑S2标准对kbch个信息比特进行BCH编码，生成长度为nbch的码字，将编码后的信息发送至LDPC编码模块；所述LDPC编码模块，用于根据DVB‑S2标准对kldpc个信息比特进行LDPC编码，生成长度为nldpc的码字；kldpc＝nbch，nldpc＝L，按顺序并行输出信息比特和校验比特至并行比特交织模块；所述并行比特交织模块，用于实现DVB‑S2标准中调制方式所需的行列交织，编码交织后码字以符号形式发送至输出缓存模块进行缓存。

Description

一种用于LEO卫星VCM数传系统的FEC编码IP核
技术领域
本发明涉及卫星通信及信道编码领域，具体涉及一种适用于近地轨道(LEO)卫星可变编码调制(VCM)数传系统的前向纠错(FEC)编码IP核。
背景技术
随着高分辨率有效载荷的发展，下行星地链路数据传输系统需要在有限的卫星可见时间内传输越来越多的数据。由于接近地球表面并能遍历全球，大多数遥感卫星都部署在近地轨道(LEO，low Earth orbit)以提供较高的观测清晰度。卫星过境过程中，卫星与地面站之间的距离随LEO卫星的椭圆轨道运动而变化。LEO卫星通常采用固定编码调制(CCM,constant coding modulation)数传体制，其按照最差链路预算结果(最大传输距离和最坏大气环境条件)设计编码调制方式以达到所需的传输质量。然而，这会造成链路资源的浪费，为提高星地链路传输效率，可采用可变编码调制(VCM,variable coding modulation)数传体制。
前向纠错(FEC，forward error correction)码是VCM系统的关键技术之一。第二代数字视频广播(DVB-S2)标准VCM系统采用了纠错性能强大的串行级联BCH-LDPC码。该标准支持16200比特和64800比特两种帧长、11种码率；支持QPSK、8PSK、16APSK、32APSK的调制方式。每一种VCM模式采用了不同码长码率的BCH和LDPC码，且具有不同的纠错能力，因此，设计实现能够兼容所有VCM模式的FEC编码器面临巨大的挑战。另一个方面，如何在VCM模式切换时正确控制数据流是一个设计难点。现有xilinx DVB-S2编码IP核，在Virtex-5 FPGAs上最大吞吐率能达到871Mbps，无法满足Gbps吞吐量的高速应用需求。因此设计一种适用于LEO卫星VCM数传系统的高速FEC编码IP核具有重要意义。
发明内容
本发明的目的在于克服现有FEC编码IP核无法满足Gbps吞吐量的高速应用需求的问题，从而提供一种适用于LEO卫星VCM数传系统的高速FEC编码IP核。
为实现上述目的，本发明提供了一种用于LEO卫星VCM数传系统的FEC编码IP核，其VCM模式能够在帧与帧之间改变，每一帧帧内采用单一VCM模式，所述FEC编码IP核包括输入缓存模块、BCH编码模块、LDPC编码模块、并行比特交织模块和输出缓存模块；
所述输入缓存模块，用于接收并缓存待编码信息比特和用户设置的VCM模式参数；所述VCM模式包括码率R、编码帧长L和调制方式；
所述BCH编码模块，用于根据DVB-S2标准对kbch个信息比特进行BCH编码，生成长度为nbch的码字，将编码后的信息发送至LDPC编码模块；
所述LDPC编码模块，用于根据DVB-S2标准对kldpc个信息比特进行LDPC编码，生成长度为nldpc的码字；kldpc＝nbch，nldpc＝L；按顺序并行输出信息比特和校验比特至并行比特交织模块；
所述并行比特交织模块，用于实现DVB-S2标准中调制方式所需的行列交织，编码交织后码字以符号形式发送至输出缓存模块进行缓存。
作为上述系统的一种改进，所述码率R为1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6、8/9或9/10；所述编码帧长L为16200或64800；所述调制方式为QPSK、8PSK、16APSK或32APSK。
作为上述系统的一种改进，所述BCH编码模块包括：第一控制模块、组合逻辑网络和余数寄存器；编码并行度为D由VCM模式的调制方式决定；且余数寄存器的个数和DVB-S2标准中最高阶多项式g(x)的阶数相等；其中，
第一控制模块，用于根据当前VCM模式，产生编码使能和编码状态信号，前kbch/D个时钟周期编码器处于编码状态，之后的(nbch-kbch)/D个时钟周期编码器处于校验位输出状态；且当编码码字开始输出时，置高数据有效标识；
组合逻辑网络，用于将输入的D位并行信息比特和余数寄存器的状态信息做运算，然后将结果写入余数寄存器中；经过kbch/D个时钟周期后，信息比特输入完毕，此时余数寄存器中存放的即是校验位信息，经(nbch-kbch)/D个时钟周期后全部移位至输出端。
作为上述系统的一种改进，所述LDPC编码模块包括第二控制模块、校验地址计算模块、校验比特中间变量Sr计算模块、输出处理模块、初始校验地址存储ROM和vmax×Dmax个双端口RAM，每个RAM的深度为(nldpc-kldpc)max/Dmin，宽度为Dmax；其中vmax为校验矩阵列向量列重的最大值，Dmax和Dmin分别为所有VCM模式的编码并行度的最大值和最小值；
所述第二控制模块是LDPC编码模块的核心模块，用于根据当前VCM模式动态重构LDPC编码模块，完成各模块间的有序切换；
所述校验地址计算模块，用于按照分级存储指针从初始校验地址存储ROM中读取初始校验地址，并根据初始校验地址计算出该信息比特对应的校验地址和偏移量；
所述校验比特中间变量Sr计算模块，用于接收由校验地址计算模块发送的校验地址和偏移量，在读使能信号的控制下，从RAM中读取初始的校验比特中间变量Sr，并根据当前信息比特的取值在下一时钟周期对该数值取反，在写使能信号的控制下将取反后的数值写入同一地址；当一帧数据的所有信息比特输入完毕，校验比特中间变量Sr计算结束，此时从零地址开始读取RAM中的值送入输出处理模块，并将RAM中内容清零；
所述输出处理模块，用于对分布式存储的Sr进行异或得到最终的校验比特，同时根据编码器工作状态按顺序并行输出信息比特和校验比特。
作为上述系统的一种改进，所述校验比特中间变量Sr为：
其中，IN(r)表示与校验节点r相连的所有变量节点集合，CN(c)表示与变量节点c相连的所有校验节点集合，校验比特为：
其中，p0,p1,…pr为校验比特；
校验比特中间变量Sr存储矩阵S为：
其中，M＝(nldpc-kldpc)/D；
当所有Sr更新完毕，递归计算D位校验比特：
作为上述系统的一种改进，所述并行比特交织模块包括第三控制模块和Dmax个FIFO，FIFO的大小为Lmax/Dmin，Lmax为所有VCM模式的编码帧长的最大值；每个FIFO的写数据位宽为4比特，读数据位宽为1比特；
所述第三控制模块，用于通过写使能信号，将编码后的D比特并行数据流依次写入FIFO中，即先将L/D个数据写入第1个FIFO后，再将随后输入的L/D个数据写入第2个FIFO中，依次类推，直到一帧待交织数据全部写入FIFO中；L和D为当前VCM模式的编码帧长和编码并行度；
当FIFO写操作完成时，通过读使能信号，从D个FIFO中同时并行读出D个比特，即每个FIFO中读出1比特；以符号形式输出至输出缓存模块，输出端口DOUT位宽为Dmax比特，其有效比特位宽D取决于当前待交织帧的调制方式，当D<Dmax时，低位填0。
本发明的优势在于：
1、本发明通过控制模块动态重构IP核结构，使得所设计的IP核具有可配置性，能够兼容三种VCM模式，且能够保证编码正确性前提下进行模式切换，满足了VCM数传系统对可变码率码长编码的需求；
2、本发明通过分析不同VCM模式中BCH-LDPC码的相似性，重复利用校验比特运算单元和存储器，且通过算法与结构优化，提高了资源利用率，在XC7K325t-3fbg900 FPGA上的实现结果表明，该FEC编码IP核占用了16％的逻辑资源，11％的片上RAM资源，且没有占用DSP，资源消耗低；
3、本发明的FEC编码IP核采用并行结构计算校验位，缩短了编码延时提高了编码数据吞吐率，在XC7K325t-3fbg900 FPGA上的实现结果表明，综合频率为347.5MHz时，其编码数据吞吐率最高可达1.06Gbps；
4、本发明的FEC编码IP核具有高效性，与CCM数传系统相比，其数据吞吐量提高了30.7％，使得该FEC编码IP核在未来高通量星地VCM数据传输系统中具有很强的竞争力。
附图说明
图1为本发明的FEC编码IP核结构框图；
图2为本发明的可重构并行BCH编码结构；
图3为本发明的LDPC编码模块结构；
图4为本发明的LDPC编码模块的工作流程图；
图5为本发明的比特交织示意图；
图6为本发明的并行比特交织器；
图7为本发明的VCM模式切换流程图。
具体实施方式
下面结合附图对本发明的技术方案进行详细说明。
本发明提供了一种适用于LEO卫星VCM数传系统的高速FEC编码IP核，其中，DVB-S2标准支持28种VCM方式，采用BCH码和LDPC码级联的纠错编码方案，支持1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6、8/9、9/10共11种码率；可采用的调制方式包括：QPSK、8PSK、16APSK、32APSK；且两种编码数据帧(FECFREAM)长度，分别为16200和64800,均支持这28种编码调制方式。
如图1所示，本发明的FEC编码IP核包括高速的TLK2711输入缓存FIFO、BCH编码模块、LDPC编码模块、并行比特交织模块和输出缓存FIFO。
该FEC编码IP核支持DVB-S2标准所采用的码率和帧长，VCM模式(包括码率R、帧长L、调制方式)可在帧与帧之间改变，每一帧帧内采用单一VCM模式。该IP核以并行方式计算校验位，并行度D由调制方式决定，如当调制方式为8PSK时D＝3，调制方式为16APSK时D＝4。BCH和LDPC编码模块对信息比特添加校验位信息完成编码。并行比特交织模块实现DVB-S2标准中调制方式所需的行列交织。待编码信息比特通过TLK2711千兆收发器以2bytes位宽数据形式输入，编码交织后码字以符号形式输出。
1、TLK2711输入缓存FIFO，用于接收并缓存待编码信息比特和用户设置的VCM模式参数；
2、BCH编码模块
BCH编码模块根据DVB-S2标准对kbch个信息比特进行编码，生成长度为nbch的码字。DVB-S2标准中的BCH码支持两种编码帧长，其中普通帧(64800比特)定义在GF(216)上，短帧(16200比特)定义在GF(214)上，且编码具有纠正t＝{8，10，12}个错误的能力。表1列出了该标准支持的不同长度的生成多项式。
表1 DVB-S2标准支持的生成多项式
为兼容各VCM模式，提高编码数据吞吐率，设计了如图2所示的可重构并行BCH编码结构。
该BCH编码结构由控制模块、组合逻辑网络和余数寄存器构成，编码并行度为D。为使该结构能够兼容各VCM模式，需要根据DVB-S2标准中阶数最高的生成多项式g(x)进行设计，且余数寄存器的个数和最高阶多项式g(x)的阶数相等。其中，控制模块根据当前VCM模式，产生编码使能和编码状态信号，且当编码码字开始输出时，置高数据有效标识。前kbch/D个时钟周期编码器处于编码状态，组合逻辑网络将输入的D位并行信息比特和余数寄存器的状态信息做运算，然后将结果写入余数寄存器中。同时，输出信息比特至输出端构成系统码的信息位。kbch/D个时钟周期后，信息比特输入完毕，此时余数寄存器中存放的就是校验位信息，编码器进入校验位输出状态，将余数寄存器中的值并行移位至输出端构成系统码的校验位。
3、LDPC编码模块
LDPC编码模块按照DVB-S2标准对kldpc(kldpc＝nbch)个信息比特进行编码，生成长度为nldpc的码字。本发明利用RAM来存储和更新Sr值。IN(r)表示与校验节点r相连的所有变量节点集合，CN(c)表示与变量节点c相连的所有校验节点集合，校验比特可由式(1)计算得到：
本发明中，校验比特中间变量Sr存储矩阵如式(2)所示，其中M＝(nldpc-kldpc)/D，D为编码并行度。
当所有Sr更新完毕，可按式(3)快速并向递归计算D位校验比特，且输出为顺序输出。
为兼容所有VCM模式，编码器共需要vmax×Dmax个深度为(nldpc-kldpc)max/Dmin，宽度为Dmax的SrRAM，其中下标max和min分别代表相应变量的最大值和最小值。其中vmax为标准附录中给出的校验矩阵列重的最大值。
本发明采用ROM存储初始校验地址，初始校验地址可从DVB-S2标准的附录B和附件C中得到。由于采用了分层存储管理策略，因此应根据当前VCM模式选择合适的ROM行对初始校验地址进行读取。
LDPC编码模块结构如图3所示，主要包括控制模块、校验地址计算模块、校验比特中间变量Sr计算模块和输出处理模块。
控制模块是编码器的核心模块，主要由状态机和控制信号组成，其作用是根据VCM模式的设置动态重构编码器，完成各模块间的有序切换并保证模块内部各功能的正确实现。图4所示为LDPC编码模块的工作流程图。校验地址计算模块按照分级存储指针从ROM中对分级存储的初始校验地址进行读取，并根据初始校验地址计算出该信息比特对应的校验地址和偏移量；校验比特中间变量Sr计算模块在SrRAM读写时序及读写使能控制下，读取该校验地址中的数值，并根据当前信息比特的取值在下一时钟周期将取反后的数值写入同一地址；当一帧数据的所有信息比特输入完毕，Sr的计算也随之结束，此时从零地址开始读取SrRAM中的值送入输出处理模块，并将SrRAM中的内容清零，保证下一帧数据编码的正确性；输出处理模块通过编码器状态参数的控制对分布式存储的Sr进行异或得到最终的校验比特，按顺序并行输出信息比特和校验比特。
4、并行比特交织模块
对于8PSK、16APSK、32APSK调制方式，LDPC编码器的输出需要进行比特交织。如图5所示，数据按列写入交织器并按行读出。
串行输入、串行输出的交织器简单且易于硬件实现，但在符号映射器之前需要进行串并转换。因此，本发明设计了如图6所示的并行比特交织器，其以符号形式输出并可直接连接至符号映射器。
并行比特交织器的实现步骤如下：
步骤1)为兼容各VCM模式，利用Dmax个大小为Lmax/Dmin的FIFO来存储数据，每个FIFO的写数据位宽为4比特，读数据位宽为1比特。
步骤2)在写使能信号的控制下，将编码后的D比特并行数据流依次写入FIFO中，即先将L/D个数据写入第1个FIFO后，再将随后输入的L/D个数据写入第2个FIFO中，依次类推，直到一帧待交织数据全部写入FIFO中。
步骤3)当FIFO写操作完成时，从D个FIFO中同时并行读出D个比特，即每个FIFO中读出1比特。整个模块以符号形式输出至输出缓存FIFO，输出端口DOUT位宽为Dmax比特，其有效比特位宽D取决于当前待交织帧的调制方式，当D<Dmax时，低位填0，比如当采用16APSK的调制方式时，符号表示只需要4比特，其中DOUT[4：1]为编码后码字c(4*i+3),c(4*i+2),c(4i+2),andc(4i)，最末位DOUT[0]填0。
针对实际LEO星地链路数据传输场景，对本文设计的FEC编码器IP核在XC7K325tXilinx FPGA上进行了实现，其VCM模式切换流程如图7所示。当地面天线仰角大于5度小于15度时，采用帧长L＝16200，码率R＝2/3，调制方式为8PSK的modcod1模式；当地面天线仰角大于15度小于25度时，采用帧长L＝16200，码率R＝2/3，调制方式为16APSK的modcod2模式；当地面天线仰角大于25度时，采用帧长L＝16200，码率为R＝4/5，调制方式为16APSK的modcod3模式。该IP核支持16200一种码长；支持2/3、4/5两种码率；支持8PSK、16APSK两种调制方式，即支持3、4两种编码并行度。顶层模块I/O端口的详细说明如表2所示。
表2：顶层模块端口详细说明
针对该VCM数传系统需求，首先对该IP核VCM模式参数、内部各寄存器以及存储器的大小进行设置。实际应用时，该IP核支持三种VCM模式，因此模式控制参数设置为2比特，00表示空闲态，01表示modcod1模式，10表示modcod2模式，11表示modcod3模式。TLK2711接收与缓存FIFO的深度设置为8192，写数据位宽为16比特，读数据位宽为8比特，根据当前的VCM模式，将从FIFO中读取的8比特位宽数据转换为4比特数据送入编码模块，当为modcod1模式时，高3位为从FIFO中读取出的有效数据，低位填0；当为modcod2和modcod3时，4比特数据均为从FIFO中读取的有效数据。本实例支持单一码长16200，根据表(1)可知，BCH编码能纠正12个错误，且生成多项式g(x)的阶次为168，因此BCH编码模块中的余数寄存器的个数为168个。本实例支持2/3和4/5两种LDPC编码码率和3、4两种编码并行度，且根据DVB-S2标准附录可知，这两种码率对应的校验矩阵列重最大值为13，因此LDPC编码模块中共需要13×4个深度为1800，宽度为4的Sr RAM，当为modcod1模式时，高3位为有效的Sr值，低位填0；当为modcod2和modcod3时，4比特均为有效的Sr值。本实例支持8PSK、16APSK两种调制方式，因此并行比特交织模块需要4个大小为5400的FIFO来存储数据，每个FIFO的写数据位宽为4比特，读数据位宽为1比特。最后，为了实现乒乓操作，提高数据吞吐率，输出缓存FIFO深度设置为10800，写数据位宽为4比特，读数据位宽为4比特。
当VCM参数和寄存器存储器大小设置完毕后，按照上述结构进行FEC编码IP核的实现。
当VCM参数mode_in在仿真时间内变化时，该FEC编码IP核根据各控制模块产生的信号进行动态重构并进行相应操作。待编码的信息位通过TLK2711千兆收发机的TLK_Rxdata0端口输入FEC编码IP核，经过BCH编码、LDPC编码、比特交织后，以符号形式输出至dout，同时输出表示当前输出帧的VCM模式参数modcode。将valid信号置高以表示dout信号线上的数据有效。帧同步信号在第一个有效数据输出至dout时被置高一个时钟周期以表示每一帧的开始。
本发明的创新点为：
1.本发明的FEC编码IP核具有可配置性，能够兼容多种VCM模式，且能够在保证编码正确性前提下进行模式切换，具有灵活性。
2.本发明的FEC编码IP核通过探究不同VCM模式中BCH-LDPC码的相似性，重复利用校验比特运算单元和存储器，提高了资源利用率。
3.本发明的FEC编码IP核采用并行结构计算校验位，缩短了编码延时提高了编码数据吞吐率。
最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (6)

1.一种用于LEO卫星VCM数传系统的FEC编码IP核，其VCM模式能够在帧与帧之间改变，每一帧帧内采用单一VCM模式，其特征在于，所述FEC编码IP核包括输入缓存模块、BCH编码模块、LDPC编码模块、并行比特交织模块和输出缓存模块；
所述输入缓存模块，用于接收并缓存待编码信息比特和用户设置的VCM模式参数；所述VCM模式包括码率R、编码帧长L和调制方式；
所述BCH编码模块，用于根据DVB-S2标准对kbch个信息比特进行BCH编码，生成长度为nbch的码字，将编码后的信息发送至LDPC编码模块；
所述LDPC编码模块，用于根据DVB-S2标准对kldpc个信息比特进行LDPC编码，生成长度为nldpc的码字；kldpc＝nbch，nldpc＝L；按顺序并行输出信息比特和校验比特至并行比特交织模块；
所述并行比特交织模块，用于实现DVB-S2标准中调制方式所需的行列交织，编码交织后码字以符号形式发送至输出缓存模块进行缓存。
2.根据权利要求1所述的用于LEO卫星VCM数传系统的FEC编码IP核，其特征在于，所述码率R为1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6、8/9或9/10；所述编码帧长L为16200或64800；所述调制方式为QPSK、8PSK、16APSK或32APSK。
3.根据权利要求2所述的用于LEO卫星VCM数传系统的FEC编码IP核，其特征在于，所述BCH编码模块包括：第一控制模块、组合逻辑网络和余数寄存器；编码并行度为D，由VCM模式的调制方式决定；且余数寄存器的个数和DVB-S2标准中最高阶多项式g(x)的阶数相等；其中，
第一控制模块，用于根据当前VCM模式，产生编码使能和编码状态信号，前kbch/D个时钟周期编码器处于编码状态，之后的(nbch-kbch)/D个时钟周期编码器处于校验位输出状态；且当编码码字开始输出时，置高数据有效标识；
组合逻辑网络，用于将输入的D位并行信息比特和余数寄存器的状态信息做运算，然后将结果写入余数寄存器中；经过kbch/D个时钟周期后，信息比特输入完毕，此时余数寄存器中存放的即是校验位信息，经(nbch-kbch)/D个时钟周期后全部移位至输出端。
4.根据权利要求3所述的用于LEO卫星VCM数传系统的FEC编码IP核，其特征在于，所述LDPC编码模块包括第二控制模块、校验地址计算模块、校验比特中间变量Sr计算模块、输出处理模块、初始校验地址存储ROM和vmax×Dmax个双端口RAM，每个RAM的深度为(nldpc-kldpc)max/Dmin，宽度为Dmax；其中vmax为校验矩阵列向量列重的最大值，Dmax和Dmin分别为所有VCM模式的编码并行度的最大值和最小值；
所述第二控制模块是LDPC编码模块的核心模块，用于根据当前VCM模式动态重构LDPC编码模块，完成各模块间的有序切换；
所述校验地址计算模块，用于按照分级存储指针从初始校验地址存储ROM中读取初始校验地址，并根据初始校验地址计算出该信息比特对应的校验地址和偏移量；
所述校验比特中间变量Sr计算模块，用于接收由校验地址计算模块发送的校验地址和偏移量，在读使能信号的控制下，从RAM中读取初始的校验比特中间变量Sr，并根据当前信息比特的取值在下一时钟周期对该数值取反，在写使能信号的控制下将取反后的数值写入同一地址；当一帧数据的所有信息比特输入完毕，校验比特中间变量Sr计算结束，此时从零地址开始读取RAM中的值送入输出处理模块，并将RAM中内容清零；
所述输出处理模块，用于对分布式存储的Sr进行异或得到最终的校验比特，同时根据编码器工作状态按顺序并行输出信息比特和校验比特。
5.根据权利要求4所述的用于LEO卫星VCM数传系统的FEC编码IP核，其特征在于，所述校验比特中间变量Sr为：
Figure FDA0004051938410000021
其中，IN(r)表示与校验节点r相连的所有变量节点集合，校验比特为：
Figure FDA0004051938410000022
其中，p0,p1,…pr为校验比特；
校验比特中间变量Sr存储矩阵S为：
Figure FDA0004051938410000023
其中M＝(nldpc-kldpc)/D；
当所有Sr更新完毕，递归计算D位校验比特：
Figure FDA0004051938410000031
6.根据权利要求5所述的用于LEO卫星VCM数传系统的FEC编码IP核，其特征在于，所述并行比特交织模块包括第三控制模块和Dmax个FIFO，FIFO的大小为Lmax/Dmin，Lmax为所有VCM模式的编码帧长的最大值；每个FIFO的写数据位宽为4比特，读数据位宽为1比特；
所述第三控制模块，用于通过写使能信号，将编码后的D比特并行数据流依次写入FIFO中，即先将L/D个数据写入第1个FIFO后，再将随后输入的L/D个数据写入第2个FIFO中，依次类推，直到一帧待交织数据全部写入FIFO中；L和D为当前VCM模式的编码帧长和编码并行度；
当FIFO写操作完成时，通过读使能信号，从D个FIFO中同时并行读出D个比特，即每个FIFO中读出1比特；以符号形式输出至输出缓存模块，输出端口DOUT位宽为Dmax比特，其有效比特位宽D取决于当前待交织帧的调制方式，当D<Dmax时，低位填0。
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